JP2000181705A - 命令制御装置 - Google Patents
命令制御装置Info
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Abstract
(57)【要約】
【課題】 命令制御装置に関し、特にリザベーションス
テーションを有する情報処理装置において、異なった演
算サイクル数で演算を行う演算器群が入力レジスタと出
力レジスタを共用しながら並行に動作することを可能と
した命令制御装置を提供する。 【解決手段】 複数個の解読済命令を格納するリザベー
ションステーションを有する情報処理装置の命令制御装
置は、ソースオペランドが使用可能であることを示すテ
ーブルと、入力レジスタと出力レジスタとを共用し異な
った演算サイクル数で動作する演算器群と、を有し、前
記リザベーションステーションからの命令発行がソース
オペランド使用可能を示した時点で行われるとともに、
前記ソースオペランド使用可能表示を各演算器群の異な
ったタイミングで有効化することによって各演算器上の
演算を並行して行なう。
テーションを有する情報処理装置において、異なった演
算サイクル数で演算を行う演算器群が入力レジスタと出
力レジスタを共用しながら並行に動作することを可能と
した命令制御装置を提供する。 【解決手段】 複数個の解読済命令を格納するリザベー
ションステーションを有する情報処理装置の命令制御装
置は、ソースオペランドが使用可能であることを示すテ
ーブルと、入力レジスタと出力レジスタとを共用し異な
った演算サイクル数で動作する演算器群と、を有し、前
記リザベーションステーションからの命令発行がソース
オペランド使用可能を示した時点で行われるとともに、
前記ソースオペランド使用可能表示を各演算器群の異な
ったタイミングで有効化することによって各演算器上の
演算を並行して行なう。
Description
【０００１】
【発明の属する技術分野】本発明は命令制御装置に関
し、特にリザベーションステーションを有する情報処理
装置において、異なった演算サイクル数で演算を行う演
算器群が入力レジスタと出力レジスタを共用しながら並
行に動作することを可能とする命令制御装置に関するも
のである。
し、特にリザベーションステーションを有する情報処理
装置において、異なった演算サイクル数で演算を行う演
算器群が入力レジスタと出力レジスタを共用しながら並
行に動作することを可能とする命令制御装置に関するも
のである。
【０００２】
【従来の技術】命令処理を高速に実行するために順序を
外れた命令実行を可能とする情報処理装置においては、
命令の解読サイクルの後にリザベーションステーション
と呼ばれる解読済命令格納手段に解読済命令を格納し、
ソースオペランドが使用可能となった命令が解読順序に
関係なく選ばれてリザベーションステーションから演算
器に命令が発行される。
外れた命令実行を可能とする情報処理装置においては、
命令の解読サイクルの後にリザベーションステーション
と呼ばれる解読済命令格納手段に解読済命令を格納し、
ソースオペランドが使用可能となった命令が解読順序に
関係なく選ばれてリザベーションステーションから演算
器に命令が発行される。
【０００３】ここで、順序を外れた命令実行 (out-of-o
rder) とは、プログラムにより指示された命令順序とは
異なった順序で、入力データがそろった命令から随時実
行する処理をいう。命令の実行は任意の順序であるが、
プログラムからアクセス可能な資源、すなわち記憶域、
レジスタ内容等はプログラム順序で更新参照されたよう
に命令は実行される。
rder) とは、プログラムにより指示された命令順序とは
異なった順序で、入力データがそろった命令から随時実
行する処理をいう。命令の実行は任意の順序であるが、
プログラムからアクセス可能な資源、すなわち記憶域、
レジスタ内容等はプログラム順序で更新参照されたよう
に命令は実行される。
【０００４】図１は、従来の命令発行及び演算実行のパ
イプライン処理例を示したものである。図１の（ａ）
は、リザベーションステーションを介した基本的なパイ
プライン処理の一例を示したものであり、ここでＤサイ
クルは命令デコードサイクル、Ｐサイクルはリザベーシ
ョンステーション上で発行すべき命令が選択されるサイ
クル、Ｂサイクルはソースオペランド読み出しサイク
ル、Ｘサイクルは演算実行サイクル、そしてＵサイクル
はレジスタ更新サイクルである。
イプライン処理例を示したものである。図１の（ａ）
は、リザベーションステーションを介した基本的なパイ
プライン処理の一例を示したものであり、ここでＤサイ
クルは命令デコードサイクル、Ｐサイクルはリザベーシ
ョンステーション上で発行すべき命令が選択されるサイ
クル、Ｂサイクルはソースオペランド読み出しサイク
ル、Ｘサイクルは演算実行サイクル、そしてＵサイクル
はレジスタ更新サイクルである。
【０００５】図１の（ａ）によれば、命令１のＰサイク
ルで命令１の更新すべきレジスタ番号に相当するソース
オペランド使用可能表示が有効化され、ただちに次のＢ
サイクルでそのレジスタをソースオペランドとして使用
する命令２が発行される。命令１の演算結果は図１の
（ａ）に点線で示すように命令２へフォワーディングさ
れ、命令１及び命令２が順次パイプライン処理される。
ルで命令１の更新すべきレジスタ番号に相当するソース
オペランド使用可能表示が有効化され、ただちに次のＢ
サイクルでそのレジスタをソースオペランドとして使用
する命令２が発行される。命令１の演算結果は図１の
（ａ）に点線で示すように命令２へフォワーディングさ
れ、命令１及び命令２が順次パイプライン処理される。
【０００６】図１の（ｂ）は、演算に必要なサイクル数
が異なった演算処理の一例を示したものである。図１の
（ｂ）に示すように、浮動小数点の乗算には４つの演算
実行サイクル（Ｘ１〜Ｘ４）が必要である。一方、浮動
小数点の加算には２つの演算実行サイクル（Ｘ１及びＸ
２）が必要である。このように演算実行サイクル数が異
なる演算をパイプライン処理する場合には、従来におい
て以下に示す処理を行っていた。
が異なった演算処理の一例を示したものである。図１の
（ｂ）に示すように、浮動小数点の乗算には４つの演算
実行サイクル（Ｘ１〜Ｘ４）が必要である。一方、浮動
小数点の加算には２つの演算実行サイクル（Ｘ１及びＸ
２）が必要である。このように演算実行サイクル数が異
なる演算をパイプライン処理する場合には、従来におい
て以下に示す処理を行っていた。
【０００７】すなわち、常にＰサイクルでソースオペラ
ンド使用可能表示を有効化することを前提に、先行する
命令が演算サイクルが長い命令、例えば浮動小数点乗算
のような命令、を実行する場合には、後続命令の演算開
始を一括して抑止し、その演算結果を後の所定のタイミ
ングで後続の命令にフォワーディングする処理をおこな
っていた。図１の（ｂ）の例では、先行する乗算命令の
演算が終了する４番目の演算実行サイクルＸ４で、その
演算結果が後続の加算命令にフォワーディングされる。
ンド使用可能表示を有効化することを前提に、先行する
命令が演算サイクルが長い命令、例えば浮動小数点乗算
のような命令、を実行する場合には、後続命令の演算開
始を一括して抑止し、その演算結果を後の所定のタイミ
ングで後続の命令にフォワーディングする処理をおこな
っていた。図１の（ｂ）の例では、先行する乗算命令の
演算が終了する４番目の演算実行サイクルＸ４で、その
演算結果が後続の加算命令にフォワーディングされる。
【０００８】
【発明が解決しようとする課題】その結果、従来のパイ
プライン処理においては乗算命令後の命令発行が一律に
遅延するという問題が存在し、それは例えば科学計算の
ように乗算と加算が頻繁に繰り返される積和演算等の演
算効率を大きく低下させる要因になっていた。
プライン処理においては乗算命令後の命令発行が一律に
遅延するという問題が存在し、それは例えば科学計算の
ように乗算と加算が頻繁に繰り返される積和演算等の演
算効率を大きく低下させる要因になっていた。
【０００９】ところで、本来順序を外れた命令実行を可
能とする情報処理においては、各命令間でレジスタ干渉
が存在する場合は別として、レジスタ干渉が存在しない
場合には図１の（ｂ’）に示すようにそれぞれ独立に命
令が実行されるべきである。また、ＣＰＵ内部の乗算器
や加算器はそれぞれ別箇のハードウェアとして備えられ
ており、それぞれ並列動作が可能である。
能とする情報処理においては、各命令間でレジスタ干渉
が存在する場合は別として、レジスタ干渉が存在しない
場合には図１の（ｂ’）に示すようにそれぞれ独立に命
令が実行されるべきである。また、ＣＰＵ内部の乗算器
や加算器はそれぞれ別箇のハードウェアとして備えられ
ており、それぞれ並列動作が可能である。
【００１０】そこで本発明の目的は、上記問題点に鑑
み、入出力レジスタを共用し、且つ演算に必要なサイク
ル数が異なった演算処理を順次実行する際に、各演算を
適切なタイミングで並列実行させることで演算遅延を低
減し、高速なパイプライン処理を可能とする命令制御装
置を提供することにある。
み、入出力レジスタを共用し、且つ演算に必要なサイク
ル数が異なった演算処理を順次実行する際に、各演算を
適切なタイミングで並列実行させることで演算遅延を低
減し、高速なパイプライン処理を可能とする命令制御装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、ソース
オペランドが使用可能であることを示すテーブルと、入
力レジスタと出力レジスタとを共用し異なった演算サイ
クル数で動作する演算器群と、を有し、複数個の解読済
命令を格納するリザベーションステーションからの命令
発行がソースオペランド使用可能を示した時点で行われ
るとともに、前記ソースオペランド使用可能表示を各演
算器群の異なったタイミングで有効化することによって
各演算器上の演算が並行して行われる命令制御装置を提
供することにある。
オペランドが使用可能であることを示すテーブルと、入
力レジスタと出力レジスタとを共用し異なった演算サイ
クル数で動作する演算器群と、を有し、複数個の解読済
命令を格納するリザベーションステーションからの命令
発行がソースオペランド使用可能を示した時点で行われ
るとともに、前記ソースオペランド使用可能表示を各演
算器群の異なったタイミングで有効化することによって
各演算器上の演算が並行して行われる命令制御装置を提
供することにある。
【００１２】前記命令制御装置は、前記演算器群の各々
に対応した命令の発行を抑止する手段を設け、前記命令
の発行を抑止する手段により共用する出力レジスタ使用
の際の調停を行うことで、各演算器上の演算を並行して
行う。また、前記各演算器群毎に前記ソースオペランド
使用可能の指示及び出力レジスタ使用の際の調停を行う
ことにより、異なったタイミングで後続命令への実行結
果のフォワーディングを各演算器群に対して行う。
に対応した命令の発行を抑止する手段を設け、前記命令
の発行を抑止する手段により共用する出力レジスタ使用
の際の調停を行うことで、各演算器上の演算を並行して
行う。また、前記各演算器群毎に前記ソースオペランド
使用可能の指示及び出力レジスタ使用の際の調停を行う
ことにより、異なったタイミングで後続命令への実行結
果のフォワーディングを各演算器群に対して行う。
【００１３】
【発明の実施の形態】図２は、本発明による命令制御装
置の基本構成例を示したものである。図２において、命
令レジスタ（ＩＷＲ）１１は、図示しない命令キャッシ
ュから命令をフェッチし、その解読済命令がリザベーシ
ョンステーション（ＲＥＳ）１２に格納される。リザベ
ーションステーション１２の各エントリー上の命令は、
ソースオペランドが使用可能となったものから順次命令
発行制御部１３により選択され、演算器１４へ発行され
る。
置の基本構成例を示したものである。図２において、命
令レジスタ（ＩＷＲ）１１は、図示しない命令キャッシ
ュから命令をフェッチし、その解読済命令がリザベーシ
ョンステーション（ＲＥＳ）１２に格納される。リザベ
ーションステーション１２の各エントリー上の命令は、
ソースオペランドが使用可能となったものから順次命令
発行制御部１３により選択され、演算器１４へ発行され
る。
【００１４】その発行命令（ＯＰＣＯＤＥ）は、同時に
演算パイプライン制御部１５にも送られる。演算パイプ
ライン制御部１５では、前記発行命令から後続命令のた
めのソースオペランド使用可能表示更新制御信号（ＷＥ
１、ＷＡ１、ＷＥ２、ＷＡ２）と命令発行抑止信号（Ｉ
ＮＨ１、ＩＮＨ２）とを生成し、それを命令発行制御部
１３に返送する。命令発行制御部１３では前記ソースオ
ペランド使用可能表示更新制御信号及び命令発行抑止信
号を使って、前記後続命令の発行タイミングを先行命令
の種別に基づき適宜制御する。以下、本発明を実現する
各構成要素について詳述する。
演算パイプライン制御部１５にも送られる。演算パイプ
ライン制御部１５では、前記発行命令から後続命令のた
めのソースオペランド使用可能表示更新制御信号（ＷＥ
１、ＷＡ１、ＷＥ２、ＷＡ２）と命令発行抑止信号（Ｉ
ＮＨ１、ＩＮＨ２）とを生成し、それを命令発行制御部
１３に返送する。命令発行制御部１３では前記ソースオ
ペランド使用可能表示更新制御信号及び命令発行抑止信
号を使って、前記後続命令の発行タイミングを先行命令
の種別に基づき適宜制御する。以下、本発明を実現する
各構成要素について詳述する。
【００１５】図３は、図２のリザベーションステーショ
ン１２の一構成例を示したものである。図３において、
リザベーションステーション１２の各エントリー（ＲＳ
Ｅ０、ＲＳＥ１、．．．）には命令レジスタ１１で解読
された命令が逐次格納される。各エントリーで、ＯＰＣ
ＯＤＥは演算の種類を示すコード部であり、Ｒ１及びＲ
２はソースレジスタ番号を、そしてＲ３は書き込みレジ
スタ番号を示している。
ン１２の一構成例を示したものである。図３において、
リザベーションステーション１２の各エントリー（ＲＳ
Ｅ０、ＲＳＥ１、．．．）には命令レジスタ１１で解読
された命令が逐次格納される。各エントリーで、ＯＰＣ
ＯＤＥは演算の種類を示すコード部であり、Ｒ１及びＲ
２はソースレジスタ番号を、そしてＲ３は書き込みレジ
スタ番号を示している。
【００１６】図４は、図２の命令発行制御部１３の一構
成例を示したものである。図４に示すように、命令発行
制御部１３は、ソースオペランド使用可能表示部２１、
命令発行抑止制御部２２、及び命令発行部２３を含む。
前記リザベーションステーション１２上のあるエントリ
ーから発行されたソースレジスタ番号Ｒ１，Ｒ２はソー
スオペランド使用可能表示部２１に、そしてそのＯＰＣ
ＯＤＥは命令発行抑止制御部２２にそれぞれ与えられ
る。
成例を示したものである。図４に示すように、命令発行
制御部１３は、ソースオペランド使用可能表示部２１、
命令発行抑止制御部２２、及び命令発行部２３を含む。
前記リザベーションステーション１２上のあるエントリ
ーから発行されたソースレジスタ番号Ｒ１，Ｒ２はソー
スオペランド使用可能表示部２１に、そしてそのＯＰＣ
ＯＤＥは命令発行抑止制御部２２にそれぞれ与えられ
る。
【００１７】ソースオペランド使用可能表示部２１で
は、その内部に備えたソースオペランド使用可能表示テ
ーブルを参照して与えられたソースレジスタ番号Ｒ１の
使用可／不可信号２４及びソースレジスタ番号Ｒ２の使
用可／不可信号２５を出力する。また、命令発行抑止制
御部２２では与えられたＯＰＣＯＤＥの発行可／抑止を
指示する信号２６を出力する。命令発行部２３は、ソー
スレジスタＲ１，Ｒ２が使用可能で且つＯＰＣＯＤＥが
発行可能の時、すなわち前記各信号２４〜２６の論理積
によってその命令が発行可能であることを示す信号２７
を出力する。
は、その内部に備えたソースオペランド使用可能表示テ
ーブルを参照して与えられたソースレジスタ番号Ｒ１の
使用可／不可信号２４及びソースレジスタ番号Ｒ２の使
用可／不可信号２５を出力する。また、命令発行抑止制
御部２２では与えられたＯＰＣＯＤＥの発行可／抑止を
指示する信号２６を出力する。命令発行部２３は、ソー
スレジスタＲ１，Ｒ２が使用可能で且つＯＰＣＯＤＥが
発行可能の時、すなわち前記各信号２４〜２６の論理積
によってその命令が発行可能であることを示す信号２７
を出力する。
【００１８】前記各信号２４〜２６の出力は、図２の演
算パイプライン制御部１５から与えられる信号によって
制御される。演算パイプライン制御部１５は発行された
命令を基に更新レジスタアドレス（ＷＡ１、ＷＡ２）を
含むその更新タイミング信号（ＷＥ１、ＷＥ２）を生成
し、それによって命令発行制御部１３ではソースオペラ
ンド使用可能表示部２１の前記ソースオペランド使用可
能表示テーブルが更新される。同様に、演算パイプライ
ン制御部１５は先行する発行命令を基に命令に依存する
命令発行抑止信号（ＩＮＨ１、ＩＮＨ２）を生成し、そ
れによって命令発行抑止制御部２２は後続命令の発行抑
止タイミングを制御する。
算パイプライン制御部１５から与えられる信号によって
制御される。演算パイプライン制御部１５は発行された
命令を基に更新レジスタアドレス（ＷＡ１、ＷＡ２）を
含むその更新タイミング信号（ＷＥ１、ＷＥ２）を生成
し、それによって命令発行制御部１３ではソースオペラ
ンド使用可能表示部２１の前記ソースオペランド使用可
能表示テーブルが更新される。同様に、演算パイプライ
ン制御部１５は先行する発行命令を基に命令に依存する
命令発行抑止信号（ＩＮＨ１、ＩＮＨ２）を生成し、そ
れによって命令発行抑止制御部２２は後続命令の発行抑
止タイミングを制御する。
【００１９】図５は、命令発行制御部１３の命令発行制
御フローの一例を示したものである。図５のステップＳ
１０１では、リザベーションステーション１２に格納さ
れた解読済命令のうちソースレジスタが使用可能な命令
が発行対象として選択される。次に、選択された命令が
浮動小数点加算命令か否かが判断され（Ｓ１０２）、浮
動小数点加算命令の場合には加算の発行を抑止する命令
発行抑止信号ＩＮＨ１の有無が判断される（Ｓ１０
３）。
御フローの一例を示したものである。図５のステップＳ
１０１では、リザベーションステーション１２に格納さ
れた解読済命令のうちソースレジスタが使用可能な命令
が発行対象として選択される。次に、選択された命令が
浮動小数点加算命令か否かが判断され（Ｓ１０２）、浮
動小数点加算命令の場合には加算の発行を抑止する命令
発行抑止信号ＩＮＨ１の有無が判断される（Ｓ１０
３）。
【００２０】ＩＮＨ１＝１の場合にはＩＮＨ１＝０とな
るまでその命令の発行が抑止され、ＩＮＨ１＝０となっ
た時点で命令が発行される。また、その発行された浮動
小数点加算命令のＢサイクルでオペランド使用可能表示
テーブルが更新される（Ｓ１０４）。ＩＮＨ１＝０の場
合には、従来どおり発行された先行命令のＰサイクルの
後直ちに後続の浮動小数点加算命令が発行される。
るまでその命令の発行が抑止され、ＩＮＨ１＝０となっ
た時点で命令が発行される。また、その発行された浮動
小数点加算命令のＢサイクルでオペランド使用可能表示
テーブルが更新される（Ｓ１０４）。ＩＮＨ１＝０の場
合には、従来どおり発行された先行命令のＰサイクルの
後直ちに後続の浮動小数点加算命令が発行される。
【００２１】選択された命令が浮動小数点乗算命令の場
合には、乗算の発行を抑止する命令発行抑止信号ＩＮＨ
２の有無が判断される（Ｓ１０５及び１０６）。ＩＮＨ
２＝１の場合にはＩＮＨ２＝０となるまで命令が抑止さ
れ、ＩＮＨ２＝０となった時点で命令が発行される。ま
た、その発行された浮動小数点乗算命令のＸ２サイクル
でオペランド使用可能表示テーブルが更新される（Ｓ１
０７）。ＩＮＨ２＝０の場合には、従来どおり前記発行
命令のＰサイクルの後直ちに後続の浮動小数点乗算命令
が発行される。
合には、乗算の発行を抑止する命令発行抑止信号ＩＮＨ
２の有無が判断される（Ｓ１０５及び１０６）。ＩＮＨ
２＝１の場合にはＩＮＨ２＝０となるまで命令が抑止さ
れ、ＩＮＨ２＝０となった時点で命令が発行される。ま
た、その発行された浮動小数点乗算命令のＸ２サイクル
でオペランド使用可能表示テーブルが更新される（Ｓ１
０７）。ＩＮＨ２＝０の場合には、従来どおり前記発行
命令のＰサイクルの後直ちに後続の浮動小数点乗算命令
が発行される。
【００２２】選択された命令が浮動小数点加算命令及び
浮動小数点乗算命令以外の命令（１サイクル演算命令）
の場合には、前記ＩＮＨ１＝０且つＩＮＨ２＝０の時
に、従来どおり先行命令のＰサイクルの後直ちに後続命
令が発行される。また、その発行命令のＰサイクルでオ
ペランド使用可能表示テーブルが更新される（Ｓ１０８
及び１０９）。ＩＮＨ１＝１又はＩＮＨ２＝１の時には
ＩＮＨ１＝０且つＩＮＨ２＝０となるまで後続の命令発
行が抑止される（Ｓ１０８）。
浮動小数点乗算命令以外の命令（１サイクル演算命令）
の場合には、前記ＩＮＨ１＝０且つＩＮＨ２＝０の時
に、従来どおり先行命令のＰサイクルの後直ちに後続命
令が発行される。また、その発行命令のＰサイクルでオ
ペランド使用可能表示テーブルが更新される（Ｓ１０８
及び１０９）。ＩＮＨ１＝１又はＩＮＨ２＝１の時には
ＩＮＨ１＝０且つＩＮＨ２＝０となるまで後続の命令発
行が抑止される（Ｓ１０８）。
【００２３】図６及び図７は、図２の演算パイプライン
制御部１５の一構成例を示したものである。図６におい
て、命令発行制御部１３で発行されたＯＰＣＯＤＥは、
その命令の各命令サイクル（Ｐ、Ｂ、Ｘ１、Ｘ
２、．．．）毎に対応するレジスタ３１〜３５へ順次シ
フトされる。そして各レジスタ３１〜３５毎に設けられ
たＯＰＥＣＯＤＥのデコーダにより発行命令の種別に対
応してその更新タイミング信号（ＷＥ１、ＷＥ２）及び
命令発行抑止信号（ＩＮＨ１、ＩＮＨ２）が生成され
る。また、図示しない書き込みレジスタ番号Ｒ３も同様
にシフトレジスタに保持され、更新レジスタアドレス
（ＷＡ１、ＷＡ２）が適宜生成される。
制御部１５の一構成例を示したものである。図６におい
て、命令発行制御部１３で発行されたＯＰＣＯＤＥは、
その命令の各命令サイクル（Ｐ、Ｂ、Ｘ１、Ｘ
２、．．．）毎に対応するレジスタ３１〜３５へ順次シ
フトされる。そして各レジスタ３１〜３５毎に設けられ
たＯＰＥＣＯＤＥのデコーダにより発行命令の種別に対
応してその更新タイミング信号（ＷＥ１、ＷＥ２）及び
命令発行抑止信号（ＩＮＨ１、ＩＮＨ２）が生成され
る。また、図示しない書き込みレジスタ番号Ｒ３も同様
にシフトレジスタに保持され、更新レジスタアドレス
（ＷＡ１、ＷＡ２）が適宜生成される。
【００２４】具体的には、図７に示すようにＰサイクル
ではＰ＿ＯＰＣＯＤＥレジスタ３１に入力されたは発行
命令（ＯＰＣＯＤＥ）がＰデコーダ３６で解読され、命
令が１サイクル演算命令の時には更新タイミング信号Ｗ
Ｅ１が出力される（図５のＳ１０９）。次にＢサイクル
では、前記Ｐ＿ＯＰＣＯＤＥレジスタ３１からＢ＿ＯＰ
ＣＯＤＥレジスタ３２へシフトされたは発行命令がＢデ
コーダ３６で解読され、命令が浮動少数点加算命令の時
には更新タイミング信号ＷＥ１が出力され（図５のＳ１
０４）、又は浮動少数点乗算命令の時には命令発行抑止
信号ＩＮＨ２が出力される。
ではＰ＿ＯＰＣＯＤＥレジスタ３１に入力されたは発行
命令（ＯＰＣＯＤＥ）がＰデコーダ３６で解読され、命
令が１サイクル演算命令の時には更新タイミング信号Ｗ
Ｅ１が出力される（図５のＳ１０９）。次にＢサイクル
では、前記Ｐ＿ＯＰＣＯＤＥレジスタ３１からＢ＿ＯＰ
ＣＯＤＥレジスタ３２へシフトされたは発行命令がＢデ
コーダ３６で解読され、命令が浮動少数点加算命令の時
には更新タイミング信号ＷＥ１が出力され（図５のＳ１
０４）、又は浮動少数点乗算命令の時には命令発行抑止
信号ＩＮＨ２が出力される。
【００２５】以降の各命令サイクルにおけるシフト及び
デコード動作も上記と同様であり、Ｘ１サイクルではＸ
１デコーダ３８により浮動少数点乗算命令の時に命令発
行抑止信号ＩＮＨ１及びＩＮＨ２が出力される。また、
Ｘ２サイクルではＸ２デコーダ３９により浮動少数点乗
算命令の時に更新タイミング信号ＷＥ１が出力される
（図５のＳ１０７）。
デコード動作も上記と同様であり、Ｘ１サイクルではＸ
１デコーダ３８により浮動少数点乗算命令の時に命令発
行抑止信号ＩＮＨ１及びＩＮＨ２が出力される。また、
Ｘ２サイクルではＸ２デコーダ３９により浮動少数点乗
算命令の時に更新タイミング信号ＷＥ１が出力される
（図５のＳ１０７）。
【００２６】このように、加算や乗算等の各演算に対応
する命令発行の抑止タイミングを生成することで共用す
る出力レジスタ使用の際の調停が行われ、同時並列に各
演算器による演算が可能となる。また、各演算に対応す
る演算器群毎にソースオペランド使用可能の指示と出力
レジスタ使用の際の抑止タイミングとを組み合わせるこ
とにより、演算実行結果を異なったタイミングで後続命
令へ適宜フォワーディングすることが可能となる。
する命令発行の抑止タイミングを生成することで共用す
る出力レジスタ使用の際の調停が行われ、同時並列に各
演算器による演算が可能となる。また、各演算に対応す
る演算器群毎にソースオペランド使用可能の指示と出力
レジスタ使用の際の抑止タイミングとを組み合わせるこ
とにより、演算実行結果を異なったタイミングで後続命
令へ適宜フォワーディングすることが可能となる。
【００２７】図８には、これまでの説明の一例として浮
動小数点乗算命令に続く後続命令の動作タイムチャート
例を示している。図８の（ａ）には、図６及び７で説明
した演算パイプライン制御部１５に浮動少数点乗算命令
が入力されそれが各レジスタでデコードされ、Ｂ及びＸ
１サイクルで乗算の発行を抑止するＩＮＨ２を出力し、
またＸ１サイクルで加算の発行を抑止するＩＮＨ１を出
力し、さらにＸ２サイクルでソースオペランド使用可能
表示の更新タイミング及びアドレス信号ＷＥ１、ＷＡ１
を出力する場合を示している。
動小数点乗算命令に続く後続命令の動作タイムチャート
例を示している。図８の（ａ）には、図６及び７で説明
した演算パイプライン制御部１５に浮動少数点乗算命令
が入力されそれが各レジスタでデコードされ、Ｂ及びＸ
１サイクルで乗算の発行を抑止するＩＮＨ２を出力し、
またＸ１サイクルで加算の発行を抑止するＩＮＨ１を出
力し、さらにＸ２サイクルでソースオペランド使用可能
表示の更新タイミング及びアドレス信号ＷＥ１、ＷＡ１
を出力する場合を示している。
【００２８】図８の（ｂ）は、前記発行された浮動少数
点乗算命令と後続の浮動少数点加算命令とが相互にレジ
スタ干渉を有しない場合の動作の一例を示している。従
来は一律に後続命令の処理が遅延させられていたのに対
し、本例ではレジスタ干渉がない時に後続の加算命令は
乗算のＰサイクル後のＢサイクルで直ちに発行可能とな
る。
点乗算命令と後続の浮動少数点加算命令とが相互にレジ
スタ干渉を有しない場合の動作の一例を示している。従
来は一律に後続命令の処理が遅延させられていたのに対
し、本例ではレジスタ干渉がない時に後続の加算命令は
乗算のＰサイクル後のＢサイクルで直ちに発行可能とな
る。
【００２９】一方、図８の（ｃ）は、先行する乗算命令
とレジスタ干渉を有する後続の加算命令の動作例を示し
たものである。この場合には先行する乗算命令によりオ
ペランド使用可能表示テーブルが更新されるＸ２サイク
ル後のＸ３サイクルで命令発行が可能となる。従って、
この場合は従来一律に更新を遅延させていた場合と同様
となる( 図１の（ｂ）参照）。
とレジスタ干渉を有する後続の加算命令の動作例を示し
たものである。この場合には先行する乗算命令によりオ
ペランド使用可能表示テーブルが更新されるＸ２サイク
ル後のＸ３サイクルで命令発行が可能となる。従って、
この場合は従来一律に更新を遅延させていた場合と同様
となる( 図１の（ｂ）参照）。
【００３０】図８の（ｄ）は、先行する浮動少数点乗算
命令の後続命令も浮動少数点乗算命令の場合を示してい
る。この場合、ＩＮＨ２＝０となった後のＸ２サイクル
で直ちに命令が発行される。これは乗算器の資源が互い
にオーバラップして干渉するのを防ぐためである。従来
は一律にＸ３サイクルで命令発行が成されていたのに対
し、それよりも１命令サイクル早く適宜フォワーディン
グ処理がなされる。
命令の後続命令も浮動少数点乗算命令の場合を示してい
る。この場合、ＩＮＨ２＝０となった後のＸ２サイクル
で直ちに命令が発行される。これは乗算器の資源が互い
にオーバラップして干渉するのを防ぐためである。従来
は一律にＸ３サイクルで命令発行が成されていたのに対
し、それよりも１命令サイクル早く適宜フォワーディン
グ処理がなされる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
命令発行制御部１３が演算パイプライン制御部１５から
の先行命令に関する情報（レジスタの更新情報及び遅延
処理タイミング情報）を入手し、それに基づいて後続命
令の発行タイミングを適宜制御するため、入出力レジス
タを共用し且つ演算に必要なサイクル数が異なる演算処
理間の遅延を最小化し高速にパイプライン処理すること
が可能となる。
命令発行制御部１３が演算パイプライン制御部１５から
の先行命令に関する情報（レジスタの更新情報及び遅延
処理タイミング情報）を入手し、それに基づいて後続命
令の発行タイミングを適宜制御するため、入出力レジス
タを共用し且つ演算に必要なサイクル数が異なる演算処
理間の遅延を最小化し高速にパイプライン処理すること
が可能となる。
【図１】従来の命令発行及び演算実行のパイプライン処
理例を示した図である。
理例を示した図である。
【図２】本発明による命令制御装置の基本構成例を示し
た図である。
た図である。
【図３】リザベーションステーションの一構成例を示し
た図である。
た図である。
【図４】命令発行制御部の一構成例を示した図である。
【図５】命令発行制御部の命令発行制御フローの一例を
示した図である。
示した図である。
【図６】演算パイプライン制御部の一構成例（１）を示
した図である。
した図である。
【図７】演算パイプライン制御部の一構成例（２）を示
した図である。
した図である。
【図８】浮動小数点乗算命令に続く後続命令の動作タイ
ムチャートの一例を示した図である。
ムチャートの一例を示した図である。
１１…命令レジスタ １２…リザベーションステーション １３…命令発行制御部 １４…演算器 １５…演算パイプライン制御部 ２１…ソースオペランド使用可能表示部 ２２…命令発行抑止制御部 ２３…命令発行部 ３１〜３５…シストレジスタ ３６〜３９…デコーダ
Claims (7)
- 【請求項１】 ソースオペランドが使用可能であること
を示すテーブルと、 入力レジスタと出力レジスタとを共用し異なった演算サ
イクル数で動作する演算器群と、を有し、 複数個の解読済命令を格納するリザベーションステーシ
ョンからの命令発行がソースオペランド使用可能を示し
た時点で行われるとともに、前記ソースオペランド使用
可能表示を各演算器群の異なったタイミングで有効化す
ることによって各演算器上の演算が並行して行われるこ
とを特徴とする命令制御装置。 - 【請求項２】 さらに、前記演算器群の各々に対応した
命令の発行を抑止する手段を設け、前記命令の発行を抑
止する手段により共用する出力レジスタ使用の際の調停
を行うことで、各演算器上の演算を並行して行う請求項
１記載の命令制御装置。 - 【請求項３】 前記各演算器群毎に、前記ソースオペラ
ンド使用可能の指示及び出力レジスタ使用の際の調停を
行うことにより、異なったタイミングで後続命令への実
行結果のフォワーディングを各演算器群に対して行う請
求項１又は２記載の命令制御装置。 - 【請求項４】 複数個の解読済命令を格納するリザベー
ションステーションでソースオペランドが使用可能とな
った命令の演算部に対する発行制御を行う発行命令制御
部と、 前記発行命令制御部で発行された命令を解読し、前記発
行された命令の種別に応じてその後続命令に対するソー
スオペランド使用可能情報の更新タイミング信号及び発
行抑止信号を生成する演算パイプライン制御部と、を有
し、 前記発行命令制御部は、前記演算パイプライン制御部か
らの更新タイミング信号及び発行抑止信号に従って、前
記後続命令の発行を適宜制御することを特徴とする命令
制御装置。 - 【請求項５】 前記発行命令制御部は、 前記リザベーションステーションから与えられた命令の
ソースオペランド使用可能情報を表示するテーブルを有
し、それを参照して前記ソースレジスタの使用可／不可
情報を出力するソースオペランド使用可能表示部と、 前記リザベーションステーションから与えられた命令の
オペコードの発行可／抑止情報を出力する命令発行抑止
制御部と、 前記ソースオペランド使用可能表示部からソースレジス
タの使用可情報が与えられ、且つ前記命令発行抑止制御
部からオペコードの発行可情報が与えられたときに前記
演算器に命令を発行する命令発行部と、を有する請求項
４記載の命令制御装置。 - 【請求項６】 前記ソースオペランド使用可能情報は前
記更新タイミング信号によって更新され、そして前記オ
ペコードの発行可／抑止情報の出力タイミングは前記発
行抑止信号によって制御される請求項５記載の命令制御
装置。 - 【請求項７】 前記演算パイプライン制御部は、 前記発行された命令をその各命令サイクルに対応して格
納するレジスタ群と、 前記レジスタ群の各レジスタ毎に設けられ、前記発行さ
れた命令の種別に応じて前記更新タイミング信号及び／
又は発行抑止信号を適宜生成するデコーダと、を有する
請求項４記載の命令制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35898598A JP3560482B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
| US09/461,429 US6807624B1 (en) | 1998-12-17 | 1999-12-16 | Instruction control device and method therefor |
| US10/747,291 US7313674B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
| US10/747,138 US7275146B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
| US10/747,286 US7127591B2 (en) | 1998-12-17 | 2003-12-30 | Instruction control device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35898598A JP3560482B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000181705A true JP2000181705A (ja) | 2000-06-30 |
| JP3560482B2 JP3560482B2 (ja) | 2004-09-02 |
Family
ID=18462145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35898598A Expired - Fee Related JP3560482B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3560482B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008732A (ja) * | 2009-06-29 | 2011-01-13 | Fujitsu Ltd | プライオリティ回路、演算処理装置及び演算処理方法 |
| US7958339B2 (en) | 2007-06-20 | 2011-06-07 | Fujitsu Limited | Instruction execution control device and instruction execution control method |
-
1998
- 1998-12-17 JP JP35898598A patent/JP3560482B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7958339B2 (en) | 2007-06-20 | 2011-06-07 | Fujitsu Limited | Instruction execution control device and instruction execution control method |
| JP2011008732A (ja) * | 2009-06-29 | 2011-01-13 | Fujitsu Ltd | プライオリティ回路、演算処理装置及び演算処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3560482B2 (ja) | 2004-09-02 |
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