JP2001034603A - 積和演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 積和演算処理装置において、必要とするバス
の本数及びポインタ更新手段の数を低減して、ハードウ
ェアの規模を削減する。 【解決手段】 第１のバス１０７は、積和演算に供する
変数データをＲＡＭ１０１から演算実行部１０３に転送
する。第２のバス１０８は、積和演算に供する定数デー
タをＲＯＭ１０２から演算実行部１０３に転送する。ま
た、前記第２のバス１０８は、積和演算命令を前記ＲＯ
Ｍ１０２から命令制御部１０６に転送する。第２のバス
１０８は、命令転送用及び定数データ転送用として兼用
されるので、ハードウェア規模が削減される。ＲＡＭ１
０１から変数データを読み出すレジスタ部３０１が備え
られると共に、命令読み出し部３１０が備えられる。命
令読み出し部３１０は、ＲＯＭ１０２に格納される定数
データの読み出し用として兼用される。従って、より一
層にハードウェア規模が削減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積和演算処理装置の
改良に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータは、多くの
機器に利用されており、その処理能力の向上に伴い、よ
り広い分野で一層複雑な制御に応用されている。制御に
おいては、デジタルフィルタ等の演算に積和演算が多用
され、制御用プロセッサにもデジタル信号処理プロセッ
サのような高速な積和演算が求められている。

【０００３】一般に、積和演算は、ＲＡＭに格納される
変数データと、ＲＯＭに格納される定数データとを順次
乗算処理をしながら、その結果を加算する処理である。
高速に積和演算処理するためには、命令ＲＯＭとは別に
定数データを格納するＲＯＭを必要とする。

【０００４】図２は、従来の積和演算を処理するプロセ
ッサの構成例を示す。同図のプロセッサは、変数データ
を格納するＲＡＭ２０１、定数データを格納するデータ
ＲＯＭ２０２、命令を格納する命令ＲＯＭ２０３、積和
演算を実行する演算実行部２０４、ＲＡＭ２０１のデー
タのポインタを更新するポインタ更新手段２０５、デー
タＲＯＭ２０２のデータのポインタを更新するポインタ
更新手段２０６、命令ＲＯＭ２０３の命令のポインタを
更新するポインタ更新手段２０７、命令を解読して全体
を制御する命令制御部２０８、前記ＲＡＭ２０１が接続
されるバス２０９、データＲＯＭ２０２が接続されるバ
ス２１０、及び命令ＲＯＭ２０３が接続されるバス２１
１から構成される。前記バス２１０とバス２１１とは、
バス幅が異なる。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来のものでは、３個のメモリが必要であるため、それ等
メモリを接続するバスが合計３本必要となり、ハードウ
ェア規模が増大する。更に、命令用のポインタ更新手段
とは別に積和演算用のポインタ更新手段が２個必要であ
り、この構成もハードウェア規模を増加させる。

【０００６】本発明は前記の問題点に鑑み、その目的
は、積和演算処理装置において、従来と同等の処理性能
を、従来に比べて少ないハードウェアで実現することに
ある。

【０００７】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、バスを共用化して、必要とするバスの
本数を低減して、ハードウェア規模を縮小する。更に
は、積和演算用のポインタ更新手段を共用して、必要と
するポインタ更新手段の数を低減して、より一層にハー
ドウェア規模を縮小する。

【０００８】即ち、請求項１記載の発明の積和演算処理
装置は、積和演算命令を受け、２つのデータを乗算しそ
の結果を加算する処理を複数回繰り返す積和演算処理装
置であって、前記２つのデータのうち一方のデータを転
送する第１のバスと、前記２つのデータのうち他方のデ
ータ及び前記積和演算命令を転送する第２のバスと、前
記第１及び第２のバスに接続され、前記第１及び第２の
バスから転送されるデータについて前記処理を行う演算
実行部と、前記第２のバスに接続されて前記積和演算命
令を受け、この積和演算命令に従って前記演算実行部を
制御する命令制御部とを備えたことを特徴とする。

【０００９】また、請求項２記載の発明は、前記請求項
１記載の積和演算処理装置において、前記命令制御部
は、受けた単一の積和演算命令を繰り返し解読して、前
記処理を複数回行うよう前記演算実行部を制御し、前記
第２のバスは、前記命令制御部が前記積和演算命令を受
ける時には前記積和演算命令を転送し、前記演算実行部
が前記処理を複数回行う時には、その各回毎に前記他方
のデータを転送することを特徴とする。

【００１０】更に、請求項３記載の発明は、前記請求項
１又は請求項２記載の積和演算処理装置において、前記
第１のバスには、前記一方のデータを構成する変数デー
タを記憶するＲＡＭが接続され、前記第２のバスには、
前記他方のデータを構成する定数データ及び前記積和演
算命令を記憶するＲＯＭが接続されることを特徴とす
る。

【００１１】加えて、請求項４記載の発明は、前記請求
項１、請求項２又は請求項３記載の積和演算処理装置に
おいて、前記一方のデータを読み出すデータ読み出し部
と、前記積和演算命令を読み出す命令読み出し部とを備
え、前記命令読み出し部は、前記他方のデータを読み出
す機能をも有することを特徴とする。

【００１２】また、請求項５記載の発明は、前記請求項
４記載の積和演算処理装置において、前記命令読み出し
部は、読み出す命令のアドレスを退避する退避レジスタ
と、アドレスを更新する更新カウンタと、前記退避レジ
スタの出力及び前記データ読み出し手段の出力の何れか
を選択するセレクタとを備え、前記命令制御部は、前記
処理の第１回目の繰返し時には、読み出す命令のアドレ
スを前記待避レジスタに待避すると共に、前記セレクタ
に前記データ読み出し手段の出力をデータ読み出しの初
期アドレスとして選択させ、前記処理の第２回目以降の
繰返し時には、前記更新カウンタを制御して前記初期ア
ドレスを順次更新させることを特徴としている。

【００１３】請求項６記載の発明は、前記請求項５記載
の積和演算処理装置において、前記更新カウンタは、前
記積和演算命令を含む一連の命令の読み出し時と前記他
方のデータの読み出し時との双方で共用されることを特
徴とする。

【００１４】以上の構成により、請求項１ないし請求項
６記載の発明では、次の作用を奏する。即ち、先ず、積
和演算命令が第２のバスを経て命令制御部に入力され
る。その後、積和演算に供される一方のデータが第１の
バスを経て、他方のデータが第２のバスを経て、各々演
算実行部に入力され、この演算実行部にて前記命令制御
部に基づいて両データの乗算及びその結果の加算が行わ
れ、これ等の両データの入力、乗算及び結果の加算処理
が複数回繰返し行われて、積和演算処理が終了する。

【００１５】ここに、第２のバスは、積和演算命令の転
送及び積和演算に供する他方のデータの転送に共用され
るので、必要とするバスの本数は、一方のデータ転送用
のバスと合わせて、合計２本となり、従来の３本に比し
てハードウェア規模が削減される。

【００１６】特に、請求項４ないし請求項６記載の発明
では、命令読み出し部が他方のデータの読み出し部とし
ても兼用されるので、データ読み出し部は一方のデータ
読み出し用として１個備えれば十分である。従って、よ
り一層にハードウェア規模が削減される。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１８】図１は、本発明に係る積和演算処理装置を
含む演算処理システムのブロック構成を示す。同図にお
いて、１００は積和演算処理装置、１０１は積和演算の
対象となる変数データ（一方のデータ）を格納するＲＡ
Ｍ、１０２はＲＯＭであって、積和演算処理装置１００
を動作させる命令、及び積和演算の対象となる定数デー
タ（他方のデータ）を格納する。１０３は積和演算を実
行する演算実行部、１０４は前記ＲＡＭ１０１から変数
データを読み出すアドレスを更新するポインタ更新手
段、１０５は前記ＲＯＭ１０２から命令又は定数データ
を読み出すアドレスを更新するポインタ更新手段、１０
６は前記積和演算処理装置１００の全体を制御する命令
制御部である。

【００１９】また、１０７は第１のバスであって、前記
ＲＡＭ１０１及びポインタ更新手段１０４が接続され
て、積和演算の変数データを前記演算実行部１０３に転
送する。１０８は第２のバスであって、前記第１のバス
１０７と同一のバス幅を有し、且つ前記ＲＯＭ１０２及
びポインタ更新手段１０５が接続されて、積和演算の定
数データを演算実行部１０３に転送すると共に、命令を
命令制御部１０６に転送する。

【００２０】図３は、図１のシステム構成の詳細を示す
ブロック図である。同図において、ＲＡＭ１０１、ＲＯ
Ｍ１０２、第１のバス１０７及び第２のバス１０８は、
図１と同一である。３０１はレジスタ部（データ読み出
し部）であって、図１の第１のポインタ更新手段１０４
に対応し、その内部には、データ及びアドレスを格納す
る複数のレジスタからなる汎用レジスタ３０２と、前記
汎用レジスタ３０２のアドレスの内容を更新するインク
リメンタ３０３と、前記インクリメンタ３０３の出力及
び第１のバス１０７の内容の何れか一方を選択するセレ
クタ３０４とから構成される。

【００２１】また、同図において、３１０は命令読み出
し部であって、図１の第２のポインタ更新手段１０５に
対応し、命令の読み出しアドレスを格納する命令フェッ
チポインタ３１１と、命令フェッチポインタ３１１の内
容を退避する命令フェッチポインタ退避レジスタ（待避
レジスタ）３１２と、命令フェッチポインタ３１１の内
容を更新する命令フェッチカウンタ（更新カウンタ）３
１３と、セレクタ３１４とから構成される。前記セレク
タ３１４は、命令フェッチポインタ退避レジスタ３１２
の出力、命令フェッチカウンタ３１３の出力、及び前記
レジスタ部３０１内の汎用レジスタ３０２の出力の何れ
か１つを選択する。

【００２２】図３において、演算実行部１０３は、その
内部に、乗算器３２０、乗算器３２０への入力データを
保持する２個のレジスタ３２１、３２２、乗算器３２０
の出力と既に演算した乗算結果とを加算する加算器３２
３、及び加算器３２３の出力を保持するレジスタ３２４
を備える。

【００２３】また、命令制御部１０６は、その内部に、
先読みした命令を格納する命令バッファ３３０と、解読
する命令を保持する命令レジスタ３３２と、命令レジス
タ３３２に保持した命令を繰り返し実行する際の繰り返
し回数を保持する繰り返しカウンタ３３１と、制御部３
３３とから構成される。前記制御部３３３は、命令レジ
スタ３３２の内容及び繰り返しカウンタ３３１の値を入
力し、命令を解読して、積和演算処理装置の全体を制御
する制御信号を生成する。

【００２４】図４は、前記制御部３３３の詳細な構成を
示す。同図において、４００は命令レジスタ３３２の内
容を解読する命令解読器、４０１は命令解読器４００か
らの制御により繰り返しカウンタ３３１の内容を更新す
ると共に、繰り返し実行中では命令レジスタ３３２の内
容を更新しないように制御し、繰り返し実行の最初の処
理では、命令フェッチポインタ３１１の内容を命令フェ
ッチポインタ退避レジスタ３１２に退避すると共に、汎
用レジスタ３０２を選択するようにセレクタ３１４を制
御する繰り返し制御手段である。

【００２５】図５は、本積和演算処理装置の動作タイミ
ングを示す。同図において、IFPは命令フェッチポイン
タ３１１の内容を、IFPSは命令フェッチポインタ退避レ
ジスタ３１２の内容を、IBは命令バッファ３３０の内容
を、IRは命令レジスタ３３２の内容を、REPCは繰り返し
カウンタ３３１の内容を、A-REG及びB-REGは各々レジス
タ３２１、レジスタ３２２の内容を、T-REGはレジスタ
３２４の内容を、GRは汎用レジスタ３０２へのデータの
書き込み動作を各々示す。また、本実施の形態では、命
令フェッチステージ（IF）、命令解読ステージ（DE
C）、命令実行ステージ（EXE）の３段のパイプライン処
理で命令を実行するものとし、図５では命令実行ステー
ジの動作を示している。尚、図中の番号は図３の各構成
要素の番号を示している。

【００２６】図６は、本実施の形態での動作を説明する
ための命令列を示す。同図の命令列において、ｎ番地は
繰り返し回数"３"の繰り返し命令であって、その直後に
続く命令を、指定した回数分繰り返し実行する命令であ
る。ｎ＋１番地は積和演算命令であって、汎用レジスタ
３０２に含まれる複数のレジスタのうち、レジスタＡ及
びＢが各々示すメモリの内容を積和演算処理し、その結
果を汎用レジスタＡ及びＢに格納する命令である。

【００２７】図７は、本実施の形態の動作を説明するた
めのメモリの内容の一例を示す。同図では、汎用レジス
タＡの内容がＲＯＭ１０２のP番地を指し示し、その内
容が（P）であることを示している。以下、同様に、P+1
番地の内容が（P+1）である。同様に、汎用レジスタＢ
の内容がＲＡＭ１０１のQ番地を指し示し、その内容が
（Q）であることを示している。

【００２８】以下、図５に基づいて本実施の形態の詳細
な動作を説明する。

【００２９】（サイクル１〜サイクル３）命令フェッチ
ポインタ３１１はサイクル１からサイクル３までの間に
n番地からn+2番地までの命令を順次ＲＯＭ１０２から先
読みし、読み出した命令を命令バッファ３３０に格納す
る。命令バッファ３３０には、サイクル２でn番地の命
令I(n)、つまり繰り返し命令（rep 3）が格納され、サ
イクル３でn+1番地の命令I(n+1)、つまり積和演算命令
(mac A,B）が格納される。命令バッファに格納されたre
p命令は、サイクル３で命令レジスタ３３２に格納さ
れ、命令解読器４００により解読される。その解読結果
に基づいてサイクル４で前記rep命令が実行され、繰り
返し回数を示すオペランド部分の値"３"が繰り返しカウ
ンタ３３１に設定され、サイクル５で繰り返しカウンタ
３３１の内容が"３"になる。

【００３０】（サイクル４）サイクル４では、前記mac
命令が命令レジスタ３３２に格納され、命令解読器４０
０により解読される。繰り返し制御手段４０１は、サイ
クル４がrep命令の実行であること及びmac命令の解読結
果に従って、積和演算の繰り返し処理の準備を始める。
即ち、命令フェッチポインタ３１１の内容を命令フェッ
チポインタ退避レジスタ３１２に待避し、セレクタ３１
４を汎用レジスタ３０２の出力を選択するよう制御し
て、汎用レジスタＡの内容をＲＯＭ１０２からのデータ
読み出しの初期アドレスとして命令フェッチポインタ３
１１に格納するように制御する。その結果、サイクル５
では、命令フェッチポインタ３１１及び命令フェッチポ
インタ退避レジスタ３１２の内容は各々"P"、"n+3"にな
る。

【００３１】（サイクル５）サイクル５では、積和演算
命令の第１回目の実行サイクルであり、命令フェッチポ
インタ３１１の値"P"によりＲＯＭ１０２がアクセスさ
れ、汎用レジスタＢの値"Q"によりＲＡＭ１０２がアク
セスされる。次のサイクル６では、アクセスした結果得
られたデータが、各々、バス１０８及びバス１０７を通
して各々レジスタ３２１及びレジスタ３２２に転送さ
れ、次のサイクルで前記各レジスタに格納される。繰り
返し制御手段４０１は、繰り返しカウンタ３３１の内
容"３"をデクリメントする。また、命令フェッチカウン
タ３１３は命令フェッチポインタ３１１の内容"P"をイ
ンクリメントし、インクリメンタ３０３は汎用レジスタ
Aの内容"Q"をインクリメントする。更に、レジスタ３２
４の内容は"０"に初期化される。

【００３２】（サイクル６）サイクル６では、前記サイ
クル５で更新されたポインタ等の値が更新され、繰り返
しカウンタ３３１、命令フェッチポインタ３１１、汎用
レジスタＢの内容は各々"２"、"P+1"、"Q+1"になる。繰
り返しカウンタ３３１が"０"でないので、ＲＯＭ１０２
はP+1番地、ＲＡＭ１０１はQ+1番地が各々アクセスさ
れ、各々のデータがバス１０８及びバス１０７を通して
レジスタ３２１及びレジスタ３２２に転送される。乗算
器３２０は、レジスタ３２１の内容"（P）"とレジスタ
３２２の内容"（Q）"とを乗算する。加算器３２３は、
レジスタ３２４の内容と乗算器３２０の出力とを加算す
る。前記サイクル５と同様に、繰り返し制御手段４０１
は繰り返しカウンタ３１１の内容"２"をデクリメント
し、命令フェッチカウンタ３１３は命令フェッチポイン
タの内容"P+1"をインクリメントし、インクリメンタ３
０３は汎用レジスタＡの内容"Q+1"をインクリメントす
る。

【００３３】（サイクル７）サイクル７では、前記サイ
クル６と同様に、ポインタ等の値が更新され、繰り返し
カウンタ３３１、命令フェッチポインタ３１１、汎用レ
ジスタＢの内容は各々"１"、"P+2"、"Q+2"になる。繰り
返しカウンタ３３１の値は"０"でないので、ＲＯＭ１０
３はP+2番地、ＲＡＭ１０１はQ+2番地が各々アクセスさ
れ、その各データがバス１０８及びバス１０７を通して
各々レジスタ３２１及びレジスタ３２２に転送される。
乗算器３２０は、レジスタ３２１の内容"（P+1）"とレ
ジスタ３２２の内容"（Q+1）"とを乗算する。加算器３
２３は、前記サイクル６での加算結果"R0"をレジスタ３
２４に格納すると共に、前記サイクル７での乗算結果と
前記加算結果"R0"とを加算する。繰り返し制御手段４０
１は繰り返しカウンタ３３１の内容が"１"になったこと
を検出して、セレクタ３１４に命令フェッチポインタ退
避レジスタ３１２を選択させ、次のサイクルで命令フェ
ッチポインタ３１１を退避レジスタ３１２の内容に置き
換える。更に、繰り返しカウンタ制御手段４０１は繰り
返しカウンタ３３１の内容"１"をデクリメントし、命令
フェッチカウンタ３１３は命令フェッチポインタ３１１
の内容"P+2"をインクリメントし、インクリメンタ３０
３は汎用レジスタＡの内容"Q+2"をインクリメントす
る。

【００３４】（サイクル８）サイクル８では、命令フェ
ッチポインタ３１１は、命令フェッチポインタ退避レジ
スタ３１２の内容"n+3"に更新され、繰り返しカウンタ
３３１及び汎用レジスタＢの内容は各々、"０"、"Q+3"
になる。繰り返しカウンタ３３１の値が"０"になったの
で、繰り返し制御手段４０１は、命令レジスタ３３２へ
の命令供給を再開させ、次のサイクルでは積和演算命令
の次の命令を格納するように制御する。また、ＲＡＭ１
０１に対するアクセスはされず、ＲＯＭ１０２は"n+3"
番地がアクセスされ、命令がフェッチされる。乗算器３
２０は、レジスタ３２１の内容"（P+2）"とレジスタ３
２２の内容"（Q+2）"とを乗算する。加算器３２３は、
前記サイクル７での加算結果"R1"をレジスタ３２４に格
納すると共に、前記サイクル８での乗算結果と前記加算
結果"R1"とを加算する。

【００３５】（サイクル９）サイクル９では、前記サイ
クル８での加算器３２３による積和演算の最終結果"R2"
がレジスタ３２４に格納されると共に、このレジスタ３
２４に格納された結果の下位データが第１のバス１０７
を通し、且つセレクタ３０４により選択されて汎用レジ
スタＡに転送され、この汎用レジスタＡに格納される。
命令レジスタ３３２には、命令バッファ３３０に先読み
されていたn+2番地の命令が格納され、解読される。

【００３６】（サイクル１０）前記サイクル９でレジス
タ３２４に格納された積和演算結果の上位データが、第
１のバス１０７を通し、且つセレクタ３０４により選択
されて、汎用レジスタＢに転送されて格納される。

【００３７】尚、本実施の形態では、繰り返し命令の繰
り返し回数を"３"としたが、これに限定されないのは勿
論である。また、パイプラインの説明を簡単にするた
め、繰り返し命令と積和演算命令の命令語長は同一であ
ると仮定して説明したが、各々の命令語長が異なってい
る場合でも、命令バッファに先読みすることにより対応
可能であることはいうまでもない。

【００３８】

【発明の効果】以上説明したように、請求項１ないし請
求項６記載の発明の積和演算処理装置によれば、１本の
バスを、積和演算命令の転送、及び積和演算に供する他
方のデータの転送用として共用したので、必要とするバ
スの本数を低減して、ハードウェア規模を削減できる。

【００３９】特に、請求項３記載の積和演算処理装置に
よれば、定数データ格納用のＲＯＭを不要にできるの
で、一層にハードウェアを低減できる。

【００４０】また、請求項４ないし請求項６記載の発明
の積和演算処理装置によれば、命令読み出し部を他方の
データの読み出し部としても兼用したので、より一層に
ハードウェア規模の削減が可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態の積和演算処理装置を含む
システムの全体構成を示すブロック図である。

【図２】従来の積和演算処理装置を含むシステムの全体
構成を示すブロック図である。

【図３】本発明の実施の形態の積和演算処理装置の詳細
な構成を示すブロック図である。

【図４】同実施の形態の命令制御部の内部構成を示す図
である。

【図５】同実施の形態の積和演算処理装置の動作タイミ
ングを示す図である。

【図６】同実施の形態の動作を説明するための命令列の
一例を示す図である。

【図７】同実施の形態の動作を説明するためのメモリの
内容の一例を示す図である。

【符号の説明】

１０１ ＲＡＭ １０２ ＲＯＭ １０３ 演算実行部 １０４ 第１のポインタ更新手段 １０５ 第２のポインタ更新手段 １０６ 命令制御部 １０７ 第１のバス １０８ 第２のバス ３０１ レジスタ部（データ読み出し部） ３０２ 汎用レジスタ ３１０ 命令読み出し部 ３１１ 命令フェッチポインタ ３１２ 命令フェッチポインタ退避レジスタ（待避レジ
スタ） ３１３ 命令フェッチカウンタ（更新カウンタ） ３１４ セレクタ ３３０ 命令バッファ ３３１ 繰返しカウンタ ３３２ 命令レジスタ ３３３ 制御回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 積和演算命令を受け、２つのデータを乗
   算しその結果を加算する処理を複数回繰り返す積和演算
   処理装置であって、 前記２つのデータのうち一方のデータを転送する第１の
   バスと、 前記２つのデータのうち他方のデータ及び前記積和演算
   命令を転送する第２のバスと、 前記第１及び第２のバスに接続され、前記第１及び第２
   のバスから転送されるデータについて前記処理を行う演
   算実行部と、 前記第２のバスに接続されて前記積和演算命令を受け、
   この積和演算命令に従って前記演算実行部を制御する命
   令制御部とを備えたことを特徴とする積和演算処理装
   置。
2. 【請求項２】 前記命令制御部は、受けた単一の積和演
   算命令を繰り返し解読して、前記処理を複数回行うよう
   前記演算実行部を制御し、 前記第２のバスは、前記命令制御部が前記積和演算命令
   を受ける時には前記積和演算命令を転送し、前記演算実
   行部が前記処理を複数回行う時には、その各回毎に前記
   他方のデータを転送することを特徴とする請求項１記載
   の積和演算処理装置。
3. 【請求項３】 前記第１のバスには、前記一方のデータ
   を構成する変数データを記憶するＲＡＭが接続され、 前記第２のバスには、前記他方のデータを構成する定数
   データ及び前記積和演算命令を記憶するＲＯＭが接続さ
   れることを特徴とする請求項１又は請求項２記載の積和
   演算処理装置。
4. 【請求項４】 前記一方のデータを読み出すデータ読み
   出し部と、 前記積和演算命令を読み出す命令読み出し部とを備え、 前記命令読み出し部は、前記他方のデータを読み出す機
   能をも有することを特徴とする請求項１、請求項２又は
   請求項３記載の積和演算処理装置。
5. 【請求項５】 前記命令読み出し部は、 読み出す命令のアドレスを退避する退避レジスタと、 アドレスを更新する更新カウンタと、 前記退避レジスタの出力及び前記データ読み出し手段の
   出力の何れかを選択するセレクタとを備え、 前記命令制御部は、 前記処理の第１回目の繰返し時には、読み出す命令のア
   ドレスを前記待避レジスタに待避すると共に、前記セレ
   クタに前記データ読み出し手段の出力をデータ読み出し
   の初期アドレスとして選択させ、 前記処理の第２回目以降の繰返し時には、前記更新カウ
   ンタを制御して前記初期アドレスを順次更新させること
   を特徴とする請求項４記載の積和演算処理装置。
6. 【請求項６】 前記更新カウンタは、 前記積和演算命令を含む一連の命令の読み出し時と前記
   他方のデータの読み出し時との双方で共用されることを
   特徴とする請求項５記載の積和演算処理装置。