JP2001516916A - デジタル信号処理能力を有するデータ処理装置 - Google Patents
デジタル信号処理能力を有するデータ処理装置Info
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- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 1
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Abstract
(57)【要約】
本発明によるデータ処理装置は、レジスタファイルと、該レジスタファイルに接続されているレジスタロードおよび格納バッファと、単一メモリと、バスとを有するようにして達成され、バスは少なくとも第１および第２ワードラインを備えておりダブルワード幅バスを形成し、前記レジスタロードおよび格納バッファを前記メモリと接続している。レジスタファイルは少なくとも２つのレジスタのセットを有しており、それにより第１のレジスタのセットはワードラインの１つと接続することができ、かつ第２のレジスタのセットはそれぞれの他のワードラインと接続することができる。データ処理装置はロードおよび格納制御装置とを有しており、前記メモリから、または前記メモリへデータを転送する。
Description
【０００１】 発明の背景 本発明はデータ処理装置に関し、より詳細には、マイクロコンピュータまたは
マイクロコントローラのような中央演算処理装置（ＣＰＵ）に関する。マイクロ
コントローラは当分野で公知であり、ローエンドデバイス（例えば４／８ビット
コントローラ）からハイエンドデバイス（例えば３２ビットコントローラ）まで
、バラエティーに富んだデバイスを入手できる。一般的にマイクロプロセサは２
つのグループに分けられる。すなわち複合命令セット・コンピュータ（ＣＩＳＣ
）または縮小命令セット・コンピュータ（ＲＩＳＣ）のような汎用プロセサ、お
よびデジタル信号処理プロセサ（ＤＳＰ）のような特殊用途のために設計された
専用マイクロプロセサである。
マイクロコントローラのような中央演算処理装置（ＣＰＵ）に関する。マイクロ
コントローラは当分野で公知であり、ローエンドデバイス（例えば４／８ビット
コントローラ）からハイエンドデバイス（例えば３２ビットコントローラ）まで
、バラエティーに富んだデバイスを入手できる。一般的にマイクロプロセサは２
つのグループに分けられる。すなわち複合命令セット・コンピュータ（ＣＩＳＣ
）または縮小命令セット・コンピュータ（ＲＩＳＣ）のような汎用プロセサ、お
よびデジタル信号処理プロセサ（ＤＳＰ）のような特殊用途のために設計された
専用マイクロプロセサである。
【０００２】 ＲＩＳＣおよびＣＩＳＣプロセサは通常、複数のレジスタまたはレジスタファ
イル、ならびに任意の種類およびサイズの単一メモリを備えたプロセサであり、
従って任意の種類のデータを処理するように設計されている。ＲＩＳＣおよびＣ
ＩＳＣプロセサは拡張に対する制限はないが、ＤＳＰプロセサが有するプロセシ
ングの高速性を欠く。
イル、ならびに任意の種類およびサイズの単一メモリを備えたプロセサであり、
従って任意の種類のデータを処理するように設計されている。ＲＩＳＣおよびＣ
ＩＳＣプロセサは拡張に対する制限はないが、ＤＳＰプロセサが有するプロセシ
ングの高速性を欠く。
【０００３】 ＤＳＰプロセサは通常、アキュムレータおよびサイズが制限された専用メモリ
を有する。これらはデータを非常に高速かつ高精度に計算するように、例えばサ
ンプルされた信号を処理するように設計されている。メモリはたいていＸメモリ
とＹメモリとに分割されており、２つの異なるデータに１回のサイクルでアクセ
スできるようになっている。これは完全な非直交演算（ non orthogonal operat
ions ）を生じさせ、アドレシングモードに厳しい制約を加える結果となり、そ のようなメモリモデルはコンパイラフレンドリではあり得ない。特定のデータが
「間違った」メモリ内にある場合、そのデータをＸメモリからＹメモリへ、また
はその逆向きにロードしなくてはならない。レジスタファイルがないことも、そ
のようなプロセサを”Ｃ”でプログラムすることを困難にしている。さらに、狭
い固定された命令幅も、そのようなアーキテクチャの拡張を不可能にする。
を有する。これらはデータを非常に高速かつ高精度に計算するように、例えばサ
ンプルされた信号を処理するように設計されている。メモリはたいていＸメモリ
とＹメモリとに分割されており、２つの異なるデータに１回のサイクルでアクセ
スできるようになっている。これは完全な非直交演算（ non orthogonal operat
ions ）を生じさせ、アドレシングモードに厳しい制約を加える結果となり、そ のようなメモリモデルはコンパイラフレンドリではあり得ない。特定のデータが
「間違った」メモリ内にある場合、そのデータをＸメモリからＹメモリへ、また
はその逆向きにロードしなくてはならない。レジスタファイルがないことも、そ
のようなプロセサを”Ｃ”でプログラムすることを困難にしている。さらに、狭
い固定された命令幅も、そのようなアーキテクチャの拡張を不可能にする。
【０００４】 他のシステムでは、動作速度を上げるためにコ・プロセサを使用している。コ
・プロセサは主中央演算処理装置（ＣＰＵ）のどのレジスタも共有しない。従っ
てＣＰＵはコ・プロセサのレジスタをロードしなくてはならず、それにより動作
速度が大幅に下がり、レジスタの使用が制限される。
・プロセサは主中央演算処理装置（ＣＰＵ）のどのレジスタも共有しない。従っ
てＣＰＵはコ・プロセサのレジスタをロードしなくてはならず、それにより動作
速度が大幅に下がり、レジスタの使用が制限される。
【０００５】 発明の概略 従って本発明の目的は、ＤＳＰフィーチャを有し、かつコ・プロセサなしにＣ
ＩＳＣおよびＲＩＳＣプロセッサの汎用性を有するデータプロセッサを提供する
ことである。
ＩＳＣおよびＲＩＳＣプロセッサの汎用性を有するデータプロセッサを提供する
ことである。
【０００６】 前記目的は、データ処理装置において、レジスタファイルと、該レジスタファ
イルに接続されているレジスタロードおよび格納バッファと、単一メモリと、バ
スとを有するようにして達成され、バスは少なくとも第１および第２ワードライ
ンを備えておりダブルワード幅バスを形成し、前記レジスタロードおよび格納バ
ッファを前記メモリと接続している。レジスタファイルは少なくとも２つのレジ
スタのセットを有しており、それにより第１のレジスタのセットはワードライン
の１つと接続することができ、かつ第２のレジスタのセットはそれぞれの他のワ
ードラインと接続することができる。データ処理装置はロードおよび格納制御装
置とを有しており、前記メモリから、または前記メモリへデータを転送する。
イルに接続されているレジスタロードおよび格納バッファと、単一メモリと、バ
スとを有するようにして達成され、バスは少なくとも第１および第２ワードライ
ンを備えておりダブルワード幅バスを形成し、前記レジスタロードおよび格納バ
ッファを前記メモリと接続している。レジスタファイルは少なくとも２つのレジ
スタのセットを有しており、それにより第１のレジスタのセットはワードライン
の１つと接続することができ、かつ第２のレジスタのセットはそれぞれの他のワ
ードラインと接続することができる。データ処理装置はロードおよび格納制御装
置とを有しており、前記メモリから、または前記メモリへデータを転送する。
【０００７】 実施例の１つでは、ロードおよび格納制御装置は、２つの連続するワードをメ
モリから第１および第２のレジスタのセットへ、またはメモリへ第１および第２
のレジスタのセットから、並列にロードまたは格納する手段を備えている。別の
実施例では、メモリからの１ワードを２つのハーフワードに分割することができ
、そしてハーフワードは、第１のレジスタのセットからの第１レジスタ、および
第２のレジスタのセットからの第２レジスタに格納される。ハーフワードはレジ
スタの半分の一方に格納され、レジスタの他の半分はゼロで埋められるか、符号
充填（ sign fill ）される。
モリから第１および第２のレジスタのセットへ、またはメモリへ第１および第２
のレジスタのセットから、並列にロードまたは格納する手段を備えている。別の
実施例では、メモリからの１ワードを２つのハーフワードに分割することができ
、そしてハーフワードは、第１のレジスタのセットからの第１レジスタ、および
第２のレジスタのセットからの第２レジスタに格納される。ハーフワードはレジ
スタの半分の一方に格納され、レジスタの他の半分はゼロで埋められるか、符号
充填（ sign fill ）される。
【０００８】 別の実施例では、バスは、複数ワード幅バスを形成するために複数のワードラ
インを有し、レジスタファイルは複数のレジスタのセットを有し、これにより各
レジスタのセットは前記ワードラインのセットの１つに接続されている。例えば
、６４ビットデータ処理装置においては、２つの３２ビットハーフワードまたは
４つの１６ビットクオータワードに、１つのサイクル中にアクセスすることがで
きる。従って、データ処理装置のロードおよび格納制御装置は、複数の連続する
ワードをメモリから複数のレジスタのセットへ、またはメモリへ複数のレジスタ
のセットから、並列にロードまたは格納する手段を備えている。この手段により
、任意のレジスタのセットの任意のレジスタを、メモリ内の任意の記憶位置に接
続することが可能になる。
インを有し、レジスタファイルは複数のレジスタのセットを有し、これにより各
レジスタのセットは前記ワードラインのセットの１つに接続されている。例えば
、６４ビットデータ処理装置においては、２つの３２ビットハーフワードまたは
４つの１６ビットクオータワードに、１つのサイクル中にアクセスすることがで
きる。従って、データ処理装置のロードおよび格納制御装置は、複数の連続する
ワードをメモリから複数のレジスタのセットへ、またはメモリへ複数のレジスタ
のセットから、並列にロードまたは格納する手段を備えている。この手段により
、任意のレジスタのセットの任意のレジスタを、メモリ内の任意の記憶位置に接
続することが可能になる。
【０００９】 別の実施例では、データ処理装置のロードおよび格納制御装置は、メモリから
１ワードをロードし、複数の部分ワードに分割する手段を有することができる。
各部分ワードはそれぞれ、各レジスタのセットのレジスタの１つに格納される。
１ワードをロードし、複数の部分ワードに分割する手段を有することができる。
各部分ワードはそれぞれ、各レジスタのセットのレジスタの１つに格納される。
【００１０】 本発明によるデータ処理装置には、データおよびアドレスレジスタを有する標
準的なレジスタファイルを使用することによる利点がある。従ってアドレスレジ
スタを、例えば無制限のスタックサイズを可能にするスタックポインタとして使
用することができ、それによりデジタル信号処理プロセサはたいてい、サイズが
制限されたハードウェアスタックしか備えていない。”Ｃ”コードは、容易にマ
シンコードに翻訳することができ、すべてのレジスタで直交演算が可能になる。
デジタル信号処理プロセサにおいて必要であるような、メモリへのアキュムレー
タの定常的な動作は必要でない。レジスタを再使用することができるので、結果
的に消費電力を低減させることにもなる。
準的なレジスタファイルを使用することによる利点がある。従ってアドレスレジ
スタを、例えば無制限のスタックサイズを可能にするスタックポインタとして使
用することができ、それによりデジタル信号処理プロセサはたいてい、サイズが
制限されたハードウェアスタックしか備えていない。”Ｃ”コードは、容易にマ
シンコードに翻訳することができ、すべてのレジスタで直交演算が可能になる。
デジタル信号処理プロセサにおいて必要であるような、メモリへのアキュムレー
タの定常的な動作は必要でない。レジスタを再使用することができるので、結果
的に消費電力を低減させることにもなる。
【００１１】 図の簡単な説明 図１は、本発明による、単一メモリおよびデータ処理装置の実行装置に接続さ
れているレジスタファイルの原理的なブロック回路図である。
れているレジスタファイルの原理的なブロック回路図である。
【００１２】 図２は、レジスタファイルと単一メモリとの間の接続の実施例である。
【００１３】 図３は、演算器およびレジスタファイルのレジスタへの演算器のリンクを含む
、第１の実施例である。
、第１の実施例である。
【００１４】 図４は、演算器およびレジスタファイルのレジスタへの演算器のリンクを含む
、第２の実施例である。
、第２の実施例である。
【００１５】 図５は、演算器およびレジスタファイルのレジスタへの演算器のリンクを含む
、第１の実施例である。
、第１の実施例である。
【００１６】 図６は、フラグおよび飽和装置の扱いを示す図である。
【００１７】 図７は、循環バッファモードにおけるメモリアクセスを示す図である。
【００１８】 図８は、ビット反転アドレスモードを示す図である。
【００１９】 図９は、ＦＩＲフィルタ機能を実行するためのデータ処理装置の実現例を示す
図である。
図である。
【００２０】 有利な実施例の説明 図１は、レジスタファイル２に接続されているメモリ装置１を含む、原理図で
ある。アプリケーション全体を通してワードは３２ビットであり、ハーフワード
は１６ビットを、そして１バイトは８ビットである。もちろん本発明は３２ビッ
トワードを有する実施例に限定されるものではなく、従ってワードは任意のサイ
ズをとることができる。
ある。アプリケーション全体を通してワードは３２ビットであり、ハーフワード
は１６ビットを、そして１バイトは８ビットである。もちろん本発明は３２ビッ
トワードを有する実施例に限定されるものではなく、従ってワードは任意のサイ
ズをとることができる。
【００２１】 レジスタファイル２とメモリ１を接続するために、バッファ／選択論理２ａが
設けられている。本実施例では参照番号２ｂはレジスタを示す。Ｄ０からＤ１５
までの１６のレジスタが設けられており、各レジスタは１ワード分のビット幅を
有し、１ワードは例えば３２ビットである。レジスタは２つのグループ、偶レジ
スタおよび奇レジスタにまとめられている。この例ではレジスタはデータレジス
タであるが、アドレスレジスタまたはデータレジスタのいずれかとすることがで
きる。第２のレジスタのセットを、同様にしてアドレスレジスタ用に設けること
ができる。メモリ装置１とバッファ／選択論理２ａとの間のバスは６４ビット幅
であり、そのためメモリ１の２つの連続するワードをアドレスすることができる
。レジスタファイル２からメモリ装置１へ、またはこの逆向きの転送の間、ロー
ド／格納制御装置２ｄはメモリ装置１のアドレス、およびそれぞれのレジスタ２
ｂを選択する。レジスタファイル２は第２のバッファ／選択論理２ｃをさらに有
し、この論理２ｃは複数の実行装置４、５および６に接続している。第２バスが
、バッファ／選択論理２ｃと実行装置４、５および６との間のリンクとして設け
られている。それぞれのバッファ／選択論理２ａおよび２ｃを介して、少なくと
も２つのレジスタに同時にアクセスすることができるが、前記少なくとも２つの
レジスタは、例えば偶および奇レジスタの各グループ内に１つづつ存在する。
設けられている。本実施例では参照番号２ｂはレジスタを示す。Ｄ０からＤ１５
までの１６のレジスタが設けられており、各レジスタは１ワード分のビット幅を
有し、１ワードは例えば３２ビットである。レジスタは２つのグループ、偶レジ
スタおよび奇レジスタにまとめられている。この例ではレジスタはデータレジス
タであるが、アドレスレジスタまたはデータレジスタのいずれかとすることがで
きる。第２のレジスタのセットを、同様にしてアドレスレジスタ用に設けること
ができる。メモリ装置１とバッファ／選択論理２ａとの間のバスは６４ビット幅
であり、そのためメモリ１の２つの連続するワードをアドレスすることができる
。レジスタファイル２からメモリ装置１へ、またはこの逆向きの転送の間、ロー
ド／格納制御装置２ｄはメモリ装置１のアドレス、およびそれぞれのレジスタ２
ｂを選択する。レジスタファイル２は第２のバッファ／選択論理２ｃをさらに有
し、この論理２ｃは複数の実行装置４、５および６に接続している。第２バスが
、バッファ／選択論理２ｃと実行装置４、５および６との間のリンクとして設け
られている。それぞれのバッファ／選択論理２ａおよび２ｃを介して、少なくと
も２つのレジスタに同時にアクセスすることができるが、前記少なくとも２つの
レジスタは、例えば偶および奇レジスタの各グループ内に１つづつ存在する。
【００２２】 図２に、レジスタ２ｂとメモリ１との間のコネクションをより詳細に示す。メ
モリ１はダブルワードにまとめられており、連続した２つのワード、例えばワー
ド１ｅおよびワード１ｆ、またはワード１ｆおよびワード１ｇに同時にアクセス
できるようになっている。第１のデータ出力ライン１ａのセットは本実施例では
３２ビットを有し、マルチプレクサ／分割装置８に接続されている。装置８はラ
イン１ａを、整列装置１２または１３を介して奇レジスタＤ１、Ｄ３、Ｄ５、．
．．Ｄ１５または偶レジスタＤ２、Ｄ４、Ｄ６、．．．Ｄ１４のいずれかに接続
する。第２のデータ出力ライン１ｄのセットはマルチプレクサ／分割装置９に接
続されている。装置９はライン１ｄを整列装置１３または１２を介して偶レジス
タＤ２、Ｄ４、Ｄ６、．．．Ｄ１４または奇レジスタＤ１、Ｄ３、Ｄ５、．．．
Ｄ１５のいずれかに接続する。逆の向きを考えると、奇レジスタＤ１、Ｄ３、Ｄ
５、．．．Ｄ１５および偶レジスタＤ２、Ｄ４、Ｄ６、．．．Ｄ１４はそれぞれ
、選択／連結装置１１に接続されており、この装置１１はレジスタグループの１
つを選択するか、または各レジスタグループのハーフワードを連結してワードに
するかの、いずれかを行う。選択または連結されたワードは第３のマルチプレク
サ７に供給されるが、このマルチプレクサはワードを、メモリ１に接続している
第１のデータ入力ライン１ｂのセットまたは第２のデータ入力ライン１ｃのセッ
トのいずれかと結合させる。
モリ１はダブルワードにまとめられており、連続した２つのワード、例えばワー
ド１ｅおよびワード１ｆ、またはワード１ｆおよびワード１ｇに同時にアクセス
できるようになっている。第１のデータ出力ライン１ａのセットは本実施例では
３２ビットを有し、マルチプレクサ／分割装置８に接続されている。装置８はラ
イン１ａを、整列装置１２または１３を介して奇レジスタＤ１、Ｄ３、Ｄ５、．
．．Ｄ１５または偶レジスタＤ２、Ｄ４、Ｄ６、．．．Ｄ１４のいずれかに接続
する。第２のデータ出力ライン１ｄのセットはマルチプレクサ／分割装置９に接
続されている。装置９はライン１ｄを整列装置１３または１２を介して偶レジス
タＤ２、Ｄ４、Ｄ６、．．．Ｄ１４または奇レジスタＤ１、Ｄ３、Ｄ５、．．．
Ｄ１５のいずれかに接続する。逆の向きを考えると、奇レジスタＤ１、Ｄ３、Ｄ
５、．．．Ｄ１５および偶レジスタＤ２、Ｄ４、Ｄ６、．．．Ｄ１４はそれぞれ
、選択／連結装置１１に接続されており、この装置１１はレジスタグループの１
つを選択するか、または各レジスタグループのハーフワードを連結してワードに
するかの、いずれかを行う。選択または連結されたワードは第３のマルチプレク
サ７に供給されるが、このマルチプレクサはワードを、メモリ１に接続している
第１のデータ入力ライン１ｂのセットまたは第２のデータ入力ライン１ｃのセッ
トのいずれかと結合させる。
【００２３】 本発明によるデータ処理装置は、２つのデータワードを１サイクルで読み出す
ことを可能にする特別の命令をサポートする。２つの別個のメモリ装置を有する
ＤＳＰに対して、本発明によるデータ処理装置は単一メモリ装置を有する。２つ
のメモリを有するＤＳＰでは、データが「間違った」メモリに格納されている場
合、１つのメモリから別のメモリへデータを転送しなければならない。本発明に
よるデータ処理装置では、その必要はない。２つのデータワードへのアクセスを
制限するのは、データワードが連続的なオーダーで格納されていなくてはならな
い、ということだけである。一方、単一メモリだけを使用することにより、デー
タ処理装置にはＲＩＳＣまたはＣＩＳＣプロセッサのすべての利点および汎用性
が備わる。従ってデータをメモリ内の任意の記憶位置に格納することができ、こ
れは例えば”Ｃ”プログラミングにとって非常に便利である。
ことを可能にする特別の命令をサポートする。２つの別個のメモリ装置を有する
ＤＳＰに対して、本発明によるデータ処理装置は単一メモリ装置を有する。２つ
のメモリを有するＤＳＰでは、データが「間違った」メモリに格納されている場
合、１つのメモリから別のメモリへデータを転送しなければならない。本発明に
よるデータ処理装置では、その必要はない。２つのデータワードへのアクセスを
制限するのは、データワードが連続的なオーダーで格納されていなくてはならな
い、ということだけである。一方、単一メモリだけを使用することにより、デー
タ処理装置にはＲＩＳＣまたはＣＩＳＣプロセッサのすべての利点および汎用性
が備わる。従ってデータをメモリ内の任意の記憶位置に格納することができ、こ
れは例えば”Ｃ”プログラミングにとって非常に便利である。
【００２４】 特別の命令は「レジスタにダブルワードをロード（ load double word to a r
egister ）」命令を与える。ダブルワードはメモリからマルチプレクサ装置８お
よび９に、データ出力ライン１ａおよび１ｄを介してロードされる。このモード
では装置１２および１３はマルチプレクサとして動作し、データライン１ａを奇
レジスタまたは偶レジスタと、またデータライン１ｄを偶レジスタまたは奇レジ
スタとそれぞれ接続する。データ処理装置には特別な選択装置を設けることがで
き、それによりこの命令内で、各グループ内の任意のレジスタを選択することが
可能になる。単純な実施例では１つのレジスタだけを選択し、第２のレジスタは
自動的に、選択されたレジスタに隣接するレジスタとなる。例えば、偶レジスタ
Ｄ４が選択されたとすると、それに隣接する奇レジスタはレジスタＤ５であり、
または奇レジスタＤ７が選択されたとすると、それに隣接する偶レジスタはＤ６
である。メモリ内のダブルワードは例えば、ワード１ｅ、そしてこれに続くワー
ド１ｆ、というように、整列されたアドレスにおいて探し出すことができる。ま
たは、例えばワード１ｆおよびこれに続くワード１ｇ、というように整列されて
いないアドレスにおいてアクセスすることができる。マルチプレクサ７、８、９
および１０はそれぞれのデータを整列させ、そしてそれぞれのレジスタまたはメ
モリセルに分配する。
egister ）」命令を与える。ダブルワードはメモリからマルチプレクサ装置８お
よび９に、データ出力ライン１ａおよび１ｄを介してロードされる。このモード
では装置１２および１３はマルチプレクサとして動作し、データライン１ａを奇
レジスタまたは偶レジスタと、またデータライン１ｄを偶レジスタまたは奇レジ
スタとそれぞれ接続する。データ処理装置には特別な選択装置を設けることがで
き、それによりこの命令内で、各グループ内の任意のレジスタを選択することが
可能になる。単純な実施例では１つのレジスタだけを選択し、第２のレジスタは
自動的に、選択されたレジスタに隣接するレジスタとなる。例えば、偶レジスタ
Ｄ４が選択されたとすると、それに隣接する奇レジスタはレジスタＤ５であり、
または奇レジスタＤ７が選択されたとすると、それに隣接する偶レジスタはＤ６
である。メモリ内のダブルワードは例えば、ワード１ｅ、そしてこれに続くワー
ド１ｆ、というように、整列されたアドレスにおいて探し出すことができる。ま
たは、例えばワード１ｆおよびこれに続くワード１ｇ、というように整列されて
いないアドレスにおいてアクセスすることができる。マルチプレクサ７、８、９
および１０はそれぞれのデータを整列させ、そしてそれぞれのレジスタまたはメ
モリセルに分配する。
【００２５】 既に述べたように、本実施例においては、第１のデータ出力ライン１ａにおい
て開始するアドレス（整列されている）をもって、または第２のデータ出力ライ
ン１ｄ（整列されていない）においてメモリをアドレスすることができる。以下
では単純な実施例を仮定する。常に連続したアドレスが使用されるため、例えば
命令に含まれるソースアドレスが、データ出力ライン１ａをアドレスし、ターゲ
ットとして奇レジスタＤ９を指示するならば、メモリセル１ｅはライン１ａなら
びに装置８および１２を介してレジスタＤ９に接続され、かつ引き続くメモリセ
ル１ｆはライン１ｄならびに装置９および１３を介してレジスタＤ８に接続され
る。命令に含まれるソースアドレスが、データ出力ライン１ｄをアドレスし、か
つターゲットとして奇レジスタＤ９を指示するならば、メモリセル１ｆはライン
１ｄならびに装置９および１２を介してレジスタＤ９に接続され、かつ引き続く
メモリセル１ｇはライン１ａならびに装置８および１３を介してレジスタＤ８に
接続される。命令に含まれるソースアドレスが、データ出力ライン１ａをアドレ
スし、ターゲットとして偶レジスタＤ２を指示するならば、メモリセル１ｅはラ
イン１ａならびに装置８および１３を介してレジスタＤ２に接続され、かつメモ
リセル１ｆはライン１ｄならびに装置９および１２を介してレジスタＤ３に接続
される。命令に含まれるソースアドレスが、データ出力ライン１ｄをアドレスし
、ターゲットとして偶レジスタＤ２を指示するならば、メモリセル１ｆはライン
１ｄならびに装置９および１３を介してレジスタＤ２に接続され、かつメモリセ
ル１ｇはライン１ｄならびに装置９および１２を介してレジスタＤ３に接続され
る。レジスタを自由に選択できるならば、接続方式はそれに応じて機能する。
て開始するアドレス（整列されている）をもって、または第２のデータ出力ライ
ン１ｄ（整列されていない）においてメモリをアドレスすることができる。以下
では単純な実施例を仮定する。常に連続したアドレスが使用されるため、例えば
命令に含まれるソースアドレスが、データ出力ライン１ａをアドレスし、ターゲ
ットとして奇レジスタＤ９を指示するならば、メモリセル１ｅはライン１ａなら
びに装置８および１２を介してレジスタＤ９に接続され、かつ引き続くメモリセ
ル１ｆはライン１ｄならびに装置９および１３を介してレジスタＤ８に接続され
る。命令に含まれるソースアドレスが、データ出力ライン１ｄをアドレスし、か
つターゲットとして奇レジスタＤ９を指示するならば、メモリセル１ｆはライン
１ｄならびに装置９および１２を介してレジスタＤ９に接続され、かつ引き続く
メモリセル１ｇはライン１ａならびに装置８および１３を介してレジスタＤ８に
接続される。命令に含まれるソースアドレスが、データ出力ライン１ａをアドレ
スし、ターゲットとして偶レジスタＤ２を指示するならば、メモリセル１ｅはラ
イン１ａならびに装置８および１３を介してレジスタＤ２に接続され、かつメモ
リセル１ｆはライン１ｄならびに装置９および１２を介してレジスタＤ３に接続
される。命令に含まれるソースアドレスが、データ出力ライン１ｄをアドレスし
、ターゲットとして偶レジスタＤ２を指示するならば、メモリセル１ｆはライン
１ｄならびに装置９および１３を介してレジスタＤ２に接続され、かつメモリセ
ル１ｇはライン１ｄならびに装置９および１２を介してレジスタＤ３に接続され
る。レジスタを自由に選択できるならば、接続方式はそれに応じて機能する。
【００２６】 本発明により実行できる第２の型式の命令は、いわゆる「２つの（パックされ
た）ハーフワードをロード（ load two half-words (packed) ）」命令である。
この命令では、データライン１ａまたは１ｄいずれかから１つのワードがロード
され、そして装置８または９によりハーフワードに分割され、ワードのそれぞれ
の下位半分に配置される。オプションとして、装置１２および１３はそれぞれの
ハーフワードをワードに符号拡張するか、ゼロ拡張（ zero extend ）するかの いずれかが可能である。言い換えると、本実施例では１６ビットのハーフワード
が３２ビットに拡張される。装置８または装置９はライン１ａまたは１ｄから受
け取ったワードを２つのハーフワードに分割し、それらを装置１２および１３を
介して偶および奇レジスタそれぞれの下位半分へ分配する。装置１２および１３
では、これらのハーフワードをワードに拡張することができ、これは上位半分を
ゼロで埋めるか、上位半分を符号拡張するかのいずれかにより行う。ハーフワー
ドの符号が負である場合は、それぞれのレジスタの上位半分は”１”で埋められ
、それ以外の場合は”０”で埋められる。装置１２および１３が停止状態にある
ならば、ハーフワードはそれぞれの偶および奇レジスタの下位半分に、上位半分
の変更なく格納される。単純化された方式では、最下位メモリハーフワード（ l
east significant memory half-word ）は常に偶レジスタに格納され、この偶レ
ジスタに隣接する奇レジスタに最上位ハーフワード（ most significant half-w
ord ）が格納される。
た）ハーフワードをロード（ load two half-words (packed) ）」命令である。
この命令では、データライン１ａまたは１ｄいずれかから１つのワードがロード
され、そして装置８または９によりハーフワードに分割され、ワードのそれぞれ
の下位半分に配置される。オプションとして、装置１２および１３はそれぞれの
ハーフワードをワードに符号拡張するか、ゼロ拡張（ zero extend ）するかの いずれかが可能である。言い換えると、本実施例では１６ビットのハーフワード
が３２ビットに拡張される。装置８または装置９はライン１ａまたは１ｄから受
け取ったワードを２つのハーフワードに分割し、それらを装置１２および１３を
介して偶および奇レジスタそれぞれの下位半分へ分配する。装置１２および１３
では、これらのハーフワードをワードに拡張することができ、これは上位半分を
ゼロで埋めるか、上位半分を符号拡張するかのいずれかにより行う。ハーフワー
ドの符号が負である場合は、それぞれのレジスタの上位半分は”１”で埋められ
、それ以外の場合は”０”で埋められる。装置１２および１３が停止状態にある
ならば、ハーフワードはそれぞれの偶および奇レジスタの下位半分に、上位半分
の変更なく格納される。単純化された方式では、最下位メモリハーフワード（ l
east significant memory half-word ）は常に偶レジスタに格納され、この偶レ
ジスタに隣接する奇レジスタに最上位ハーフワード（ most significant half-w
ord ）が格納される。
【００２７】 本発明により実行できる第３の型式の命令は、いわゆる「符号付きフラクショ
ンを２つロード（ load two signed fractions ）」命令である。この命令では 、データライン１ａまたは１ｄいずれかからワードがロードされ、装置８または
９によりハーフワードに分割され、それぞれのワードの上位半分に配置される。
オプションとして、装置１２および１３はそれぞれのハーフワードをワードにゼ
ロ拡張することができる。装置８または装置９は、ライン１ａまたは１ｄから受
け取ったワードを分割して、元のワードの上位および下位半分を表す２つのハー
フワードにし、装置１２および１３を介して偶および奇レジスタそれぞれの上位
半分に分配する。装置１２および１３ではハーフワードを１ワードに拡張するこ
とができるが、これは下位半分を”０”で埋めることにより行う。装置１２およ
び１３が停止状態にあるならば、ハーフワードはそれぞれの偶および奇レジスタ
の上位半分に、下位半分の変更なく格納される。単純化された方式では、最下位
メモリハーフワードは常に偶レジスタに格納され、この偶レジスタに隣接する奇
レジスタに最上位ハーフワードが格納される。
ンを２つロード（ load two signed fractions ）」命令である。この命令では 、データライン１ａまたは１ｄいずれかからワードがロードされ、装置８または
９によりハーフワードに分割され、それぞれのワードの上位半分に配置される。
オプションとして、装置１２および１３はそれぞれのハーフワードをワードにゼ
ロ拡張することができる。装置８または装置９は、ライン１ａまたは１ｄから受
け取ったワードを分割して、元のワードの上位および下位半分を表す２つのハー
フワードにし、装置１２および１３を介して偶および奇レジスタそれぞれの上位
半分に分配する。装置１２および１３ではハーフワードを１ワードに拡張するこ
とができるが、これは下位半分を”０”で埋めることにより行う。装置１２およ
び１３が停止状態にあるならば、ハーフワードはそれぞれの偶および奇レジスタ
の上位半分に、下位半分の変更なく格納される。単純化された方式では、最下位
メモリハーフワードは常に偶レジスタに格納され、この偶レジスタに隣接する奇
レジスタに最上位ハーフワードが格納される。
【００２８】 本発明により実行できる第４の型式の命令は、いわゆる「２つの（パックされ
た）ハーフワードをストア（ store two half-words(packed) ）」命令である。
この命令では、偶および奇レジスタの下位ハーフワードは、連結装置１１または
１４のいずれかに供給される。２つのハーフワードは１ワードに結合され、マル
チプレクサ７または１０、およびデータ入力ライン１ｂまたは１ｃのいずれかを
介してメモリ装置１に格納される。
た）ハーフワードをストア（ store two half-words(packed) ）」命令である。
この命令では、偶および奇レジスタの下位ハーフワードは、連結装置１１または
１４のいずれかに供給される。２つのハーフワードは１ワードに結合され、マル
チプレクサ７または１０、およびデータ入力ライン１ｂまたは１ｃのいずれかを
介してメモリ装置１に格納される。
【００２９】 本発明により実行できる第５の型式の命令は、いわゆる「符号付きフラクショ
ンをストア（ store signed fractions ）」命令である。この命令では、偶およ
び奇レジスタの上位ハーフワードは連結装置１１または１４のいずれかに供給さ
れる。２つのハーフワードは１ワードに結合され、マルチプレクサ７または１０
、およびデータ入力ライン１ｂまたは１ｃのいずれかを介してメモリ装置１に格
納される。
ンをストア（ store signed fractions ）」命令である。この命令では、偶およ
び奇レジスタの上位ハーフワードは連結装置１１または１４のいずれかに供給さ
れる。２つのハーフワードは１ワードに結合され、マルチプレクサ７または１０
、およびデータ入力ライン１ｂまたは１ｃのいずれかを介してメモリ装置１に格
納される。
【００３０】 最後に、本発明により実行できる第６の型式の命令は、いわゆる「データレジ
スタからのダブルワードをストア（ store double word from data registers ）」命令である。この命令では、偶および奇レジスタのコンテントはマルチプレ
クサ装置７または１０のいずれかに供給され、データ入力ライン１ｂおよび１ｃ
を介してメモリ装置に格納される。この命令は上記の「レジスタにダブルワード
をロード」命令と同じように機能する。装置７および１０はマルチプレクサとし
て動作し、各レジスタのコンテントをデータ入力ライン１ｂまたは１ｃのいずれ
かに分配する。装置１１および１４は停止状態におかれるため、装置７および１
０それぞれは偶または奇レジスタに格納された全ワードを入力側において受け取
る。
スタからのダブルワードをストア（ store double word from data registers ）」命令である。この命令では、偶および奇レジスタのコンテントはマルチプレ
クサ装置７または１０のいずれかに供給され、データ入力ライン１ｂおよび１ｃ
を介してメモリ装置に格納される。この命令は上記の「レジスタにダブルワード
をロード」命令と同じように機能する。装置７および１０はマルチプレクサとし
て動作し、各レジスタのコンテントをデータ入力ライン１ｂまたは１ｃのいずれ
かに分配する。装置１１および１４は停止状態におかれるため、装置７および１
０それぞれは偶または奇レジスタに格納された全ワードを入力側において受け取
る。
【００３１】 メモリおよびレジスタファイルを配列する原理は、容易に拡張することができ
る。例えば４つの異なるレジスタのセットを設けることができ、かつメモリのア
ドレシングを４ワード幅バスにより拡張することができ、これにより４つの連続
するワードを同時にロードおよび格納することが可能になる。
る。例えば４つの異なるレジスタのセットを設けることができ、かつメモリのア
ドレシングを４ワード幅バスにより拡張することができ、これにより４つの連続
するワードを同時にロードおよび格納することが可能になる。
【００３２】 第２のバッファ／選択論理２ｃを介して、レジスタファイルは複数の実行装置
、例えば積和演算器（ multiplier accumulator ＝ＭＡＣ）、算術論理演算装置
（ＡＬＵ）、ファンネル・シフタ（ funnel shifter ）、ビット操作装置等と接
続されている。図３から図５にこれらの装置がどのようにレジスタファイルと接
続され、どのように動作するかを示す。
、例えば積和演算器（ multiplier accumulator ＝ＭＡＣ）、算術論理演算装置
（ＡＬＵ）、ファンネル・シフタ（ funnel shifter ）、ビット操作装置等と接
続されている。図３から図５にこれらの装置がどのようにレジスタファイルと接
続され、どのように動作するかを示す。
【００３３】 図３では、ワードとして３２ビットを有する２つのレジスタ１７および１８が
、２つの演算装置（ operator units ）１５および１６接続されている。これら
の演算装置は同一であり、実行装置それぞれにより与えられる任意の機能を実行
することができる。例えば、これらの演算装置は加算器であっても、乗算器、シ
フタであってもよく、比較器、ＡＮＤ／ＯＲ演算器（ operator ）等のような任
意の論理装置であってもよい。入力として、各演算器はハーフワードを受け取る
が、この例ではハーフワードは１６ビット幅である。従って、レジスタ１７の上
位半分は演算装置１５の第１入力側と接続され、レジスタ１７の下位半分は演算
装置１６の第１入力側と接続されている。一方、レジスタ１８の上位半分は演算
装置１５の第２入力側と接続され、レジスタ１８の下位半分は演算装置１６の第
２入力側と接続されている。演算装置は少なくともハーフワード幅の出力側を有
する。演算装置１５の出力側は第３レジスタ１９の上位半分と接続され、演算装
置１６の出力側はレジスタ１９の下位ハーフワードと接続されている。
、２つの演算装置（ operator units ）１５および１６接続されている。これら
の演算装置は同一であり、実行装置それぞれにより与えられる任意の機能を実行
することができる。例えば、これらの演算装置は加算器であっても、乗算器、シ
フタであってもよく、比較器、ＡＮＤ／ＯＲ演算器（ operator ）等のような任
意の論理装置であってもよい。入力として、各演算器はハーフワードを受け取る
が、この例ではハーフワードは１６ビット幅である。従って、レジスタ１７の上
位半分は演算装置１５の第１入力側と接続され、レジスタ１７の下位半分は演算
装置１６の第１入力側と接続されている。一方、レジスタ１８の上位半分は演算
装置１５の第２入力側と接続され、レジスタ１８の下位半分は演算装置１６の第
２入力側と接続されている。演算装置は少なくともハーフワード幅の出力側を有
する。演算装置１５の出力側は第３レジスタ１９の上位半分と接続され、演算装
置１６の出力側はレジスタ１９の下位ハーフワードと接続されている。
【００３４】 図４に、第２の型式のパックされた算術または論理演算を示す。３つのレジス
タ２０、２５および２６は４つのパートに分けられている。本実施例では、各パ
ートは８ビットを含む。４つの演算装置２１、２２、２３、および２４が備えら
れており、レジスタ２０、２５および２６の各８ビットのパートに関連づけられ
ている。レジスタ２０および２５の４つのパートは、各演算装置２１、２２、２
３、および２４に入力値を供給するが、各演算装置２１、２２、２３、および２
４の出力信号はレジスタ２６のそれぞれのパートに供給される。
タ２０、２５および２６は４つのパートに分けられている。本実施例では、各パ
ートは８ビットを含む。４つの演算装置２１、２２、２３、および２４が備えら
れており、レジスタ２０、２５および２６の各８ビットのパートに関連づけられ
ている。レジスタ２０および２５の４つのパートは、各演算装置２１、２２、２
３、および２４に入力値を供給するが、各演算装置２１、２２、２３、および２
４の出力信号はレジスタ２６のそれぞれのパートに供給される。
【００３５】 図５に、図３による実施例を示す。ここで各演算装置は乗算器２９および３０
である。乗算器２９および３０は例えば、得られる結果が３２ビットである１６
ビット乗算器でよい。各結果の上位ハーフワードは、結果レジスタ１９に供給さ
れる。
である。乗算器２９および３０は例えば、得られる結果が３２ビットである１６
ビット乗算器でよい。各結果の上位ハーフワードは、結果レジスタ１９に供給さ
れる。
【００３６】 レジスタはすべてレジスタファイルの一部であり、任意の偶または奇レジスタ
に割り振ることができる。すべての３つのレジスタを、単一のレジスタに割り振
ることもできる。図１に示すバス３およびそれぞれの入力および出力ラインは、
それぞれの実行装置４、５、および６に、それぞれの入力および出力データを供
給するために必要である。
に割り振ることができる。すべての３つのレジスタを、単一のレジスタに割り振
ることもできる。図１に示すバス３およびそれぞれの入力および出力ラインは、
それぞれの実行装置４、５、および６に、それぞれの入力および出力データを供
給するために必要である。
【００３７】 この、いわゆるパックされた算術または論理演算命令は、本実施例では３２ビ
ットワードを複数の同一のオブジェクトに分け、次にこのオブジェクトは並列に
取り出され、格納され、そして演算を施される。とりわけこれらの命令は、ＤＳ
Ｐアプリケーションにおいて、本発明によるデータ処理装置の３２ビットワード
をフルに活用することを可能にする。
ットワードを複数の同一のオブジェクトに分け、次にこのオブジェクトは並列に
取り出され、格納され、そして演算を施される。とりわけこれらの命令は、ＤＳ
Ｐアプリケーションにおいて、本発明によるデータ処理装置の３２ビットワード
をフルに活用することを可能にする。
【００３８】 本実施例では、２つのパックされたフォーマットを実現することができる。第
１のフォーマットは３２ビットワードを２つの１６ビットハーフワード値に分け
る。第２のパックされたフォーマットは３２ビットワードを４つの８ビット（バ
イト）値に分ける。
１のフォーマットは３２ビットワードを２つの１６ビットハーフワード値に分け
る。第２のパックされたフォーマットは３２ビットワードを４つの８ビット（バ
イト）値に分ける。
【００３９】 データまたはアドレスレジスタへの、パックされた値のロードおよび格納は、
上で述べたそれぞれのロードおよび格納命令によりサポートされている。そして
パックされたオブジェクトを、特別なパックされた算術命令のセットにより並列
に処理することができるが、算術命令のセットは加算、減算、乗算、除算、等の
算術演算を行う。例えば、乗算命令は２つの１６ビットの乗算を並列に行う。こ
れを図５に示す。
上で述べたそれぞれのロードおよび格納命令によりサポートされている。そして
パックされたオブジェクトを、特別なパックされた算術命令のセットにより並列
に処理することができるが、算術命令のセットは加算、減算、乗算、除算、等の
算術演算を行う。例えば、乗算命令は２つの１６ビットの乗算を並列に行う。こ
れを図５に示す。
【００４０】 図６に、演算がＣＰＵ内の状態標識にどのように影響するのか、そして異なる
演算の飽和をどのように達成できるのかを示す。演算器４０は結果を任意のレジ
スタ４２に書き込む。比較装置４１は演算器による結果を比較し、それぞれのフ
ラグをフラグレジスタ４３にセットする。例えば、桁上がりビット、オーバフロ
ービット、スティッキーオーバフロービット（ sticky overflow bit ）、アド バンストオーバフロービット（ advanced overflow bit ）、スティッキーアド バンストオーバフロービット（ sticky overflow bit ）を他のフラグの他にセ ットできる。アドバンストオーバフロービットは、算術命令が「あやうく」オー
バフローを生じさせた場合にセットされ、他のワードに関しては、比較装置は結
果レジスタ４２のコンテントを、正および／または負の最大数よりも小さい所定
の値と比較する。このフラグは算術命令毎に更新される。スティッキーオーバフ
ロービットは、オーバフロービットと並列にセットされる。これら２つのフラグ
は、それぞれのリセット命令により明示的にリセットされるまで、セットされた
ままである。
演算の飽和をどのように達成できるのかを示す。演算器４０は結果を任意のレジ
スタ４２に書き込む。比較装置４１は演算器による結果を比較し、それぞれのフ
ラグをフラグレジスタ４３にセットする。例えば、桁上がりビット、オーバフロ
ービット、スティッキーオーバフロービット（ sticky overflow bit ）、アド バンストオーバフロービット（ advanced overflow bit ）、スティッキーアド バンストオーバフロービット（ sticky overflow bit ）を他のフラグの他にセ ットできる。アドバンストオーバフロービットは、算術命令が「あやうく」オー
バフローを生じさせた場合にセットされ、他のワードに関しては、比較装置は結
果レジスタ４２のコンテントを、正および／または負の最大数よりも小さい所定
の値と比較する。このフラグは算術命令毎に更新される。スティッキーオーバフ
ロービットは、オーバフロービットと並列にセットされる。これら２つのフラグ
は、それぞれのリセット命令により明示的にリセットされるまで、セットされた
ままである。
【００４１】 加算は、個々のパックされたバイトまたはハーフワードに対して、それぞれの
加算命令を使用して行われ、それらを個々のバイトまたはハーフワード内のオー
バフローまたはアンダフローを無視する飽和装置４４により拡張することができ
る。飽和装置４４が加算毎に提供する機能は、個々のバイトまたはハーフワード
を飽和させて、個々のオーバフローの正の最大値、または個々のアンダーフロー
の負の最小値にする。例えば比較装置４１は、結果レジスタ４２のコンテントを
所定の飽和値と比較することができる。コンテントが所定の正／負の飽和値より
も大きいならば、この結果は飽和装置４４に示され、飽和装置４４は結果レジス
タ４２のコンテントをそれぞれの正または負の飽和値にセットする。様々な算術
命令に対して飽和を提供することができる。
加算命令を使用して行われ、それらを個々のバイトまたはハーフワード内のオー
バフローまたはアンダフローを無視する飽和装置４４により拡張することができ
る。飽和装置４４が加算毎に提供する機能は、個々のバイトまたはハーフワード
を飽和させて、個々のオーバフローの正の最大値、または個々のアンダーフロー
の負の最小値にする。例えば比較装置４１は、結果レジスタ４２のコンテントを
所定の飽和値と比較することができる。コンテントが所定の正／負の飽和値より
も大きいならば、この結果は飽和装置４４に示され、飽和装置４４は結果レジス
タ４２のコンテントをそれぞれの正または負の飽和値にセットする。様々な算術
命令に対して飽和を提供することができる。
【００４２】 多くのＤＳＰ関連の演算で、いわゆる循環バッファ（ circular buffer ）を 扱う必要がある。通常、そのようなバッファはポインタによりアドレスされ、ポ
インタがバッファの終わりに到達する度に、ＣＰＵはポインタをバッファの先頭
にセットし直してやらなければならない。循環バッファの長さが、いずれの複数
の２バイトとも異なっている場合、循環バッファの先頭に切り替えるために、計
算を行わなくてはならない。バッファの長さが２nであるならば、少なくとも１ つのマスキング命令がバッファへのアクセスを制御するために必要である。本発
明によるデータ処理装置は、循環バッファアドレシングをサポートするための特
別なメカニズムを提供する。
インタがバッファの終わりに到達する度に、ＣＰＵはポインタをバッファの先頭
にセットし直してやらなければならない。循環バッファの長さが、いずれの複数
の２バイトとも異なっている場合、循環バッファの先頭に切り替えるために、計
算を行わなくてはならない。バッファの長さが２nであるならば、少なくとも１ つのマスキング命令がバッファへのアクセスを制御するために必要である。本発
明によるデータ処理装置は、循環バッファアドレシングをサポートするための特
別なメカニズムを提供する。
【００４３】 図７に、ダブルワード幅バスを介してレジスタファイル２に接続されているメ
モリ１を示す。データ処理装置は、基底アドレス３１ｃ、バッファ長３１ａおよ
びバッファインデックス３１ｂを格納する格納手段を有する。これらのパラメー
タはアドレスレジスタを有する第２レジスタファイルに格納することができ、そ
れにより基底アドレス３１ｃはアドレスレジスタの１つに格納され、バッファ長
３１ａおよびバッファインデックス３１ｂはそれぞれ第２アドレスレジスタの上
位および下位部分に格納される。
モリ１を示す。データ処理装置は、基底アドレス３１ｃ、バッファ長３１ａおよ
びバッファインデックス３１ｂを格納する格納手段を有する。これらのパラメー
タはアドレスレジスタを有する第２レジスタファイルに格納することができ、そ
れにより基底アドレス３１ｃはアドレスレジスタの１つに格納され、バッファ長
３１ａおよびバッファインデックス３１ｂはそれぞれ第２アドレスレジスタの上
位および下位部分に格納される。
【００４４】 循環バッファ制御装置３２はレジスタ３１ａ、３１ｂ、および３１ｃと接続さ
れている。循環バッファに対するロード／格納制御装置３３は、制御装置３２、
メモリ１、およびレジスタファイルと接続されている。さらにバッファ格納手段
３１へアクセスすることもできる。ＣＰＵの命令実行装置は参照番号３４で示さ
れ、所定の制御入力を受け取るが、これについては後述する。
れている。循環バッファに対するロード／格納制御装置３３は、制御装置３２、
メモリ１、およびレジスタファイルと接続されている。さらにバッファ格納手段
３１へアクセスすることもできる。ＣＰＵの命令実行装置は参照番号３４で示さ
れ、所定の制御入力を受け取るが、これについては後述する。
【００４５】 循環アドレシングは主に、フィルタ計算を行いつつ循環バッファ内のデータ値
にアクセスするために使用する。基底アドレス３１ｃは有利には、アドレスレジ
スタファイルの偶レジスタに格納されているが、このアドレスレジスタファイル
はデータレジスタファイル２と同様のものである。従ってパラメータ３１ａおよ
び３１ｂは有利には、奇アドレスレジスタに格納されて、すべてのパラメータに
同時にアクセスすることが可能になる。インデックスパラメータ３１ｂはオフセ
ットにより増分することができる。実効アドレスは循環バッファ制御装置３２に
より定義されるが、これはインデックスパラメータ３１ｂを基底アドレスパラメ
ータ３１ｃに加算することにより行う。循環バッファが占めるメモリは、例えば
アドレス”基底アドレス”＋”インデックス”からである。循環バッファ制御装
置３２は、自動的にインデックスレジスタ３１ｂを増分するが、これはアクセス
されたワードサイズにより行う。例えばワードのアクセスに対しては”１”を、
そしてダブルワードのアクセスに対しては”２”を増分し、またはその他任意の
オフセットで増分する。そしてインデックスレジスタ３１ｂをバッファ長レジス
タ３１ｂと比較する。両方が等しいならば、インデックスをゼロにリセットする
。オフセットを加算し、その結果得られるインデックスがバッファ長よりも長い
ならば、バッファ長をインデックスパラメータ３１ｂから減算して、正しい記憶
位置をポイントするようにする（ラップアラウンド機能）。従ってアドレスメカ
ニズムは自動的に、付加的な命令なしに循環バッファをラップアラウンドする。
にアクセスするために使用する。基底アドレス３１ｃは有利には、アドレスレジ
スタファイルの偶レジスタに格納されているが、このアドレスレジスタファイル
はデータレジスタファイル２と同様のものである。従ってパラメータ３１ａおよ
び３１ｂは有利には、奇アドレスレジスタに格納されて、すべてのパラメータに
同時にアクセスすることが可能になる。インデックスパラメータ３１ｂはオフセ
ットにより増分することができる。実効アドレスは循環バッファ制御装置３２に
より定義されるが、これはインデックスパラメータ３１ｂを基底アドレスパラメ
ータ３１ｃに加算することにより行う。循環バッファが占めるメモリは、例えば
アドレス”基底アドレス”＋”インデックス”からである。循環バッファ制御装
置３２は、自動的にインデックスレジスタ３１ｂを増分するが、これはアクセス
されたワードサイズにより行う。例えばワードのアクセスに対しては”１”を、
そしてダブルワードのアクセスに対しては”２”を増分し、またはその他任意の
オフセットで増分する。そしてインデックスレジスタ３１ｂをバッファ長レジス
タ３１ｂと比較する。両方が等しいならば、インデックスをゼロにリセットする
。オフセットを加算し、その結果得られるインデックスがバッファ長よりも長い
ならば、バッファ長をインデックスパラメータ３１ｂから減算して、正しい記憶
位置をポイントするようにする（ラップアラウンド機能）。従ってアドレスメカ
ニズムは自動的に、付加的な命令なしに循環バッファをラップアラウンドする。
【００４６】 図６にそのような循環バッファを示すが、このバッファはｂ１、ｂ２、．．．
ｂ８のメモリセルからなっている。循環バッファ制御装置が、開始インデックス
（ starting index ）”０を最初としてバッファへのアクセスを開始するならば
、最初の２つのセルｂ１およびｂ２、ならびにこれに続くセルが一列にアクセス
され、さらなる制御動作は必要ではない。開始インデックスとして例えば”１”
が使用されるならば、またはオフセットが奇数であるならば、ワードｂ８を最初
とするダブルワードアクセスは第２のワードとしてワードｂ１にアクセスしなく
てはならない。ワードｂ１はワードｂ８に対して連続的に格納されていないので
、ロード／格納制御装置３３は命令実行装置３４に第２の命令を発行して、第１
サイクル中にワードｂ８にアクセスさせ、引き続くサイクル中にワードｂ１にア
クセスさせる。この場合のみ、循環バッファの境界を交差するデータをロードま
たは格納するために、２つのアクセスサイクルが必要である。循環バッファは一
般的に大きいので、”通常の”境界交差のないアクセスに比べて、上記のような
アクセスは非常に希である。
ｂ８のメモリセルからなっている。循環バッファ制御装置が、開始インデックス
（ starting index ）”０を最初としてバッファへのアクセスを開始するならば
、最初の２つのセルｂ１およびｂ２、ならびにこれに続くセルが一列にアクセス
され、さらなる制御動作は必要ではない。開始インデックスとして例えば”１”
が使用されるならば、またはオフセットが奇数であるならば、ワードｂ８を最初
とするダブルワードアクセスは第２のワードとしてワードｂ１にアクセスしなく
てはならない。ワードｂ１はワードｂ８に対して連続的に格納されていないので
、ロード／格納制御装置３３は命令実行装置３４に第２の命令を発行して、第１
サイクル中にワードｂ８にアクセスさせ、引き続くサイクル中にワードｂ１にア
クセスさせる。この場合のみ、循環バッファの境界を交差するデータをロードま
たは格納するために、２つのアクセスサイクルが必要である。循環バッファは一
般的に大きいので、”通常の”境界交差のないアクセスに比べて、上記のような
アクセスは非常に希である。
【００４７】 第２のアドレシングモード、いわゆるビット反転アドレシング（ bit reverse
addressing ）を図８に示す。これは高速フーリエ変換（ＦＡＴ）において主に
使用されている。ここでも、メモリ１はレジスタファイル２に接続されているが
、これは先の図において見たとおりである。データ処理装置は格納手段３５を有
しており、ビット反転パラメータ、例えば基底アドレス３５ｃ、変更子３５ａ、
およびインデックス３５ｂを格納する。有利には、すべてのパラメータはアドレ
スレジスタに格納されるが、これは循環バッファアドレシングに関連して説明し
たとおりである。有利には基底アドレスは偶アドレスレジスタに、変更子は第２
奇アドレスレジスタの上位部分に、そしてインデックスは第２奇アドレスレジス
タの下位部分に格納されており、並列なアクセスが可能になっている。
addressing ）を図８に示す。これは高速フーリエ変換（ＦＡＴ）において主に
使用されている。ここでも、メモリ１はレジスタファイル２に接続されているが
、これは先の図において見たとおりである。データ処理装置は格納手段３５を有
しており、ビット反転パラメータ、例えば基底アドレス３５ｃ、変更子３５ａ、
およびインデックス３５ｂを格納する。有利には、すべてのパラメータはアドレ
スレジスタに格納されるが、これは循環バッファアドレシングに関連して説明し
たとおりである。有利には基底アドレスは偶アドレスレジスタに、変更子は第２
奇アドレスレジスタの上位部分に、そしてインデックスは第２奇アドレスレジス
タの下位部分に格納されており、並列なアクセスが可能になっている。
【００４８】 実効アドレスを参照番号３９で示すが、これは加算器３６、３８および反転機
能装置３７により自動的に計算される。メモリ１にアクセスした後、インデック
スパラメータ３５ｂは加算器３６により変更子３５ａをもってポストインクリメ
ント（ post-increment ）される。インデックスは反転機能装置３７に供給され
、装置３７はｎ＝０、．．．、ｍに対して、ビットｎをビット（ｍ−ｎ）に交換
する。ここでｍはインデックスパラメータ３５ｂの長さを示す。装置３７が実行
する機能は、インデックスレジスタ３５ｂのコンテントをレジスタ中心に対して
単純にミラー操作することである。０、．．．、１５のビットを有する１６ビッ
トレジスタでは、中心は７ビットと８ビットとの間になる。反転されたインデッ
クスパラメータは加算器３８に供給されるが、加算器３８はこのパラメータを基
底アドレス３５ｃに加算する。結果３９はメモリ１に対するアドレスとして使用
され、必要ならばそれぞれのメモリセルの物理アドレスに変換される。
能装置３７により自動的に計算される。メモリ１にアクセスした後、インデック
スパラメータ３５ｂは加算器３６により変更子３５ａをもってポストインクリメ
ント（ post-increment ）される。インデックスは反転機能装置３７に供給され
、装置３７はｎ＝０、．．．、ｍに対して、ビットｎをビット（ｍ−ｎ）に交換
する。ここでｍはインデックスパラメータ３５ｂの長さを示す。装置３７が実行
する機能は、インデックスレジスタ３５ｂのコンテントをレジスタ中心に対して
単純にミラー操作することである。０、．．．、１５のビットを有する１６ビッ
トレジスタでは、中心は７ビットと８ビットとの間になる。反転されたインデッ
クスパラメータは加算器３８に供給されるが、加算器３８はこのパラメータを基
底アドレス３５ｃに加算する。結果３９はメモリ１に対するアドレスとして使用
され、必要ならばそれぞれのメモリセルの物理アドレスに変換される。
【００４９】 説明のために、１６ビット値を有する１０２４ポイントの実ＦＦＴを用いると
、バッファサイズは２０４８バイトになる。ビット反転インデックスを使用して
このアレイを１ステップづつ実行しながら通り抜けることによりバイトインデッ
クスのシーケンスを得る：０、１０２４、５１２、１５３６、２５６．．．。こ
のシーケンスはインデックス３５ｂを０に、変更子を０ｘ００２０に初期化する
ことにより得ることができる。
、バッファサイズは２０４８バイトになる。ビット反転インデックスを使用して
このアレイを１ステップづつ実行しながら通り抜けることによりバイトインデッ
クスのシーケンスを得る：０、１０２４、５１２、１５３６、２５６．．．。こ
のシーケンスはインデックス３５ｂを０に、変更子を０ｘ００２０に初期化する
ことにより得ることができる。
【００５０】 一般的に、要求される変更子の値は、バッファサイズ／２の反転機能により得
られ、ここでバッファサイズの単位はバイトである。このメカニズムは実行時間
およびメモリ空間を節約する。さらにＦＦＴアルゴリズムを、非常に書きやすく
する。ビット反転アドレシングモードがなかったら、ＦＦＴを完了するためにデ
ータをもう１回通り抜けなくてはならない。要求される余分のサイクル数は、デ
ータポイント数に比例する。サイクル回数の全増加分は、ソフトウェア内でビッ
ト反転を実現するために使用したアルゴリズムに依存する。
られ、ここでバッファサイズの単位はバイトである。このメカニズムは実行時間
およびメモリ空間を節約する。さらにＦＦＴアルゴリズムを、非常に書きやすく
する。ビット反転アドレシングモードがなかったら、ＦＦＴを完了するためにデ
ータをもう１回通り抜けなくてはならない。要求される余分のサイクル数は、デ
ータポイント数に比例する。サイクル回数の全増加分は、ソフトウェア内でビッ
ト反転を実現するために使用したアルゴリズムに依存する。
【００５１】 図９に示すブロックダイアグラムは、本発明による、ＦＩＲフィルタ機能を果
たすためのデータ処理装置のコンフィギュレーションの例を示す。メモリ１はデ
ータ０からデータＮ−１、および係数ＣＯＥ ０からＣＯＥ Ｎ−１を含む。メモ
リはアドレスレジスタファイル４５によりアドレスされるが、このレジスタファ
イルはそれぞれのポインタを含み、かつロード／格納アドレス演算に接続されて
いる。メモリ１はまた、６４ビットバスを介してデータレジスタファイル２に接
続されているが、このレジスタファイルは計算された実際の係数およびデータを
含む。データ処理装置は複数のバス４７、４８、４９および５０を備え、これら
のバスは異なる算術演算装置において演算を実行するための異なるデータを扱う
。２つの乗算器５１および５２が備えられており、２つの乗算を並列に実行する
が、乗算器の入力側はデータレジスタファイルにバス４７を介して接続されてい
る。さらに、２つの１６ビット加算器５３および５４が備えられており、これら
はバス５０を介して乗算器５１および５２の結果と結合される。バス４８が加算
器５３および５４の出力側に接続されている。２つの付加的な加算器５５および
５６が備えられており、入力側はバス４８に、そして出力側はバス４９に接続さ
れている。バス４７、ひいてはデータレジスタファイル２は何本かのラインを介
してバス４８およびバス４９に接続されている。バス５０およびバス４９はバス
４８に付加的に接続されている。
たすためのデータ処理装置のコンフィギュレーションの例を示す。メモリ１はデ
ータ０からデータＮ−１、および係数ＣＯＥ ０からＣＯＥ Ｎ−１を含む。メモ
リはアドレスレジスタファイル４５によりアドレスされるが、このレジスタファ
イルはそれぞれのポインタを含み、かつロード／格納アドレス演算に接続されて
いる。メモリ１はまた、６４ビットバスを介してデータレジスタファイル２に接
続されているが、このレジスタファイルは計算された実際の係数およびデータを
含む。データ処理装置は複数のバス４７、４８、４９および５０を備え、これら
のバスは異なる算術演算装置において演算を実行するための異なるデータを扱う
。２つの乗算器５１および５２が備えられており、２つの乗算を並列に実行する
が、乗算器の入力側はデータレジスタファイルにバス４７を介して接続されてい
る。さらに、２つの１６ビット加算器５３および５４が備えられており、これら
はバス５０を介して乗算器５１および５２の結果と結合される。バス４８が加算
器５３および５４の出力側に接続されている。２つの付加的な加算器５５および
５６が備えられており、入力側はバス４８に、そして出力側はバス４９に接続さ
れている。バス４７、ひいてはデータレジスタファイル２は何本かのラインを介
してバス４８およびバス４９に接続されている。バス５０およびバス４９はバス
４８に付加的に接続されている。
【００５２】 両方のアドレシングモードとも、メモリアクセスメカニズムに依存せずに任意
のデータ処理装置中に実現することができる。既に述べたが、本発明はどのよう
なビットサイズにも限定されるものではない。本発明は、ハーフワードが８ビッ
トで形成される、１６ビットワードサイズを有するデータ処理装置中に実現する
こともできる。本発明はまた、ハーフワードが３２ビットで形成され、４分の１
ワードが１６ビットで形成される、６４ビットワードサイズを有するデータ処理
装置中に実現することもできる。
のデータ処理装置中に実現することができる。既に述べたが、本発明はどのよう
なビットサイズにも限定されるものではない。本発明は、ハーフワードが８ビッ
トで形成される、１６ビットワードサイズを有するデータ処理装置中に実現する
こともできる。本発明はまた、ハーフワードが３２ビットで形成され、４分の１
ワードが１６ビットで形成される、６４ビットワードサイズを有するデータ処理
装置中に実現することもできる。
【図１】 本発明による、単一メモリおよびデータ処理装置の実行装置に接続されている
レジスタファイルの原理的なブロック回路図である。
レジスタファイルの原理的なブロック回路図である。
【図２】 レジスタファイルと単一メモリとの間の接続の実施例である。
【図３】 演算器およびレジスタファイルのレジスタへの演算器のリンクを含む、第１の
実施例である。
実施例である。
【図４】 演算器およびレジスタファイルのレジスタへの演算器のリンクを含む、第２の
実施例である。
実施例である。
【図５】 演算器およびレジスタファイルのレジスタへの演算器のリンクを含む、第１の
実施例である。
実施例である。
【図６】 フラグおよび飽和装置の扱いを示す図である。
【図７】 循環バッファモードにおけるメモリアクセスを示す図である。
【図８】 ビット反転アドレスモードを示す図である。
【図９】 ＦＩＲフィルタ機能を実行するためのデータ処理装置の実現例を示す図である
。
。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月１３日（２０００．３．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 他のシステムでは、動作速度を上げるためにコ・プロセサを使用している。コ
・プロセサは主中央演算処理装置（ＣＰＵ）のどのレジスタも共有しない。従っ
てＣＰＵはコ・プロセサのレジスタをロードしなくてはならず、それにより動作
速度が大幅に下がり、レジスタの使用が制限される。 EP-A-0 473 805 号明細書は、６４ビットデータバスに接続されている３２ビ ット算術論理演算装置（ＡＬＵ）を有するコンピュータシステムを開示している
。複数の汎用レジスタが設けられており、各レジスタは３２ビットであり、２つ
のグループにまとめられている。データバス上に存在する２つの３２ビットデー
タワードを伝送し、汎用レジスタの２つのグループ内に格納することができる。
そこから２つのデータワードを、２つのオペランドレジスタを介してＡＬＵに伝
送することができる。 EP-A-0 679 991 号明細書は、可変ビット幅のオペランドデータを使用して演 算を実行するデータプロセサを開示している。これにより並列パフォーマンスが
改良されているが、この改良は固定ビット幅のオペランドをいくつかの部分オペ
ランド領域に区切り、データ依存性をチェックし、これらの領域内のデータを相
互に独立にタグをつけ、そしてフォワーディング（ forwarding ）することによ
り実現されている。可変幅レジスタオペランドストラクチャは、プロセッサがデ
ータ依存性を解決するのを助ける。これはオペランドがデータの型に関わりなく
、順番付けバッファによりタグをつけられ、使用可能になるとデータを供給され
るからである。
・プロセサは主中央演算処理装置（ＣＰＵ）のどのレジスタも共有しない。従っ
てＣＰＵはコ・プロセサのレジスタをロードしなくてはならず、それにより動作
速度が大幅に下がり、レジスタの使用が制限される。 EP-A-0 473 805 号明細書は、６４ビットデータバスに接続されている３２ビ ット算術論理演算装置（ＡＬＵ）を有するコンピュータシステムを開示している
。複数の汎用レジスタが設けられており、各レジスタは３２ビットであり、２つ
のグループにまとめられている。データバス上に存在する２つの３２ビットデー
タワードを伝送し、汎用レジスタの２つのグループ内に格納することができる。
そこから２つのデータワードを、２つのオペランドレジスタを介してＡＬＵに伝
送することができる。 EP-A-0 679 991 号明細書は、可変ビット幅のオペランドデータを使用して演 算を実行するデータプロセサを開示している。これにより並列パフォーマンスが
改良されているが、この改良は固定ビット幅のオペランドをいくつかの部分オペ
ランド領域に区切り、データ依存性をチェックし、これらの領域内のデータを相
互に独立にタグをつけ、そしてフォワーディング（ forwarding ）することによ
り実現されている。可変幅レジスタオペランドストラクチャは、プロセッサがデ
ータ依存性を解決するのを助ける。これはオペランドがデータの型に関わりなく
、順番付けバッファによりタグをつけられ、使用可能になるとデータを供給され
るからである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】 本発明によるデータ処理装置は、２つのデータワードを１サイクルで読み出す
ことを可能にする特別の命令をサポートする。２つの別個のメモリ装置を有する
ＤＳＰに対して、本発明によるデータ処理装置は単一メモリ装置を有する。２つ
のメモリ装置を有するＤＳＰでは、データが「間違った」メモリに格納されてい
る場合、１つのメモリから別のメモリへデータを転送しなければならない。本発
明によるデータ処理装置では、その必要はない。２つのデータワードへのアクセ
スを制限するのは、データワードが連続的なオーダーで格納されていなくてはな
らない、ということだけである。一方、単一メモリだけを使用することにより、
データ処理装置にはＲＩＳＣまたはＣＩＳＣプロセッサのすべての利点および汎
用性が備わる。従ってデータをメモリ内の任意の記憶位置に格納することができ
、これは例えば”Ｃ”プログラミングにとって非常に便利である。
ことを可能にする特別の命令をサポートする。２つの別個のメモリ装置を有する
ＤＳＰに対して、本発明によるデータ処理装置は単一メモリ装置を有する。２つ
のメモリ装置を有するＤＳＰでは、データが「間違った」メモリに格納されてい
る場合、１つのメモリから別のメモリへデータを転送しなければならない。本発
明によるデータ処理装置では、その必要はない。２つのデータワードへのアクセ
スを制限するのは、データワードが連続的なオーダーで格納されていなくてはな
らない、ということだけである。一方、単一メモリだけを使用することにより、
データ処理装置にはＲＩＳＣまたはＣＩＳＣプロセッサのすべての利点および汎
用性が備わる。従ってデータをメモリ内の任意の記憶位置に格納することができ
、これは例えば”Ｃ”プログラミングにとって非常に便利である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】 図３では、ワードとして３２ビットを有する２つのレジスタ１７および１８が
、２つの演算装置（ operator units ）１５および１６に接続されている。これ
らの演算装置は同一であり、実行装置それぞれにより与えられる任意の機能を実
行することができる。例えば、これらの演算装置は加算器であっても、乗算器、
シフタであってもよく、比較器、ＡＮＤ／ＯＲ演算器（ operator ）等のような
任意の論理装置であってもよい。入力として、各演算器はハーフワードを受け取
るが、この例ではハーフワードは１６ビット幅である。従って、レジスタ１７の
上位半分は演算装置１５の第１入力側と接続され、レジスタ１７の下位半分は演
算装置１６の第１入力側と接続されている。一方、レジスタ１８の上位半分は演
算装置１５の第２入力側と接続され、レジスタ１８の下位半分は演算装置１６の
第２入力側と接続されている。演算装置は少なくともハーフワード幅の出力側を
有する。演算装置１５の出力側は第３レジスタ１９の上位半分と接続され、演算
装置１６の出力側はレジスタ１９の下位ハーフワードと接続されている。
、２つの演算装置（ operator units ）１５および１６に接続されている。これ
らの演算装置は同一であり、実行装置それぞれにより与えられる任意の機能を実
行することができる。例えば、これらの演算装置は加算器であっても、乗算器、
シフタであってもよく、比較器、ＡＮＤ／ＯＲ演算器（ operator ）等のような
任意の論理装置であってもよい。入力として、各演算器はハーフワードを受け取
るが、この例ではハーフワードは１６ビット幅である。従って、レジスタ１７の
上位半分は演算装置１５の第１入力側と接続され、レジスタ１７の下位半分は演
算装置１６の第１入力側と接続されている。一方、レジスタ１８の上位半分は演
算装置１５の第２入力側と接続され、レジスタ１８の下位半分は演算装置１６の
第２入力側と接続されている。演算装置は少なくともハーフワード幅の出力側を
有する。演算装置１５の出力側は第３レジスタ１９の上位半分と接続され、演算
装置１６の出力側はレジスタ１９の下位ハーフワードと接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】 データまたはアドレスレジスタへの、パックされた値のロードおよび格納は、
上で述べたそれぞれのロードおよび格納命令によりサポートされている。そして
パックされたオブジェクトを、特別なパックされた算術命令のセットにより並列
に処理することができるが、算術命令のセットは加算、減算、乗算、除算、等の
算術演算を行う。例えば、乗算命令は２つの１６ビットの乗算を並列に行う。こ
れを図６に示す。
上で述べたそれぞれのロードおよび格納命令によりサポートされている。そして
パックされたオブジェクトを、特別なパックされた算術命令のセットにより並列
に処理することができるが、算術命令のセットは加算、減算、乗算、除算、等の
算術演算を行う。例えば、乗算命令は２つの１６ビットの乗算を並列に行う。こ
れを図６に示す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】 図７にそのような循環バッファを示すが、このバッファはｂ１、ｂ２、．．．
ｂ８のメモリセルからなっている。循環バッファ制御装置が、開始インデックス
（ starting index ）”０を最初としてバッファへのアクセスを開始するならば
、最初の２つのセルｂ１およびｂ２、ならびにこれに続くセルが一列にアクセス
され、さらなる制御動作は必要ではない。開始インデックスとして例えば”１”
が使用されるならば、またはオフセットが奇数であるならば、ワードｂ８を最初
とするダブルワードアクセスは第２のワードとしてワードｂ１にアクセスしなく
てはならない。ワードｂ１はワードｂ８に対して連続的に格納されていないので
、ロード／格納制御装置３３は命令実行装置３４に第２の命令を発行して、第１
サイクル中にワードｂ８にアクセスさせ、引き続くサイクル中にワードｂ１にア
クセスさせる。この場合のみ、循環バッファの境界を交差するデータをロードま
たは格納するために、２つのアクセスサイクルが必要である。循環バッファは一
般的に大きいので、”通常の”境界交差のないアクセスに比べて、上記のような
アクセスは非常に希である。
ｂ８のメモリセルからなっている。循環バッファ制御装置が、開始インデックス
（ starting index ）”０を最初としてバッファへのアクセスを開始するならば
、最初の２つのセルｂ１およびｂ２、ならびにこれに続くセルが一列にアクセス
され、さらなる制御動作は必要ではない。開始インデックスとして例えば”１”
が使用されるならば、またはオフセットが奇数であるならば、ワードｂ８を最初
とするダブルワードアクセスは第２のワードとしてワードｂ１にアクセスしなく
てはならない。ワードｂ１はワードｂ８に対して連続的に格納されていないので
、ロード／格納制御装置３３は命令実行装置３４に第２の命令を発行して、第１
サイクル中にワードｂ８にアクセスさせ、引き続くサイクル中にワードｂ１にア
クセスさせる。この場合のみ、循環バッファの境界を交差するデータをロードま
たは格納するために、２つのアクセスサイクルが必要である。循環バッファは一
般的に大きいので、”通常の”境界交差のないアクセスに比べて、上記のような
アクセスは非常に希である。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ダニエル マーティン アメリカ合衆国 カリフォルニア マウン テン ヴュー シャワーズ ドライヴ ナ ンバー ビー−451 49 Ｆターム(参考） 5B033 AA00 BD04 DD01 DD09
Claims (19)
- 【請求項１】 データ処理装置において、 レジスタファイルと、 該レジスタファイルに接続されているレジスタロードおよび格納バッファと、 メモリと、 バスと、 接続手段と、 ロードおよび格納制御装置とを有し、 前記バスは少なくとも第１および第２ワードラインを備えておりダブルワード
幅バスを形成し、該バスは前記レジスタロードおよび格納バッファを前記メモリ
と接続し、 前記レジスタファイル少なくとも２つのレジスタのセットを備えており、 前記接続手段により、第１のレジスタのセットは前記ワードラインの１つと接
続することができ、かつ第２のレジスタのセットは他のワードラインそれぞれと
接続することができ、 前記ロードおよび格納制御装置は、前記メモリから、または前記メモリへデー
タを転送する、 ことを特徴とするデータ処理装置。 - 【請求項２】 前記ロードおよび格納制御装置は、２つの連続するワードを
前記メモリから前記第１および第２のレジスタのセットへ、または前記メモリへ
前記第１および第２のレジスタのセットから、並列にロードまたは格納する手段
を備えている、請求項１記載のデータ処理装置。 - 【請求項３】 前記ロードおよび格納制御装置は、前記メモリから１ワード
をロードし、該ワードを２つのハーフワードに分割する手段を備えており、 前記２つのハーフワードは前記第１のレジスタのセットからの第１レジスタ、
および前記第２のレジスタのセットからの第２レジスタに格納されている、請求
項１記載のデータ処理装置。 - 【請求項４】 前記ロードおよび格納制御装置は、 ロードし、連結し、格納する手段を備えており、 当該ロード手段は、前記第１のレジスタのセットからの第１レジスタからの第
１のハーフワード、前記第２のレジスタのセットからの第２レジスタからの第２
のハーフワードをロードし、 当該連結手段は、両方のハーフワードを単一のワードに連結し、 当該格納手段は、前記ワードをデータバスを介して前記メモリに格納する、請
求項１記載のデータ処理装置。 - 【請求項５】 前記ロードおよび格納制御装置は、 前記ハーフワードをレジスタの半分の一方にロードする手段と、 該レジスタの他の半分をゼロで埋める手段とをさらに有する、請求項３記載の
データ処理装置。 - 【請求項６】 前記ロードおよび格納制御装置は、 前記ハーフワードをレジスタの下位半分にロードする手段と、 レジスタの上位半分を符号充填する手段とをさらに有する、請求項３記載のデ
ータ処理装置。 - 【請求項７】 前記レジスタファイルに接続されている飽和装置をさらに有
し、 これにより、所定のレジスタ長を有するレジスタのコンテントを、所定のデー
タ長により定義された最大値に制限し、 前記所定のデータ長は前記レジスタ長よりも短い、請求項１記載のデータ処理
装置。 - 【請求項８】 前記レジスタファイルに接続されている算術演算装置をさら
に有し、 該算術演算装置は複数の同等な算術演算器を有し、 各レジスタは複数のデータバイトを有し、 各算術演算器は前記レジスタの前記データバイトの１つにより供給される、請
求項１記載のデータ処理装置。 - 【請求項９】 前記レジスタファイルに接続されている算術演算装置をさら
に有し、 該算術演算装置は少なくとも２つの同等な算術演算器を有し、 各レジスタは少なくとも２つのデータハーフワードを有し、 各算術演算器は前記レジスタの前記データハーフワードの１つにより供給され
る、請求項１記載のデータ処理装置。 - 【請求項１０】 前記レジスタファイルに接続されている論理演算装置をさ
らに有し、 該論理演算装置は複数の同等な論理演算器を有し、 各レジスタは複数のデータバイトを有し、 各論理演算器は前記レジスタの前記データバイトの１つにより供給される、請
求項１記載のデータ処理装置。 - 【請求項１１】 前記レジスタファイルに接続されている論理演算装置をさ
らに有し、 該論理演算装置は少なくとも２つの同等な論理演算器を有し、 各レジスタは少なくとも２つのデータハーフワードを有し、 各論理演算器は前記レジスタの前記データハーフワードの１つにより供給され
る、請求項１記載のデータ処理装置。 - 【請求項１２】 前記レジスタファイルに接続されている積和演算装置をさ
らに有し、 前記積和演算装置は少なくとも２つの乗算演算器を有し、 前記レジスタは少なくとも２つのデータハーフワードを有し、 第１乗算演算器は第１レジスタの第１ハーフワードおよび第２レジスタの第１
ハーフワードから供給され、 第２乗算演算器は第１レジスタの第２ハーフワードおよび第２レジスタの第２
ハーフワードから供給される、請求項１記載のデータ処理装置。 - 【請求項１３】 前記バスは、複数ワード幅バスを形成するために複数のワ
ードラインのセットを有し、 前記レジスタファイルは複数のレジスタのセットを有し、 各レジスタのセットは前記ワードラインのセットの１つに接続されており、整
列された、および整列されていない複数ワードアクセスを可能にする、請求項１
記載のデータ処理装置。 - 【請求項１４】 循環バッファを定義する手段をさらに有し、 該手段はバッファ基底アドレスおよびバッファエンドアドレスを前記メモリ内
に有する、請求項１記載のデータ処理装置。 - 【請求項１５】 複数ワードにアクセスする手段をさらに有し、 当該複数ワードは、部分的にバッファエンドアドレスに格納され、部分的にバ
ッファ基底アドレスに格納されている、請求項１４記載のデータ処理装置。 - 【請求項１６】 バッファアドレスおよびバッファエンドアドレスはアドレ
スレジスタに格納されている、請求項１４記載のデータ処理装置。 - 【請求項１７】 ビット反転アドレシング手段をさらに有し、 該手段は基底アドレス、変更子およびインデックス用の記憶手段を備え、 前記ビット反転アドレシング手段は、ビット反転装置へインデックスを供給す
る手段をさらに有し、 前記ビット反転装置の結果は加算手段へ供給され、 該加算手段は供給された結果を基底アドレスに加算して、メモリおよび各アク
セス後に変更子をインデックスに加算する手段をアドレスする、請求項１記載の
データ処理装置。 - 【請求項１８】 記憶手段はアドレスレジスタである、請求項１７記載のデ
ータ処理装置。 - 【請求項１９】 前記ロードおよび格納制御手段は、１ワードを前記メモリ
からロードし、該ワードを複数の部分ワードに分割する手段を有し、 各部分ワードはそれぞれ、各レジスタのセットの前記レジスタの１つに格納さ
れている、請求項１記載のデータ処理装置。
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