JPH0477346B2

JPH0477346B2 -

Info

Publication number: JPH0477346B2
Application number: JP25710986A
Authority: JP
Inventors: Jonasan Auabatsuchi Danieru; Chi Chen Teien; Yakobu Pauru Uorufuganku
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-12-02
Filing date: 1986-10-30
Publication date: 1992-12-08
Also published as: EP0227900A2; EP0227900B1; DE3688186D1; JPS62134763A; EP0227900A3

Description

【発明の詳細な説明】

Ａ産業上の利用分野本考案は、化学用プロセツサに関する。さらに
詳しくは，化学用プロセツサの操作において有用
なメモリにアクセスするために、アドレス・ベク
トルを発生するためのフレキシブルな装置に関す
る。Ｂ従来の技術およびその問題点 CDC7600（商標）やクレイ１（商標）等のマシ
ンによつて代表される、超高速科学計算用の「ス
ーパー」コンピユータは、「３アドレス・コード」
と呼ばれる命令を用いる。３アドレス・コード操
作とは、各命令ワードが３アドレスを持つことに
よつて特徴づけられる。３アドレスのうちの２つ
はオペランド用であり、１つは結果用である。通
常、２つのオペランドは、所定のマシン・サイク
ルの間に浮動小数点数演算論理機構に与えられ、
演算論理機構からの結果は、同じサイクルの間に
メモリに記憶し直される。パイプライン化された
システムでは、該サイクルの間に記憶される結果
は、より早期の命令で与えられたオペランドに対
する操作に対応する。従来の３アドレス・コードを扱うマシンは、ア
ドレス指定機構に制限を加えていた。通常、その
ようなマシンはスカラ・モードまたは高速ベクト
ル・モードで作動する。スカラ・モードでは、ア
ドレスは、各命令サイクルの間にソフトウエアに
よつて独立して生成または付与される。高速ベク
トル・モードでは、発生したアドレスは、マシン
によつて、各サイクル毎にアドレスを１つ増すカ
ウンタによつて、指標づけられる。このような従来技術におけるアドレス指定能力
は、化学用コンピユターで望まれる多くの操作に
は不十分である。例えば、いわゆる分散・集合ベ
クトル操作（後述する第４Ａ図および第４Ｂ図参
照）は、標準的なベクトル・モードのマシンまた
はスカラ・モードのマシンでは極めてわずらわし
いものとなる。さらに、従来のマシンでは、アド
レスの非自明の更新を必要とするベクトルに対す
る、他の簡単な操作は、比較的遅いスカラ・モー
ドで行わなければならない。Ｃ問題点を解決するための手段本発明は、従来の３アドレス・コード式「スー
パー」コンピユターに共通する硬直した順序づけ
を克服する化学用コンピユターの、アドレス発生
に用いられるベクトル・レジスタの指標づけをフ
レキシブルに行うアーキテクチヤを提供するもの
である。一面では、本発明は、連続するサイクルにおい
て、命令ワードに応答し、ｒビツトのアドレスに
よつてアドレス指定可能なデータ・オブジエクト
を記憶するメモリのために、アドレスを発生させ
るための装置である。該メモリは、少なくとも、
第１のｒビツト・アドレス・ポートと関連する出
力レジスタ、第２のｒビツト・アドレス・ポート
と関連する出力レジスタおよび第３のｒビツト・
アドレス・レジスタと関連する入力レジスタを含
む。該装置は、第１、第２および第３の指標レジ
スタを含み、これらの指標レジスタは、それぞ
れ、ｒビツト・アドレス・ポートにアドレスとし
て与えるための変更可能な第１、第２および第３
の指標を記憶する。さらに、該装置は、１サイク
ルにおいて、命令ワードの少なくとも一部に応答
し、該サイクルの間に、独立して、第１、第２お
よび第３の指標を増加させるカウンタ手段を含
む。この面において、本装置は、第１、第２およ
び第３の指標レジスタのために、命令ワードから
直接、部分基底アドレスを与える手段も含む。さ
らに、１サイクルにおいて、命令ワードの少なく
とも１部に応答し、該サイクルの間に、独立し
て、第１、第２および第３の指標の少なくとも１
つを更新するために、第１、第２および第３の指
標レジスタの少なくとも１つの任意の指標を与え
る手段が追加される。３つの独立した指標レジスタを規定し、命令ワ
ードの一部による制御の下、１または０増加する
カウンタを各レジスタに対応させることにより、
典型的な化学用コンピユターによる指標づけが提
供される。さらに、指標レジスタに与えるための
任意の指標を発生させる手段により、非自明の更
新がもたらされる。本発明は、ベクトル・モード
の指標づけと結びつけてアドレスの非自明な更新
を提供することにより、化学用プロセツサまたは
他のベクトル計算を行うプロセツサの能力を飛躍
的に高める。Ｄ実施例好ましい実施例以下、図面を参照しつつ、本発明の好ましい実
施例を説明する。第１図は、本発明に応じた浮動
小数点プロセツサのアーキテクチヤを示してい
る。第２Ａ，２Ｂ，３，４Ａ，４Ｂ図は、本発明
の応用を示している。第５図は、本実施例用の３
ポートRAMを示している。第１Ａ，１Ｂ，１Ｃ図では、本発明の具体例で
ある浮動小数点プロセツサのアーキテクチヤが示
されている。該アーキテクチヤは、命令レジスタ１０２に、
連続するサイクルで命令ワードを与えるための順
序づけ手段１０を含む。順序づけ手段１０は命令
メモリ１０１のアドレス指定のための順序づけモ
ジユール１００を含む。命令メモリ１０１からの
データは、命令レジスタ１０２にクロツクされ
る。命令レジスタ１０２の内容を、プロセツサの
命令ワードと呼ぶ。プロセツサが１つの命令ワー
ドを実行する時間を、１命令サイクルを呼ぶ。該アーキテクチヤは、固定小数点手段２０（第
１Ｂ図参照）を含む。該固定小数点手段２０は、
１サイクルで命令ワードの一部に応答して、任意
の指標を独立して該サイクルの間に与えるための
ものである。指標の用途は以下で述べる。固定小
数点手段２０は、固定小数点数の計算用のマイク
ロプロセツサ１０３を含む。また指標レジスタと
固定小数点メモリ（Ｘメモリ）１０５を含む。固
定小数点アドレス（Ｘアドレス）・カウンタ１０
４も、固定小数点手段２０に含まれる。固定小数
点アドレス・カウンタ１０４は、固定小数点メモ
リ１０５にアドレスを与える。本実施例に従う浮動小数点手段３０（第１Ｃ図
参照）は、浮動小数点メモリ（Ｆメモリ）１０６
を含む。Ｆメモリ１０６は、３ポートRAMから
成り立つているが、その説明は第５図に譲る。１
命令サイクルの間に、Ｆメモリ１０６は、第１の
ｒビツト・アドレス・ポート（Ａアドレス・ポー
ト）１０７にて与えられるアドレスに記憶されて
いるデータ項目を、関連する出力ポート（Ａ出力
ポート）１０８に取り出すとともに、第２のｒビ
ツト・アドレス・ポート（Ｂアドレス・ポート）
１０９に与えられるアドレスに記憶されているデ
ータ項目を、関連する出力ポート（Ｂ出力ポー
ト）１１０に取りだし、さらに、入力ポート（Ｃ
入力ポート）１１１に与えられるデータ項目を、
第３のｒビツト・アドレス・ポート（Ｃアドレ
ス・ポート）１１２にて与えられるアドレスに記
憶する。また、浮動小数点手段３０は、浮動小数点数演
算論理機構（Ｆ−ALU）１１３を含む。Ｆ−
ALU１１３は、Ｆメモリ１０６のＡ出力ポート
１０８およびＢ出力ポート１１０からのデータを
組み合わせ、結果を得る。該結果は、例えばｄ命
令サイクルのパイプライン遅れの後、メモリ１０
６のＣ入力ポート１１１に与えられる。数ｄは、
演算論理機構１１３のパイプ深さと呼ばれる。順序づけ手段１０に関連する条件コード・マル
チプレクサ（mux）１１４は、マイクロプロセ
ツサ１０３によつて与えられるＸ条件コード（Ｘ
−CC）１１５と、Ｆ−ALU１１３によつて与え
られるＦ条件コード（Ｆ−CC）１１６のうちの
１つを選択し、選択したものを順序づけモジユー
ル１００へ送る。Ａアドレス・ポート１０７，Ｂアドレス・ポー
ト１０９およびＣアドレス・ポート１１２にアド
レスを与える手段は、Ａカウンタ１１８，Ｂカウ
ンタ１２３およびＣカウンタ１２８から成り、こ
れらはそれぞれ第１、第２、第３の指標レジスタ
を含んでいる。本実施例におけるアドレス付与手
段を記述するために、ｒは自然数で、かつＲ＝２
＊＊ｒ（「＊＊」は「ｒ」がべき指数であることを
示す）とし、Ｆメモリ１０６には内部アドレスが
Ｒ個あるものとする。したがつて、Ｆメモリ１０
６のアドレスは、ｒビツト・アドレスで指定する
ことができる。ｍはｒより小さな自然数で、ｒビ
ツト・アドレスのための部分基底アドレスの長さ
であるとする。Ｆメモリ１０６のＡアドレス・ポート１０７に
与えられるアドレスの下位（ｒ−ｍ）桁１１７
は、Ａカウンタ１１８の中の指標レジスタの下位
（ｒ−ｍ）ビツトから成る。Ｆメモリ１０６のＡ
アドレス・ポート１０７に与えられるアドレスの
上位ｍビツト１１９は、回路１２０の出力に由来
する。該回路１２０は、Ａカウンタ１１８の上位
ｍビツトと、ｍビツト幅の部分基底アドレス（基
底（Ａ））１２１のビツト毎のORを計算する。
ここで、部分基底アドレス１２１は、命令レジス
タ１０２からの命令ワードのうちのｍビツト幅の
部分として与えられる。Ｆメモリ１０６のＢアドレス・ポート１０９に
与えられるアドレスの下位（ｒ−ｍ）桁１２２
は、Ｂカウンタ１２３の中の指標レジスタの下位
（ｒ−ｍ）ビツトから成る。Ｆメモリ１０６のＢ
アドレス・ポート１０９に与えられるアドレスの
上位ｍビツト１２４は、回路１２５の出力に由来
する。該回路１２５は、Ｂカウンタ１２３の上位
ｍビツトと、ｍビツト幅の部分基底アドレス（基
底（Ｂ））１２６のビツト毎のORを計算する。
ここで、部分基底アドレス１２６は、命令レジス
タ１０２からの命令ワードのうちのｍビツト幅の
部分として与えられる。Ｆメモリ１０６のＣアドレス・ポート１１２に
与えられるアドレスの下位（ｒ−ｍ）桁１２７
は、Ｃカウンタ１２８の中の指標レジスタの下位
（ｒ−ｍ）ビツトから成る。Ｆメモリ１０６のＣ
アドレス・ポート１１２に与えられるアドレスの
上位ｍビツト１２９は、回路１３０の出力に由来
する。該回路１３０は、Ｃカウンタ１２８の上位
ｍビツトと、ｍビツト幅の部分基底アドレス（基
底（Ｃ））１３１のビツト毎のORを計算する。
ここで、部分基底アドレス１３１は、命令レジス
タ１０２からの命令ワードのうちのｍビツト幅の
部分として与えられる。命令メモリ１０１、順序づけモジユール１０
０、マイクロプロセツサ１０３、固定小数点メモ
リ１０５，Ｘアドレス・カウンタ１０４、浮動小
数点メモリ１０６，Ａカウンタ１１８，Ｂカウン
タ１２３，Ｃカウンタ１２８、メイン・メモリお
よび外部入出力機構は、システム・バス１３４を
経由して通信する。メイン・メモリと外部入出力
機構は、完全を期すために述べたのであり、第１
図には示されていない。分岐即値命令、固定小数点即値命令および浮動
小数点即値命令の実行用に、命令レジスタ１０２
からシステム・バス１３４へ至るデータ経路が設
けられている。これらのデータ経路は、完全を期
すために述べたものであり、第１図には示されて
いない。命令ワード、すなわち命令レジスタ１０２の内
容は、いくつかのフイールドに分割される。タイ
プ・フイールド１３８は、命令タイプを決定し、
それによつて、命令ワードの残りのビツトの意味
が順に決定される。命令タイプには、分岐即値操
作、固定小数点即値命令、浮動小数点即値命令用
のものと、メモリ１０１，１０５，１０６，メイ
ン・メモリ、外部入出力機構の間のデータの移動
用のものとがある。本発明に関連する命令タイプ
は、「計算」命令タイプである。計算命令タイプでは、タイプ・フイールド１３
８の外の命令ワードのビツトは、３つの大きなフ
イールドに再分化されている。１番目は、Ｓ命令
（順序づけ命令）フイールド１３９であり、条件
コード・マルチプレクサ１１４を制御するととも
に、順序づけモジユール１００の操作を決定す
る。２番目は、Ｘ命令（固定小数点命令）フイール
ド１４０であり、マイクロプロセツサ１０３、固
定小数点メモリ１０５，Ｘアドレス・カウンタ１
０４，Ａカウンタ１１８，Ｂカウンタ１２３およ
びＣカウンタ１２８を制御する。Ｘ命令フイール
ド１４０は、５つのサブフイールド、つまり、ソ
ース・フイールド１４１，Ｘ操作フイールド１４
２、宛先フイールド１４３、テスト・ビツトXT
１４５およびカウンタ・フイールド１４４に分割
される。カウンタ・フイールドには、４つのビツ
トｘ，ａ，ｂおよびｃがある。ソース・フイール
ド１４１による制御の下、Ｘメモリ１０５のＸデ
ータ・ポート１５０の内容、またはＸアドレス・
カウンタ１０４の値、またはＡカウンタ１１８の
値、またはＢカウンタ１２３の値、またはＣカウ
ンタ１２８の値は、システム・バス１３４を経由
してマイクロプロセツサ１０３にロードされる。
Ｘ操作フイールド１４２による制御の下、マイク
ロプロセツサ１０３にロードされたデータは、マ
イクロプロセツサ１０３に内的に記憶されている
データと論理的に組み合わされる。テスト・ビツ
トXT１４５が０の場合、前記組合わせの結果は
システム・バス１３４に戻される。そして、宛先
フイールド１４３による制御の下、前記結果は、
Ｘメモリ１０５のデータ・ポート、Ｘアドレス・
カウンタ１０４，Ａカウンタ１１８，Ｂカウンタ
１２３，Ｃカウンタ１２８のうちの１つないし複
数にロードされたり、あるいはどれにもロードさ
れなかつたりする。テスト・ビツトXT１４５が
１の場合、宛先フイールド１４３は条件ゴード・
マスクとして解釈される。そして、該条件コー
ド・マスクによつて指定されるテストが前記結果
に適用され、Ｘ条件コード１１５が更新される。カウンタ・フイールド１４４のビツトＸが１の
場合は、Ｘアドレス・カウンタ１０４の中の指標
レジスタが増加される。カウンタ・フイールド１
４４のビツトａが１の場合は、Ａカウンタ１１８
の中の指標レジスタが増加される。カウンタ・フ
イールド１４４のビツトｂが１の場合は、Ｂカウ
ンタ１２３の中の指標レジスタが増加される。カ
ウンタ・フイールド１４４のビツトｃが１の場合
は、Ｃカウンタ１２８の中の指標レジスタが増加
される。カウンタが、宛先フイールド１４３によ
る制御の下、ロードされ、さらに、カウンタ・フ
イールド１４４による制御の下、増加される場合
には、ロードの方が増加よりも優先する。命令サイクルにおいてＸメモリ１０５のＸデー
タ・ポート１５０にロードされるデータは、同命
令サイクルの終わりにおいてＸアドレス・カウン
タ１０４が指示する位置に自動的に記憶される。命令サイクルｉにおいて、Ｘアドレス・カウン
タ１０４が変更されると、命令サイクルｉの終わ
りにてカウンタが指示するメモリ位置の内容が、
命令サイクル（ｉ＋１）の終わりにおいてＸデー
タ・ポート１５０にロードされる。この過程は、
パイプライン化が可能である。３番目は、Ｆ命令（浮動小数点命令）フイール
ド１４６であり、５つのサブフイールド、つま
り、既に定義した基底Ａ１２１、基底Ｂ１２６、
基底Ｃ１３１およびＦ操作フイールド１４７，
FTテスト・ビツト１４８を持つ。命令サイクル
の間に、Ａカウンタ１１８，Ｂカウンタ１２３お
よびＣカウンタ１２８の中の指標レジスタの値
は、Ｘ命令１４０による制御下で更新される前
に、上述したように、それぞれ回路１２０，１２
５，１３０によつて、基底Ａ１２１、基底Ｂ１２
６、基底Ｃ１３１のフイールドの部分基底アドレ
スと組み合わされる。その結果発生するアドレス
Ａ，Ｂ，Ｃは、それぞれＡアドレス・ポート１０
７，Ｂアドレス・ポート１０９，Ｃアドレス・ポ
ート１１２にロードされる。また、Ｆ操作フイー
ルド１４７の内容は、Ｆ操作レジスタ１４９の中
へパイプライン化されている。次の命令サイクルでは、Ａアドレス・ポート１
０７により指定されるオペランドが、Ｆメモリ１
０６のＡオペランド・ポート１０８にロードされ
るとともに、Ｂアドレス・ポート１０９により指
定されるオペランドが、Ｂオペランド・ポート１
１０にロードされる。同じ命令サイクルの間に、
オペランドは、ポート１０８，１１０からＦ−
ALU１１３にロードされる。また、同じ命令サ
イクルの間に、Ｆ操作レジスタ１４９の内容がＦ
−ALU１１３にロードされる。Ｆ−ALU１１３
の中では、レジスタ１４９の内容によつて指定さ
れる操作が、オペランドに対して適用される。さ
らにｄ（パイプライン深さ）命令サイクル後に、
結果は使用可能となり、FTテスト・ビツト１４
８による制御の下、記憶またはテストの一方が行
われる。 FTテスト・ビツト１４８がＯの場合は、Ｆ−
ALUによつてメモリ１０６のＣ入力ポート１１
１に与えられるデータは、アドレスＣに記憶され
る。FTテスト・ビツト１４８が１の場合は、Ｃ
アドレス１１２の先頭のｍビツトは条件コー
ド・、マスクとして解釈され、このマスクにより
指定されるテストが、この命令サイクルにおい
て、Ｆ−ALU１１３により伝達される結果に対
して適用されるとともに、Ｆ条件コード１１６が
更新される。この過程はパイプライン化が可能で
ある。１命令サイクルの間に条件コードＸ−CCI１５
およびＦ−CC１１６のどれか１つが更新される
と、順序づけモジユール１００による命令の選択
（次の命令サイクルの間に、命令レジスタ１０２
に取り出すためのもの）に影響が表れ得る。応用例１ベクトル操作パイプライン式浮動小数点プロセツサにおけ
る、ベクトル・レジスタを用いる操作の代表とし
て、２つのベクトルＸ＝（Ｘ（Ｏ），……，Ｘ（Ｎ−
１））とＹ＝（Ｙ（Ｏ），……，Ｙ（Ｎ−１））を、例
えば成分毎に掛け合わせて、つまり、ｉ＝Ｏ，…
…，Ｎ−１についてＺ（ｉ）：＝Ｘ（ｉ）＊Ｙ（ｉ）
として、第３のベクトルＺ＝（Ｚ（Ｏ），……，Ｚ
（Ｎ−１））を得る組合わせを挙げることができ
る。オペランド・ベクトルＸ，Ｙは、少なくとも
Ｎの長さのベクトル・レジスタからロードされ、
結果Ｚは少なくともＮの長さのベクトル・レジス
タに記憶される。Ｍ＝２＊＊ｍとし、Ｌ＝２＊＊（ｒ−ｍ）とす
る。第２Ａ図に示されるように、Ｆメモリ１０６
を、それぞれの長さがＬであるＭ個のベクトル・
レジスタのように使うことができる。ｉ＝Ｏ，…
…，Ｍ−１とすると、ｉ番目のベクトル・レジス
タの機能は、メモリ１０６のiL，iL＋１，……，
（ｉ＋１）Ｌ−１の位置により営まれる。ｉ番目のベクトル・レジスタの連続するＬ個の
アドレスを、以下のようにして、Ｌ個の連続する
命令サイクルの間に、例えばＦメモリ１０６のＡ
アドレス・ポート１０７にて発生させることがで
きる。まず、Ｘ操作フイールド１４２による制御
の下、マイクロ・プロセツサ１０３は値Ｏを発生
し、それをシステム・バス１３４にのせる。次
に、値Ｏは、宛先フイールド１４３による制御の
下、Ａカウンタ１１８の指標レジスタにロードさ
れる。続く命令の間に、カウンタ・フイールド１
４４のビツトａによる制御の下、Ａカウンタ１１
８は指標を（Ｌ−１）回増加させる一方、基底Ａ
１２１のフイールドは、値ｉを持つ。Ａカウンタ
の中の指標レジスタの指標はＬ＝２＊＊（ｒ−
ｍ）より小さいままなので、該指標の先頭のｍ個
は零である。したがつて、Ａアドレス１０７の先
頭のｍビツト１１９は、基底Ａ１２１のフイール
ドによつて指定される値と全く一致する。このよ
うにして、発生したＡアドレスは、（＊２＊＊
（ｒ−ｍ）＋Ｏ），……（ｉ＊２＊＊（ｒ−ｍ）＋Ｌ
−１）となる。表1.1および1.2は、プログラムと第１図に示さ
れるプロセツサ内の様々なレジスタの内容を例示
する。これらは、それぞれ、ベクトルＸとＹの成
分毎の積を求める。プログラムが実行される際の
ものである。ｐ，ｇ，ｓはベクトル・レジスタの
ナンバとする。ベクトルＸ，ＹはＮ＝６の長さを
持つものとし、ベクトル・レジスタｐ，ｇの最初
の６個の位置に記憶されていると仮定する。ま
た、値Ｏがマイクロプロセツサ１０３の内部レジ
スタＲ，Ｏに記憶されているとする。表１，１の
内容は、ベクトルＸ、Ｙの成分毎の積を求め、結
果として生じるベクトルＺをベクトル・レジスタ
Ｓの最初の６個の位置に記憶させるプログラムで
ある。Ｐ＝ｐ＊Ｌ，Ｑ＝ｐ＊Ｌ，Ｓ＝ｓ＊Ｌとしてい
る。表１、２は、命令１から９をを実行後の、
Ａ，Ｂ，Ｃカウンタ１１８，１２３，１２８の中
の指標レジスタ、Ａ，Ｂ，Ｃアドレス１０７，１
１２，１２７、オペランド１０８，１１０，Ｆ操
作レジスタ１４９および結果１１１の値を示す。
Ｆ−ALU１１３のパイプ深さｄ＝２を仮定して
いる。第２Ｂ図に示されるように、Ｆメモリ１０６を
もつと少ない個数に区分し、もつと長いベクト
ル・レジスタを作ることもできる。例えば、Ｍ／
２個のベクトル・レジスタに区分して、それぞれ
の長さを2Lとすることができる。この場合、ｉ
番目のベクトル・レジスタは、ｉ＊2L，……，
（ｉ＋１）＊2L−１の位置を占める。ｉ番目のベクトル・レジスタの2L個の連続す
るアドレスを、以下のようにして、2L個の連続
する命令サイクルの間に、例えばＦメモリ１０６
のＡアドレス・ポート１０７にて発生させること
ができる。まず、Ｘ命令フイールド１４０による
制御の下、値ＯはＡカウンタ１１８の指標レジス
タにロードされる。続く命令の間に、カウンタ・
フイールド１１４のビツトａによる制御の下、Ａ
カウンタ１１８はその指標レジスタを（2L−１）
回増加させる一方、基底Ａ１２１のフイールドは
値2iを持つ。2iは偶数なので、基底Ａの最下位の
ビツトはＯである。指標レジスタの指標はＬ＝２
＊＊（ｒ−ｍ＋１）より小さいので、該指標の先
頭の（ｍ−１）個は零である。したがつて、Ａア
ドレス１０７の先頭の（ｍ−１）ビツトは、基底
Ａの先頭の（ｍ−１）ビツトと全く一致する、つ
まり、値ｉを表すとともに、後の（ｍ＋１）ビツ
トは、指標を表す。このようにして、発生したＡ
アドレスは、（ｉ＊２＊＊（ｒ−ｍ＋１）＋Ｏ），
……，（ｉ＊２＊＊（ｒ−ｍ＋１）＋2L−１）と
なる。また、表１，２は、ベクトル操作の進行中（命
令１，２，……）にマイクロプロセツサ１０３，
Ｘアドレス・カウンタ１０４および固定小数点メ
モリ１０５は休んでおり、ベクトル操作と並行し
て自分自身の計算を行い得ることを示している。２一定のストライドを持つアドレス計算する際に、一定のストライドｍだけ異なる
例えばｎ個のアドレスａ，ａ＋ｍ，ａ＋2m，…
…，ａ＋（ｎ−１）ｍを発生させる必要がしばし
ば生じる。例えば、第３図では、Ａはｎ行ｍ列の
行列であり、行（Ａ（Ｏ，Ｏ），……Ａ（Ｏ，ｍ−
１））ｉ……ｉ（Ａ（ｎ−１，Ｏ）），……Ａ（ｎ−
１，ｍ−１）を持つ。Ａは、行毎に、Ｆメモリ１
０６のｂ，ｂ＋１，……，ｂ＋ｎ＊（ｍ−１）レ
ジスタに記憶される。Ａの転置行列が行毎に位置
Ｃから記憶されると仮定する。例えばＡの転置行
列の第１行を生成するためには、位置ａ，ａ＋
ｍ，……，ａ＋（ｎ＋１）ｍからデータを取りだ
して位置ｃ，ｃ＋１，……，ｃ＋ｈ−１に記憶し
なければならない。まえのセクシヨンでは、Ａ，Ｂ，Ｃカウンタ１
１８，１２３，１２８を一定値に初期設定する方
法、カウンタ・フイールド１４４のビツトを用い
て連続するアドレスｃ，ｃ＋１，……，ｃ＋ｎ−
１を発生させる方法および命令ワードからのフイ
ールド１２１，１２６，１３１によつてもたらさ
れる基底アドレスによりカウンタ１１８，１２
３，１２８の値を修正する方法について述べた。
例えば一定のストライドを持つａ，ａ＋ｍ，ａ＋
2mというＡアドレス１１７を発生させるために
は、まずマイクロプロセツサ１０３にストライド
値ｍを内的に記憶させるとともに、Ａカウンタ１
１８を値ａに初期設定する。以下の各命令におい
て、Ａカウンタ１１８はｍずつ増加されなければ
ならない。これは、ソース・フイールド１４１で
Ａカウンタ１１８を指定し、（これにより、Ａカ
ウンタの指標の現在値は、マイクロプロセツサに
ロードされる）、Ａカウンタの現在の指標にｍを
加え（マイクロプロセツサ１０３は、Ｘ操作フイ
ールド１４２による制御の下、これを行う）、宛
先フイールド１４３でＡカウンタ１１８を指定す
る（これにより、古い指標にｍを加えたものが、
Ａカウンタの指標レジスタにロードされる）こと
により達成される。表2.1は（既に第３図を参照して述べたような、
行列Ａの第１列を、位置Ｃから始まる連続した位
置に記憶させるプログラムを示す。表2.2は様々
なレジスタを通して計算の進度を示す。値ｍが例
えばマイクロプロセツサ１０３の内部レジスタ
R0に記憶されているとともに、Ａカウンタ１１
８の指標が値ａに初期設定され、かつＣカウンタ
１２８の指標が値ｃに初期設定されていると仮定
している。さらに、Ｂカウンタ１２３が値ｂに初
期設定されており、かつＦメモリ１０６の位置ｂ
には０が記憶されていると仮定している。したが
つて、位置ｂから取り出されたＢオペランド１１
０をＡオペランド１０８に加えると、最初のＡオ
ペランド１０８と同じＣ結果が得られる。この例では、、基底フイールド１２１，１２６，
１３１は示されていない。これらは使用できるけ
れども、Ｏであると仮定している。表2.2には、
パイプ・フイル（pipe fill）およびパイプが一杯
（full，フル）になつた場合の最初の２つの命令
サイクルの間の計算の進度が示されている。３集合および分散第４Ａ，４Ｂ図は、それぞれ集合操作、分散操
作を示す。Ｉ＝（Ｉ（０），……，Ｉ（ｎ−１））を
指標ベクトルとする。Ｘ＝（Ｘ（０），……，Ｘ（Ｎ
−１））は、ベクトルＩよりながいベクトルとす
る。ベクトルＩ，ＸからベクトルＺ＝（Ｘ（Ｉ
（０）），……，Ｘ（Ｉ（ｎ−１））を計算することを
集合操作と呼ぶ。ＩとＸは上述べの通りとする。Ｙ＝（Ｙ（０），
……，Ｙ（ｎ−１））は、ベクトルＩと同じ長さの
ベクトルとする。すべてのｉ＝０，……，ｎ−１
について、ベクトルＸの要素Ｘ（ｉ）をベクトル
Ｙの要素Ｙ（Ｉ（ｉ））と置換することを、分散操
作と呼ぶ。指標ベクトルＩが固定小数点メモリ１０５にお
いて位置ｉから記憶されているとともに、ベクト
ルＸがＦメモリ１０６において位置Ｘから記憶さ
れており、ベクトルＺが集合操作によつてベクト
ルＩ，Ｘから計算され、かつＦメモリ１０６にお
いて、位置Ｚから記憶されるものと仮定する。この応用例においては、アドレスＸ＋Ｉ（０），
Ｘ＋Ｉ（１），……，Ｘ＋Ｉ（ｈ−１）のセツトを
発生させ、かつＡカウンタ１１８にロードしなけ
ればならない。まず値Ｘをマイクロプロセツサ１
０３に内的に記憶させるとともに、Ｘアドレス・
カウンタ１０４を値ｉに初期設定する。続く命令
において、カウンタ・フイールド１４４のビツト
Ｘによる制御の下、Ｘアドレス・カウンタ１０４
を増加させる。したがつて、Ｘアドレス・カウン
タ１０４は、値ｉ，ｉ＋１，ｉ＋２，……を引き
受け、その結果、固定小数点メモリ１０５のＸデ
ータ・ポート１５０にデータＩ（ｉ），Ｉ（ｉ＋
１），Ｉ（ｉ＋２）……が現れる。これらのデータ
は使用可能になると、マイクロプロセツサ１０３
にロードされ（Ｘデータ・ポート１５０がソー
ス・フイールド１４１にて指定されている），ア
ドレスＸに（Ｘ操作フイールド１４２による制御
の下、マイクロプロセツサ１０３において内的に
加算され、その和はシステム・バス１３４に乗せ
られ、（宛先フイールド１４３によつて指定され
る）Ａカウンタ１１８の指標レジスタにロードさ
れる。ベクトルＺを記憶するアドレスは連続して
いるが、既に前のセクシヨンにおいて、そのよう
なアドレスの発生のさせ方は示されている。表3.1および3.2は、集合操作の実行のためのプ
ログラムとレジスタの進度をそれぞれ示す。値ｘ
はマイクロプロセツサ１０３の内部レジスタＲ
（０）に記憶され、Ｘアドレス・カウンタ１０４
は値ｉに初期設定され、Ｃアドレス・カウンタ１
２８の指標は値ｚに初期設定され、Ｆメモリ１０
６の位置ｂは値０で記憶しており、そして、Ｂカ
ウンタ１２３の指標は値ｂに初期設定されている
と仮定する。表3.1の命令は、このような状況で集合操作を
開始する。基底フイールド１２１，１２６，１３
１は示されていないが、値ｏを持つものと仮定す
る。表3.2は、パイプが一杯になりつつある間お
よびパイプが一杯（フル）になつた場合の最初の
２つの命令サイクルの間の計算の進度が示されて
いる。分散操作は同様の方法により行われる。分散操
作の場合は、連続するＡアドレスが発生されると
ともに、アドレスＸ＋Ｉ（０），Ｘ＋Ｉ（１），……
は適当な時にＣカウンタにロードされる。４指標ベクトルの生成この応用例では、前の応用例で用いられたベク
トルＩのような指標ベクトルの、効率的な発生の
させ方が示されている。ベクトルＸ＝（Ｘ（０），……，Ｘ（Ｎ−１））が
Ｆメモリ１０６にて位置Ｘから記憶されていると
仮定する。Ｘ（Ｉ（０）），……，Ｘ（Ｉ（ｎ−１））
は、ベクトルＸの要素であつて、一定値Ｄよりも
小さいものとする。前記値ＤはＦメモリ１０６の
位置ｄに記憶されており、また、指標ベクトルＩ
＝（Ｉ（０），……，Ｉ（ｎ−１））は計算されて、
固定小数点メモリ１０５にて位置ｉから記憶され
るものと仮定する。初め、値（ｉ−１）がＸアドレス・カウンタ１
０４に記憶されていると仮定する。また、マイク
ロプロセツサ１０３の内部レジスタＲ（０）には
値１が記憶され、かつマイクロプロセツサ１０３
のアキユムレータ（acc）には、初め、値（−
１）が記憶されていると仮定する。指標ベクトルＩは、次のようにして計算され
る。Ａカウンタ１１８は、カウンタ・フイールド
１４４のビツトａによる制御の下、アドレスｘ，
ｘ＋１，……を発生させる。Ｂカウンタ１２３は
アドレスｄを保持する。基底Ａ１２１、基底Ｂ１
２６のフイールドは０である。Ｆ操作フイールド
１４７は、Ａオペランド１０８（つまりベクトル
Ｘの要素Ｘ（ｉ）からＢオペランド１１０（つま
り値Ｄ）を引くように指定する。テスト・ビツト
FT１４８は、オン状態にある。基底Ｃ１３１の
フイールドは、Ｆ−ALU１１３による演算結果
が０より小さい場合に、Ｆ条件コード１１６がオ
ンとなるような条件コード・マスクを指定する。
Ｃカウンタ１２８の値は０である（もし０でない
と、Ｃカウンタの頭のビツトが、回路１３０を経
由してくる条件コード・マスクと干渉する可能性
がある）。Ｆコード１１６の機能として、２つの命令のう
ちの１つが取り出される。例えば、命令コードが
０の場合に、命令ａが取り出され、０でない場合
に、命令ｂが取り出される。どちらの命令でも、
レジスタＲ（０）の内容は、マイクロプロセツサ
１０３のアキユムレータに加算される。このよう
にして、アキユムレータの値は、「Ｘ（ｊ）＜Ｄ？」
というテストが、前記命令を取り出す条件コード
を作ることになるような指標ｊと等しくなる。命
令ａでは、他の何もなされない。命令ｂでは、ア
キユムレータの新しい値がシステム・バス１３４
に乗せられ、宛先フイールド１４３による制御の
下、固定小数点メモリ１０５のＸデータ・ポート
１５０にロードされる。また、命令ｂでは、カウ
ンタ・フイールド１４４のビツトＸによる制御の
下、Ｘアドレス・カウンタ１０４は増加される。
指標ｊが「Ｘ（ｊ）＜Ｄ」というテストが命令ｂを
取り出す結果を招くようなｋ番目の指標であつた
ならば、Ｘアドレス・カウンタ１０４は値（ｉ＋
ｋ＝１）まで増加し、値ｊ＝Ｉ（ｋ−１）が、固
定小数点メモリ１０５の位置（ｉ＋ｋ−１）に記
憶される。表4.1，４，２は、上述のようにして、指標ベ
クトルＩを発生させて固定小数点メモリ１０５に
記憶させるプログラムとレジスタの進度をそれぞ
れ示す。Ｘ（１），Ｘ（２）はＤより小さく、かつ
Ｘ（０），Ｘ（３），Ｘ（４）はＤより大きいと仮定
する。表4.1では、上述にようにして指標ベクト
ルＩの発生を開始する一連の命令が示されてい
る。表4.2では、パイプ・フイルおよびパイプ一
杯になつた場合の最初の２つの命令サイクルの間
の計算の進度が示されている。Ｆメモリ１０６の実現第５図は、Ｆメモリ１０６のような３ポート
RAMの、よく知られた実現方法を示す。各位置
は、２つのバンク、つまりＡバンク５１３に１
度、Ｂバンク５１４に１度、複写される。Ａオペ
ランドを取り出すために、Ａアドレス１０７が、
Ａアドレス・マルチプレクサ５１１を経てＡバン
ク５１３に送られる。Ａオペランドは、Ａアドレ
ス１０７によつて指定された位置から取り出さ
れ。Ａオペランド・ポート１０８にロードされ
る。Ｂオペランドを取り出すためには、Ｂアドレス１
０９が、Ｂアドレス・マルチプレクサ５１２を経
てＢバンク５１４に送られる。Ｂオペランドは、
Ｂアドレス１０９によつて指定された位置から取
り出され、Ｂオペランド・ポート１１０にロード
される。Ｃ結果を記憶するために、Ｃアドレス１１２
が、Ａアドレス・マルチプレクサ５１１を経てＡ
バンク５１３に送られ、かつ、Ｂアドレス・マル
チプレクサ５１２を経てＢバンク５１４に送られ
る。Ｃ結果ポート１１１からのデータは、ドライ
バ５１５を経由してＡバンク５１３のデータ・ポ
ート５１７に送られる。データは、そこからＣア
ドレス１１２によつて指定される位置に記憶され
る。また、Ｃ結果ポート１１１からのデータは、
ドライバ５１６を経由してＢバンク５１４のデー
タ・ポート５１８にも送られる。データは、そこ
からＣアドレス１１２によつて指定される位置に
記憶される。１命令サイクルの間の２回の読取りと１回の書
込みからなるアドレス操作では、命令サイクルの
前半では読取りが行われ、後半で書込みが行われ
る。本実施例を実現する構成装置表５では、複数ポートメモリ１０６を除き、第
１図に示される浮動小数点プロセツサのモジユー
ルを実現する部品であつて、広く手に入るものが
記載されている。表６では、第５図に示される３
ポートRAMのモジユールを実現する部品が示さ
れている。結び以上、開示したものは、３アドレス・コード操
作を効率よく行うのに適用される、浮動小数点プ
ロセツサのための強力なアーキテクチヤである。
実施例とその応用例は、説明用に選ばれたもので
ある。もちろん、本発明の要旨を逸脱しない範囲
で、種々の変形が可能であることは言うまでもな
い。

【表】

【表】Ｅ発明の効果本発明によれば、３アドレス式コンピユターに
おけるアドレス指定能力が飛躍的に高まり、ベク
トルに対する操作がアドレスの非自明の更新を伴
う場合でも、速いベクトル・モードで行うことが
可能になる。

【図面の簡単な説明】

第１Ａ，１Ｂおよび１Ｃ図は、一緒になつて本
発明の説明図を構成する図、第１Ｄ図は第１Ａ乃
至第１Ｃ図の並べ方を説明する図、第２Ａ，２Ｂ
図は、本発明の一面が教える基底アドレス指定に
よりもたらされるフレキシビリテイを示す図、第
３図は、１応用例として、本発明によるベクト
ル・アドレスの非自明の更新を示す図、第４Ａ，
４Ｂ図は、本発明により効率よく行われる集合お
よび分散操作をそれぞれ示す図、第５図は、本発
明と用いられる３ポート・メモリの説明図であ
る。

Claims

【特許請求の範囲】１連続するサイクルにおいて、命令ワードに応
答し、ｒビツトのアドレスによつてアドレス指定
可能なデータ・オブジエクトを記憶するメモリの
ために、アドレスを発生させるための装置であつ
て、該メモリが、少なくとも、第１のｒビツト・
アドレス・レジスタと関連する出力レジスタ、第
２のｒビツト・アドレス・レジスタと関連する出
力レジスタおよび第３のｒビツト・アドレス・レ
ジスタと関連する入力レジスタを有するものであ
り、第１のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第１の指標を
記憶する第１の指標レジスタと、第２のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第２の指標を
記憶する第２の指標レジスタと、第３のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第３の指標を
記憶する第３の指標レジスタと、１サイクルにおいて、命令ワードの少なくとも
一部に応答し、該サイクルの間に、独立して、第
１、第２および第３の指標レジスタの第１、第
２、および第３の指標をそれぞれ増加させるカウ
ンタ手段と、１サイクルにおいて、命令ワードの少なくとも
一部に応答し、該サイクルの間に、独立して、第
１、第２および第３の指標の少なくとも１つを更
新するために、第１、第２および第３の指標レジ
スタの少なくとも１つに任意の指標を与える手段
とから成ることを特徴とする３アドレス・コード
の指標づけ装置。２連続するサイクルにおいて、命令ワードに応
答し、ｒビツトのアドレスによつてアドレス指定
可能なデータ・オブジエクトを記憶するメモリの
ために、アドレスを発生させる装置であつて、該
メモリが、少なくとも第１のｒビツト・アドレ
ス・レジスタと関連する出力レジスタ、第２のｒ
ビツト・アドレス・レジスタと関連する出力レジ
スタおよび第３のｒビツト・アドレス・レジスタ
と関連する入力レジスタを有するものであり、第１のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第１の指標を
記憶する第１の指標レジスタと、第２のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第２の指標を
記憶する第２の指標レジスタと、第３のｒビツト・アドレス・レジスタにアドレ
スとして与えるための、変更可能な第３の指標を
記憶する第３の指標レジスタと、１サイクルにおいて、命令ワードの少なくとも
一部に応答し、該サイクルの間に、独立して、第
１、第２および第３の指標レジスタの第１、第２
および第３の指標をそれぞれ増加させるカウンタ
手段と、第１、第２および第３の指標レジスタの少なく
とも１つと通信して、１サイクルにおいて、それ
ぞれの指標の上位のｍ（ｒより小さい）ビツトを
命令ワードからのｍビツトと組み合わせ、該サイ
クルの間に、それぞれのｒビツト・アドレス・レ
ジスタに与えるためのアドレスを発生させる手段
と、から成ることを特徴とする３アドレス・コードの
指標づけ装置。