JPH01237766A - データ処理装置およびそれを用いた画像データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理技術における算術論理演算及び積和
演算機能の高速化及び高精度化に係り、特に音声１画像
信号処理分野におけるデータ処理に好適なデジタル信号
処理プロセッサのアーキテクチャに関する。

〔従来の技術〕

Ｅ　Ｓ　Ｓ　２−５　ｒｌｌＩＴＡｃ）ＩＩ　ＡＤＶＡ
ＮＣＥＤ　ＤＩＧＩＴＡＬＳＩＧＮＡＬ　ＰＲＯＣＥＳ
ＳＯＲＥＮＨＡＮＣＥＤ　ＦＯＲＩＭＡＧＥＪ　５ＩＣ
Ｅ’８７　Ｊｕｌｙ　Ｈｉｒｏｓｈｉｍａ　ｐｐ　　　
ニはデジタル信号処理プロセッサが開示され、プログラ
ム制御によるプロセッサにおいて、ｎビット±ｎビット
→ｎビットまたは２ｎビット±２ｎビット→２ｎビット
等の加算もしくは減算機能を有する算術論理演算器とｎ
ビットＸｎビット−２ｎビットの乗算機能を有する乗算
器を用いてデータ処理を実行する場合、積和演算ｎビッ
ト×ｎビット±２ｎビット→２ｎビットを実行する場合
は、パイプライン演算により算術論理演算器を２ｎビッ
ト長の演算器として動作させ、２ｎビット長の積和演算
が実行可能である。さらに、汎用レジスタとデータメモ
リとの間において、倍精度の二項演算は２命令で実行可
能となっているが、１命令では実行できなくなっている
。これは、従来のプロセッサが第３図に示すように算術
論理演算器１０５による１命令で実行可能な２ｎビット
の加算もしくは減算は乗算器１０９の２ｎビットの乗算
結果出力との加算もしくは減算にのみ可能であり、複数
のデータメモリ１０４に格納されたデータに関する２ｎ
ビット（３２ビット）の倍精度の高速加算に関しては考
慮がなされていないようなデータバス構成になっている
ためである。詳細を以下に説明する。

〔発明が解決しようとする課題〕

上記従来技術は、２ｎビットの算術論理演算器１０５を
用いて、複数のデータメモリ１０４に格納されたデータ
と汎用レジスタ１０６に格納されたデータとの間の２ｎ
ビットの倍精度演算を実行する場合、従来では多くのス
テップ数を要し、倍精度演算の処理速度の点で問題があ
った。

具体的には、第３図に示すように従来のプロセッサでは
、ｎビット幅のデータメモリ１０４からデータの読み出
しが可能な専用のデータバスであるところのＸバス１２
１とＹバス１２２及びデータ転送用のデータバス（Ｄバ
ス）１２３を所有し。

これらは算術論理演算器１０５及び乗算器１０９の入力
側のマルチプレクサに接続されているが。

（１）算術論理演算器１０５の入力マルチプレクサ１０
８にはデータメモリ１０４からｎピット分（ここではｎ
＝１６）Ｌかデータが直接入力されていない。

（２）乗算器１０９の出力レジスタ１１０からは、デー
タバス１２５によって２ｎビット入力されているが、デ
ータメモリ１０４とデータバス１２５の間には必ずｎビ
ット幅のマルチプレクサ１１１，１１２と乗算器１０９
が介在するため、データメモリ１０４から算術論理演算
器１０５に直接に２ｎビットのデータを供給できないな
どの戴点があり、倍精度演算を行うには２ステップ以上
の実行時間がかかつていた。

すなわち、第３図の従来のプロセッサにおいて２ｎビッ
トの倍精度の加算を実行するためには、下記のような多
くのステップを必要としていた。

〔ステップ１〕アドレスバス１２０によりバンク０のデ
ータメモリ１０４を指定して、このバンク０に格納され
た被加算データＡの下位ｎビット（ｎ　＝　１６）のデ
ータＡＱをバス１２２，１２６゜マルチプレクサ１０７
．算術論理演算器１０５を介して汎用レジスタ１０６の
下位ｎビットに格納する。

〔ステップ２〕アドレスバス１２０によりバンク０のデ
ータメモリ１０４を指定して、このバンク０に格納され
た被加算データＡの下位ｎビット（ｎ＝１６）のデータ
Ａｕをバス１２１，１２７゜マルチプレクサ１０８．算
術論理演算器１０５を介して汎用レジスタ１０６の上位
ｎビットに格納する。

〔ステップ３〕アドレスバス１２０によりバンク１のデ
ータメモリ１０４を指定して、このバンク１に格納され
た加算データＢの下位ｎビットのデータＢＱをバス１２
１，１２７．マルチプレクサ１０８を介して算術論理演
算器１０５の一方の入力に供給し、汎用レジスタ１０６
に格納された下位ｎビットの被加算データＡＱをバス１
２４．マルチプレクサ１０７を介して算術論理演算器１
０５の他方の入力に供給し、下位ｎビットの加算結果Ｃ
Ｑを汎用しレジスタ１０６の下位ｎビットに格納する。

〔ステップ４〕アドレスバス１２０によりバンク１のデ
ータメモリ１０４を指定して、このバンク１に格納され
た加算データＢの上位ｎビットのデータＢｕをバス１２
１，１２７．マルチプレクサ１０８を介して算術論理演
算器１０５の一方の入力に供給し、汎用レジスタ１０６
に格納された上位ｎビットの被加算データＡｕをバス１
２４．マルチプレクサ１０７を介して算術論理演算器１
０５の他方の入力に供給し、上位ｎビットの加算結果Ｃ
ｕを汎用レジスタ１０６の上位ｎビットに格納して、２
ｎビットの倍精度の加算を終了する。

本発明の上記の検討結果を基にしてなされたものであり
その目的とするところは、倍精度データの演算実行速度
の向上を図ることにある。

〔課題を解決するための手段〕

上記目的は、算術論理演算器の片方の入力マルチプレク
サ部の入力として異なるデータメモリからデータを読み
出し可能な２本のデータ転送用バスを設けることと、も
しくは乗算器の持つ２つの入力用マルチプレクサの出力
と乗算器の出力レジスタとを接続するデータバスを各々
に設けること及びこれらを制御する命令を持たせること
により、達成される。

これにより、異なる２つのデータメモリから各各ｎビッ
トの２つのデータを同時に読み出して、これを合成して
１つの２ｎビットのデータとし。

算術論理演算器の一方の入力データとなり、倍精度デー
タの高速演算が可能となる。

〔作用〕

（１）算術論理演算器の片方の入力マルチプレクサ部に
設けた２本のデータメモリからの読み出し可能なデータ
転送用バスは、入力用のマルチプレクサにより、２ｎビ
ットの倍長データとするかｎビットのデータとするかの
選択がなされ算術論理演算器への入力データとなる。こ
れにより、ｎビットのデータ演算及び２ｎビットの倍長
演算が汎用レジスタとの間で実行できるようになる。

（２）又は１乗算器の２つの入力マルチプレクサの出力
側と乗算器の出力レジスタとを結ぶ２つのデータバスを
設け、乗算器の入力データとするか、又は算術論理演算
器への入力データとするために乗算器の出力レジスタ側
の入力データとするかのデータバスの選択を行う、これ
により。

内部データメモリの異なる２つのメモリバンクから同時
に２つのデータを読み出して１つの倍長データとして、
これを算術論理演算器で処理することが実行可能となる
。

以上は、１マシンサイクルで実行可能であり、データ処
理が高速化され高精度の演算が実行できるようになる。

〔実施例〕

以下、本発明の実施例を第１図及び第２図により説明す
る。第１図及び第２図において、デジタル信号処理プロ
セッサである情報処理袋ｆ？ｆｌｏ。

は、ＣＰＵ等のホストコンピュータ（図示せず）又は、
↓メモリ（図示せず）からの命令を格納し解読してプロ
セッサ内の各部を制御する命令メモリ及び命令デコード
制御ブロック１０１２画像メモリ等の外部データメモリ
（図示せず）をアクセスするための外部データメモリ用
アドレス発生部１０２ｉ内部データメモリ用アドレス発
生部１０３゜内部データメモリ（バンクＯ〜バ：／７ｋ
）１０４゜ｎビット及び２ｎビットデータの加算もしく
は減算を実行する算術論理演算器１０５．ｎビット及び
２ｎビットデータの格納用汎用レジスタ１０６゜ｎビッ
トＸｎビット→→２ｎビットの乗算器１０９゜乗算器１
０９の２ｎビットの出力レジスタ１１０゜ｎビット幅の
データメモリからの読み出し専用バス１２１，１２２．
ｎビット幅のコモンデータバス１２３及び内部データメ
モリ用アドレスバス１２０等から構成されている０本発
明の装置１００は、その他の各種演算ブロック及び制御
ブロックを有しているが、ここでは本発明に関連してい
る主要なブロックだけを明示している。

以下１本発明の実施例を２つの場合に分けて説明する。

（１）本発明の装［１００における第１図の特徴は、算
術論理演算器１０５のマルチプレクサ１０８の入力側に
２本のｎビット幅のデータメモリ１０４からのデータの
読み出し専用バス１２７及び１２８を接続したところに
ある。これにより、複数個あるデータメモリパンク１０
４の内２つの相異なるデータメモリバンクから各々同時
にｎビットのデータを読み出して、かつこれら２つのデ
ータをマルチプレクサ１０８を用し１て２ｎビットの倍
精度データとして算術論理演算器１０５の入力データと
することができる。

これにより、ｎビット及び２ｎビットの演算力を可能な
算術論理演算器を用いて、データメモリのデータを２個
用いた倍精度の単項演算及び汎用レジスタの２ｎビット
データとの倍精度の二項演算が少ないマシンサイクルで
実行可能となる。

すなわち、２ｎビットの倍精度の加算の実行の様子を、
下記に説明する。

〔ステップ１〕アドレスバス１２０によりノ（ンクＯと
バンク１の複数のｌデータメモリ１０４を同時に指定し
て、バンク０に格納された被加算データＡの上位ｎビッ
トのデータＡｕをバス１２１．１２７を介してマルチプ
レクサ１０８に供給し、バンク１に格納された被加算デ
ータＡの下位ｎビットのデータＡＱをバス１２２゜１２
８を介してマルチプレクサ１０８に供給する。従って、
マルチプレクサ１０８では２ｎビットの倍精度の被加算
データＡ（＝Ａｕ、ＡＱ）が同時に得られ、このデータ
Ａは算術論理演算器１０５を介して汎用レジスタ１０６
に格納する。

〔ステップ２〕アドレスバス１２０によりバンクＯとバ
ンク１の複数のシデータメモリ１０４を同時に指定して
、バンクＯに格納された加算データＢの上位ｎビットの
データＢｕをバス１２１．１２７を介してマルチプレク
サ１０８に供給し、バンク１に格納された加算データＢ
の下位ｎビットのデータＢＱをバス１２２゜１２８を介
してマルチプレクサ１０８に供給する。従って、マルチ
プレクサ１０８では２ｎビットの倍精度の被加算データ
Ｂ（＝Ｂｕ、Ｂｕ）が同時に得られ、算術論理演算１０
５の一方の入力に供給される。同時に算術論理演算器１
０５の他方の入力にはバス１２４．マルチプレクサ１０
７１を介して汎用レジスタ１０６よす２　ｎビットの被
加算データＡが供給されるため、算術論理演算器１０５
で２ｎビットの倍精度の加算−が実行され、２ｎビット
の加算結果が汎用レジスタ１０６に格納される。

従って、内部データメモリ用アドレス演算器１０３は、
バンク０．１のデータメモリ１０４を同時に指定するた
めに一度に複数アドレスを出力することが可能である。

ここで、異なるデータメモリ１０４から各々データを読
み出すための柔軟なアドレッシングを実現するための方
法を第４図及び第５図により説明する。

第４図は、データメモリ１０４．内部データメモリ用ア
ドレス演算器Ａ２００及びＢ２０１゜アドレスバスＡ２
０２及び２０４．アドレスバスＢ２Ｏ３及び２０５．デ
ータ読み出し専用バス１２１及び１２２．コモンデータ
バス１“２３等から構成されている。

さらに、第五図はアドレスデコード部２０６゜記憶回路
２０７及び入出力バスの制御を行うマルチプレクサ２０
８，２０９，２１０等から構成されたデータメモリ１０
４の内部構成を示した図である。アドレス発生部１０３
は、複数個のアドレス演算器を有することが可能である
が、ここではアドレス演算器ＡとＢの２個所有した場合
を例にとり、説明する。各々のデータメモリ１０４は、
第５図に示すように、マルチプレクサ２０８を通してア
ドレスバスＡ及びＢのどちらか一方を選択することがで
きるようになっている。また、データの入出力はマルチ
プレクサ２０９及び２１０で制御され、マルチプレクサ
２０９はコモンデータバス１２３からのデータの書き込
み及びデータバスへのデータの読み出しを切り替える機
能をもち、かつマルチプレクサ２１０は記憶回路２０７
から読み出し専用バス１２１または１２２へのデータの
出力光を切り替える機能をもっている。これにより、大
きく２つのアドレッシング法が可能となる。

（Ａ）１つのアドレス演算器Ａ２００または０２０１を
用いて異なる２つのデータメモリの同一アドレスから各
々ｎビットのデータを、読み出し専用バス１２１及び１
２２に出力させることができる。まず、アドレス演算器
Ａ２００を用いてデータメモリー０４のバンク０及びバ
ンク１からデータを読み出す場合について説明する。ま
ず、データメモリー０４のバンクＯ及びバンク１のマル
チプレクサ２０８においてアドレスバスのＡ側２０４を
選択する。

ここで、マルチプレクサ２０８の選択方法は、マルチプ
レクサ２０８の制御用レジスタとして１ビットまたは２
ビットのアドレスバス選択レジスタを持たせておきアド
レスバスが２つある場合には、アドレスバスＡ２０４は
アタ ドレスバス選択レジス＼をＯに、またアドレスバスＢ２
Ｏ５はアドレスバス選択レジスタを１にすることによっ
て選択されるようにしておく。これにより、アドレス演
算器Ａ２００から出力されるアドレスを用いてデータメ
モリ１０４のバンクＯ及びバンク１の同一アドレスのデ
ータがアクセス可能となる。さらに、マルチプレクサ２
０９を非接続状態にしておき、かつバンク０のデータメ
モリ１０４のマルチプレクサ２１０において読み出し専
用バスのＸ側１２１を選択する一方バンク１のデータメ
モリ１０４のマルチプレクサ２１０において読み出し専
用バスのＸ側１２２を選択することによって、同一マシ
ンサイクルで異なる２つのデータメモリから同一のアド
レスにおけるデータの読み出しが可能となる。

この時、さらにアドレス演算器Ｂのアドレスを用いてバ
ンクＯ及びバンク１以外の他のバンクにデータバス１２
３に出力されているデータを書き込むことも可能となる
。

この他のバンクでは、マルチプレクサ２０９は記憶回路
２０７への書き込用のデータバスを選択し、マルチプレ
クサ２１０は非接続状態とさせる。

（Ｂ）２ツのアドレス演算器Ａ２００及びＢ２０１を用
いて異なる２つのデータメモリの各々異なるアドレスか
ら＃ｎビットのデータを、読み出し専用バス１２１及び
１２２に出力させることができる。これを、アドレス演
算器Ａ２００及びＢ２０１を用いてデータメモリ１０４
のバンクＯ及びバンク１からデータを読み出す場合につ
いて説明する。まず、前述のアドレス選択レジスタを用
いた、マルチプレクサ２０８の制御方法を用いて、デー
タメモリのバンク０及びバンク１のマルチプレクサ２０
８において、バンクＯはアドレスバスのＡ側２０４を、
バンク１はアドレスバスのＢ側２０５を選択する。これ
により、データメモリのバンク０及びバンク１において
異なるアドレスのデータの読み出しが可能となる。

さらに、マルチプレクサ２０９を非接続状態にし、バン
クＯのマルチプレクサ２１０において読み出し専用バス
のＸ側１２１を選択する一方及びバンク１のマルチプレ
クサ２１０において読み出し専用バスのＸ側１２２を選
択する。

ここで、各々のデータメモリ（バンクＯ〜バンクｋ）１
０４とデータバス１２１，１２２及び１２３との接続方
法を第６図及び第７図を用いて説明する。第１図の命令
メモリ及び命令制御部１０１に供給されるノプロセッサ
の命令体系は、第６図に示すようにｎビットから成り、
大きく分けて３つのフィールドに分割されている。ＯＦ
１はデータ演算制御及びデータバスの切り替え制御を行
うフィールド、ＯＦ２は内部アドレス演算部のアドレス
演算とアドレス出力の制御を行うフィールド及びＯＦ２
は外部アドレス演算部のアドレス演算、アドレス出力の
制御とデータＩ１０を行うフィールドになっている。こ
こでは、データメモリ１０４とデータバス１２１，１２
２及び１２３の接続法についてのみ注目しこれを以下に
説明する。また、算術論理演算器１０５及び乗算器１０
９の入力マルチプレクサ１０７，１０８，１１１及び１
１２のデータバス１２１，１２２及び１２３の入力制御
のフィールドもＯＰＩに含まれるが、これについては省
略する。第７図は、データ演算制御及びデータバスの切
替えを制御する命令コードＯＰ１を示した図である。こ
のうち、各データバスに接続するデータメモリのバンク
を指定する命令の領域がある。この領域は、第７図に示
すようにＸバス１２１．Ｙバス１２２及びＤバス１２３
には各々ｉビットを、さらにＤバス上のデータをデータ
メモリへの書き込みの指定を行うビットには１ビットを
割り当て、全部で（３ｉ　＋　１）ビットで構成されて
いる。ここで。

定数ｉは、データメモリのバンクの数（ｋ＋１）個によ
って定まる、通常は ｉ　＝１ｏｇ２　（ｋ　＋　１　） で決まる０例えば、バンクを４つ所有する場合にはｉ＝
２となり、Ｘバス、Ｙバス及びＤバスの割り合てビット
数は各々２ビットとなる。また、この時又バスが“００
″、Ｙパスが１０”及びＤバスが“１１”に指定された
場合、第４図及び第５図に示すようにデータメモリ１０
４のバンクＯのマルチプレクサ２１０はＸバス側１２」
に選択され、データメモリ１０４のバンク２のマルチプ
レクサ２１０はＹバス側１２２に選択され、さらにデー
タメモリ１０４のバンク３のマルチプレクサ２０９がＤ
バス１２３と接続状態となる。ここで、データのライト
指定のビットが１（ＯＩＩの場合、Ｘバス、Ｙバス及び
Ｄバスは全てデータメモリの各々のバンク１０４からの
データの読み出し用バスとなり、またデータのライト指
定ビットが“１”の場合、Ｄバス上のデータは、データ
メモリのバンク３のアドレスバスＡまたはＢで指定され
てアドレスに書き込みが可能となる。さらに、算術論理
演算器１０５または乗算器１０９の入力として、Ｄバス
１２３を用いたデータメモリ１０４からのデータを使用
しない場合には、データメモリの各バンク１０４のマル
チプレクサ２０９は非接続状態となるように制御する。

これによって、同一マシンサイクルで異なる２つのデー
タメモリから、各々異なるアドレスのデータを２つ同時
に読み出すことが可能となる。

上述のように、データメモリ１０４のバンク０からｎビ
ットのデータを読み出し専用バス１２１を使用して読み
出し、同時にバンク１からｎビットのデータを読み８専
用バス１２２を使用して読み出し、マルチプレクサ１０
８で２つのｎビットのデータを２ｎビットのデータとす
る。この時、２つのデータの上位、下位への格納は１選
択したバス１２１及び１２２によって決定されるものと
する０例えば、バス１２１が上位側、バス１２２が下位
側へ格納する。このように、上位、下位が指定された後
、算術論理演算器１０５において、２ｎビットの倍精度
の単項演算または汎用レジスタ１０６との２ｎビットの
倍精度の２項演算が１マシンサイクルで実行できる。

（２）本発明の第２の実施例を第２図に示す、第２の実
施例の特徴は１乗算器１０９の入力のマルチプレクサ１
１１及び１１２の出力側と乗算器１０９の出力レジスタ
１１０の入力側との間にｎビット幅のデータバス１３２
及び１３２′を２本設けたところにある。これにより、
（１）で説明したデータメモリのアドレッシング法を用
いることにより、２つの異なるデータメモリから各々同
時にｎビットのデータを、読み出し専用バス１２１及び
１２２を介して読み出し、各各のデータを、データバス
１３２及び１３２′を通して乗算器１０９の２ｎビット
幅の出力レジスタ１１０の上位ｎビット及び下位ｎビッ
トに格納し、２ｎビットの倍精度データとする。

さらに、この２ｎビットの倍精度データは、データバス
１３１を用いて算術論理演算器１０５の一方の入力デー
タとすることができる。この時、マルチプレクサ１１２
及び１１１において、入力側を各々バス１２１．バス１
２２に選択す、る−力出力側を各々データバス１３２．
データバス１３２′に選択する。すなわち、（１）の場
合と同様に、算術論理演算器１０５において倍精度デー
タの単項演算及び汎用レジスタ１０６の倍精度データと
の２項演算が実行可能となる。

また、出力レジスタ１１０には、読み出し専用バス１２
１上のデータが出力レジスタ１１０の上位側に保持され
、読み出し専用バス１２２上のデータが出力レジスタ１
１０の下位側に保持される。この時、出力レジスタ１１
０の上位及び下位側の合わせた２ｎビットの１１０との
間を接続するデータバスｉその制御手段だけで済むとい
う大きな利点がある。

以上のように、本実施例によればデータバスの付加及び
これを制御する命令を持たせることによって、算術論理
演算器における倍精度データの演算を高速に実行させる
ことができる。

倍精度データを、データバス１３１を通しかつマルチプ
レクサ１０８を通して算術論理演算器１０５に供給され
倍精度の演算を少ないマシンサイクルで実行させること
ができ、かつ乗算器１０９の出力レジスタ１１０を単に
乗算結果の出力データを保持させるだけでなく、汎用レ
ジスタ一種として使用することが可能となる。

特に、第２図の実施例の場合、従来のプロセッサでも、
算術論理演算器１０５のマルチプレクサ１０８には、も
ともと乗算器１０９の出力レジスタ１１０から２ｎビッ
ト幅にデータバス１３１が入力されており、データバス
１３１を選択するための基本的なハードウェアも備わっ
ている。したがって、本実施例を実現するために必要と
なることは１乗算演算以外にもデータバス１３１を選択
するための制御命令の追加とその命令デコードのための
若干のハードウェアの追加及び乗算器側のいて、第８図
に示した応用システムに適用できる。

この応用システムは、主メモリ３００．８ビット。

１６ビットまたは３２ビットのホストコンピュータ３０
１．第１図又は第２図の実施例による本プロセッサ３０
２２画像データ格納用メモリ３０３及び表示手段として
のＣＲＴ３０４等から構成され、さらに他の入出力装置
（例えばハードディスクカメラ、プリンタ、スキャナ等
）が含まれている。このシステムは、静止画の画像処理
に適し、画像の高速処理が実現可能である。特に画像処
理の例として、２次元座標変換用のアフィン変換、空間
フィルタ及びヒストグラム変換、離散コサイン変換等の
処理が高速に実行でき、さらにこれらは画像の認識や画
像の通信等の画像処理の広い分野に対応できるようにな
っており、３次元グラフィックスへの応用も可能である
。

特に、３次元グラフィックスで良く使用される座標変換
には高精度の演算が要求され、第８図の応用システムに
おける３２ビットの倍精度の高速加算はこのような高速
座標変換に特に有効である。

〔発明の効果〕

以下、本発明の詳細な説明する。

本発明によれば、倍精度データ演算が少ないマシンサイ
クルで実行可能となるため、精度が要求されるデータ処
理１例えば音声信号処理や画像信号処理等において、デ
ータ演算の高速化を実現できる。さらに１本発明によれ
ば、複数本ある専用のデータ転送用バスのバス幅（ビッ
ト長）を変えることなく、データバス及びこれを制御す
る命令を持たせることにより倍精度演算が可能となり。

かつプロセッサ作製時におけるハードウェアの低減化及
びチップ面積の低減によるコスト低下が実現できる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の実施例による情報
処理装置のブロック配線図、第３図は従来の情報処理装
置のブロック配線図、第４図はデタメモリ、アドレス演
算器及びデータバスの構成を示す図、第５図はデータメ
モリの構成、第６図はプロセッサの命令体系を示す図、
第７図はデータ転送用バスの切り替え制御を行う命令コ
ード部を示した図及び第８図は本発明の機能をもつプロ
セッサの応用システムの構成を示した図である。 １００・・・情報処理装置のブロック配線図、１０１・
・・命令メモリ及び命令制御部、１０２・・・外部デー
タメモリ用アーレス発生部、１０３・・・内部データメ
モリ用アドレス発生部、１０４・・・データメモリ（バ
ンクＯ〜バンクｋ）、１０５・・・算術論理演算器（ｎ
ビット／　２　ｎビット）、１０６・・・汎用レジスタ
（ｎビット／　２　ｎビット）、１０７，１０８・・・
入力バス制御用マルチプレクサ、１０９・・・乗算器（
ｎビット×ｎビット→２ｎビット）、１１０・・・乗算
器の出力レジスタ（２ｎビット）、１１１゜１１２・・
・乗算器の入力バス制御用マルチプレクサ、１２０・・
・内部データメモリ用アドレスバス、１２１゜１２２・
・・ｎビット幅のデータ転送用バス、１２３・・・ｎビ
ットのデータバス、１２４・・・汎用レジスタ１０６と
入力マルチプレクサ１０７とを結ぶ２ｎビットのデータ
バス、１２５・・・汎用レジスタ１０６とデータバス１
２３を結ぶデータバス、１２６・・・データバス１２２
と入力マルチプレクサ１０７を結ぶデータバス、１２７
・・・データバス１２１と入力マルチプレクサ１０８を
結ぶデータバス、１２８・・・データバス１２２と入力
マルチプレクサ１０８を結ぶデータバス、１２９・・・
データバス１２３と入力マルチプレクサ１０８を結ぶデ
ータバス、１３０・・・入力マルチプレクサ１０７，１
０８を制御する制御信号線、１３１・・・乗算器の出力
レジスタ１１０と入力マルチプレクサ１０８を結ぶ２ｎ
ビットのデータバス、１３２・・・乗算器の入力マルチ
プレクサ１１１，１１２と出力レジスタ１１０とを結ぶ
データバス、１３３・・・乗算器の入力マルチブレクサ
１１１，１１２を制御する制御信号線、２００・・・ア
ドレス演算器Ａ、２０１・・・アドレス演算器Ｂ、２０
２・・・アドレス演算器Ａの出力用アドレスバス、２０
３・・・アドレス演算器Ｂの出力用アドレスバス、２０
４・・・データメモリ用アドレスバスＡ、２０５・・・
データメモリ用アドレスバスＢ。 ２０６・・・アドレスデコード部、２０７・・・記憶回
路、２０８・・・アドレスバスＡ及びＢを切り替えるマ
ルチプレクサ、２０９・・・データバスのリードとライ
トを切り替えるマルチプレクサ、２１０・・・データ転
送用バスＸ及びＹへの出力を切り替えるマルチプレクサ
、３００・・・ホストコンピュータ３０１の主メモリ、
３０１・・・本プロセッサ３０２の制御用のホストコン
ピュータ、３０２・・・本プロセッサ、３０３・・・画
像データ格納用メモリ、３０４・・・画像／λ／、／２
２　　　寥えみ止い−キ用Ｉぐス　　　１ｘ７　／２Ｊ
’　　　　ｉｌみ（ぢし傳ｍバスイ　２　図 芽３　図 第４図

Claims (1)

1. 【特許請求の範囲】 １、データ処理装置であつて； （１）ｎビット幅をそれぞれ有する第１および第２のバ
   スと； （２）上記第１および第２のバスに接続された第１の記
   憶手段と； （３）上記第１および第２のバスに接続された第２の記
   憶手段と； （４）上記第１および第２の記憶手段から上記第１およ
   び第２のバスに情報を転送する如くアドレス信号を発生
   し上記第１および第２の記憶手段に供給する第１の手段
   と； （５）その一方の入力に上記第１のバスの情報が供給さ
   れ、その他方の入力に上記第２のバスの情報が供給され
   る乗算器と； （６）加算もしくは減算を実行する算術論理演算器と； （７）上記算術論理演算器の出力もしくは第２のバスの
   情報のいずれかを上記算術論理演算器の一方の入力に選
   択的に供給する第２の手段と； （８）上記加算器の２ｎビット幅出力もしくは上記第１
   と第２のバスの情報のいずれかを上記算術論理演算器の
   他方の入力に選択的に供給する第３の手段とを具備して
   なることを特徴とするデータ処理装置。 ２、請求項１記載のデータ処理装置であつて、上記第１
   の手段によつて上記第１および第２の記憶手段を同時に
   アクセスすることによつて上記第１および第２の記憶手
   段から上記第１および第２のバスに情報を同時に転送せ
   しめ、上記第１のバスよりの情報および上記第２のバス
   よりの情報をそれぞれ２ｎビットの上位ｎビットおよび
   下位ｎビットの一方および他方として上記算術論理演算
   器の他方の入力に同時に供給することを特徴とするデー
   タ処理装置。 ３、データ処理装置であつて； （１）第１および第２のバスと； （２）その一方の入力に上記第１のバスの情報が供給さ
   れ、その他方の入力に上記第２のバスの情報が供給され
   る乗算器と； （３）加算もしくは減算を実行する算術論理演算器と； （４）上記算術論理演算器の出力もしくは第２のバスの
   情報のいずれかを上記算術論理演算器の一方の入力に選
   択的に供給する第１の手段と； （５）上記加算器の出力もしくは上記第１と第２のバス
   の情報のいずれかを上記算術論理演算器の他方の入力に
   選択的に供給する第２の手段とを具備してなることを特
   徴とするデータ処理装置。 ４、請求項３記載のデータ処理装置であつて、 （６）上記第１および第２のバスに接続され、情報を格
   納する記憶手段をさらに具備してなることを特徴とする
   データ処理装置。 ５、請求項４記載のデータ処理装置であって、 （７）上記記憶手段をアクセスする第３の手段をさらに
   具備してなり、該第３の手段によつて上記記憶手段をア
   クセスすることにより上記記憶手段から上記第１および
   第２のバスにそれぞれｎビットの情報を同時に転送せし
   め、上記第１のバスよりの情報および上記第２のバスよ
   りの情報をそれぞれ２ｎビットの上位ｎビットおよび下
   位ｎビットの一方および他方として上記算術論理演算器
   の他方の入力に同時に供給することを特徴とするデータ
   処理装置。 ６、データ処理装置であつて； （１）ｎビット幅をそれぞれ有する第１および第２のバ
   スと； （２）上記第１および第２のバスに接続された第１の記
   憶手段と； （３）上記第１および第２のバスに接続された第２の記
   憶手段と； （４）上記第１および第２の記憶手段から上記第１およ
   び第２のバスに情報を転送する如くアドレス信号を発生
   し上記第１および第２の記憶手段に供給する第１の手段
   と； （５）加算もしくは減算を実行する算術論理演算器と； （６）上記算術論理演算器の出力もしくは第２のバスの
   情報のいずれかを上記算術論理演算器の一方の入力に選
   択的に供給する第２の手段と； （７）上記第１と第２のバスの情報を上記算術論理演算
   器の他方の入力に選択的に供給する第３の手段とを具備
   してなり、 上記第１の手段によつて上記第１および第 ２の記憶手段を同時にアクセスすることによつて上記第
   １および第２の記憶手段から上記第１および第２のバス
   に情報を同時に転送せしめ、上記第１のバスよりの情報
   および上記第２のバスよりの情報をそれぞれ２ｎビット
   の上位ｎビットおよび下位ｎビットの一方および他方と
   して上記算術論理演算器の他方の入力に同時に供給する
   ことを特徴とするデータ処理装置。 ７、画像データ処理システムであつて； （１）データ処理装置と； （２）表示手段とを具備してなり、 上記データ処理装置は請求項１乃至６のいずれかに規定
   されてなることを特徴とする画像データ処理システム。 ８、請求項７記載の画像データ処理システムであって、 上記データ処理装置中の算術論理演算器は３次元グラフ
   ィックスの座標変換に用いられる２ｎビットの加算もし
   くは減算を実行することを特徴とする画像データ処理シ
   ステム。