JPH02255916A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH02255916A JPH02255916A JP1155974A JP15597489A JPH02255916A JP H02255916 A JPH02255916 A JP H02255916A JP 1155974 A JP1155974 A JP 1155974A JP 15597489 A JP15597489 A JP 15597489A JP H02255916 A JPH02255916 A JP H02255916A
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- sequence
- multiplication
- parallel
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- 238000012545 processing Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 abstract description 11
- 238000007667 floating Methods 0.000 description 27
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- 238000012360 testing method Methods 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
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- 238000004891 communication Methods 0.000 description 1
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- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明はデータ処理システムにおける浮動小数点演算
に関し、より具体的には浮動小数点演算の間に入出力操
作を同時に行えるようにした浮動小数点装置に関する。
に関し、より具体的には浮動小数点演算の間に入出力操
作を同時に行えるようにした浮動小数点装置に関する。
Ｂ、従来技術
伝統的にはコンピュータは整数演算を実行する。
すなわちコンピュータはビットとして表現された２進整
数（２進デジツト）の加算および減算を実行する。浮動
小数点演算もコンピュータで実行される。浮動小数点演
算パラメータは仮数および指数を含む。浮動小数点演算
を実行する手順は整数演算の手順と異なっており、より
複雑である。そして複雑であるために、多くのコンピュ
ータは特殊目的のハードウェアを有し浮動小数点演算操
作を実行するようになっている。このハードウェアは通
常、浮動小数点ユニットと呼ばれ、中央処理ユニット（
ＣＰ Ｕ）とは別個に設けられている。
数（２進デジツト）の加算および減算を実行する。浮動
小数点演算もコンピュータで実行される。浮動小数点演
算パラメータは仮数および指数を含む。浮動小数点演算
を実行する手順は整数演算の手順と異なっており、より
複雑である。そして複雑であるために、多くのコンピュ
ータは特殊目的のハードウェアを有し浮動小数点演算操
作を実行するようになっている。このハードウェアは通
常、浮動小数点ユニットと呼ばれ、中央処理ユニット（
ＣＰ Ｕ）とは別個に設けられている。
ＩＢＭ ＲＴ ＰＣワークステーションでは、浮動
小数点ユニットはバスを介してＣＰＵに接続されている
。ＣＰＵは浮動小数点命令を実行する際にバスを介して
コマンドを浮動小数点ユニットに送出してこれらコマン
ドを実行し、さらにＣＰＵ内の命令実行を、ＦＰＵ （
浮動小数点ユニット）がその演算操作を実行する際に、
継続する。
小数点ユニットはバスを介してＣＰＵに接続されている
。ＣＰＵは浮動小数点命令を実行する際にバスを介して
コマンドを浮動小数点ユニットに送出してこれらコマン
ドを実行し、さらにＣＰＵ内の命令実行を、ＦＰＵ （
浮動小数点ユニット）がその演算操作を実行する際に、
継続する。
科学およびエンジニアリングのアプリケーションでは、
浮動小数点ベクトル演算が重要である。
浮動小数点ベクトル演算が重要である。
そしてＦＰＵが効率良くベクトル浮動小数点演算を実行
することが要請される。伝統的にベクトル処理は大容量
のローカル・メモリが必要である点に特徴があり、この
ローカル・メモリに大量のベクトル・ベースのデータが
ストアされ、これによってベクトル・プロセッサがシス
テム・プロセッサとインターフェースすることなしに操
作を行えるようになっている。このような植成において
はシステム・プロセッサおよびベクトル・プロセッサ間
のバスの能力は問題とならない。ベクトル処理実行時間
のベクトル入出力Ｃｌ１０）時間に対する割合いは大き
いからである。
することが要請される。伝統的にベクトル処理は大容量
のローカル・メモリが必要である点に特徴があり、この
ローカル・メモリに大量のベクトル・ベースのデータが
ストアされ、これによってベクトル・プロセッサがシス
テム・プロセッサとインターフェースすることなしに操
作を行えるようになっている。このような植成において
はシステム・プロセッサおよびベクトル・プロセッサ間
のバスの能力は問題とならない。ベクトル処理実行時間
のベクトル入出力Ｃｌ１０）時間に対する割合いは大き
いからである。
しかし大容量のローカル・メモリは高価である。
この発明はＦＰＵ演算操作をＦＰＵ Ｉ１０操作と同
時に行えるようにして、このようなジレンマを解消する
ようにするものである。
時に行えるようにして、このようなジレンマを解消する
ようにするものである。
Ｃ６発明の要旨
この発明によれば一連の操作シーケンスを実行し、所与
の結果を得るシステムが提供される。この場合、このシ
ステムは（１）各操作シーケンスからの結果を継続して
計算処理するステップと、（２）現行シーケンスの操作
結果を計算処理する間に先行シーケンスの計算処理結果
を読み出すステップとを含む。また、一連の操作シーケ
ンスを計算処理しその結果を供給し、（１）各操作シー
ケンスについて結果を継続して計算処理するステップと
、（２）現行シーケンスの操作結果を計算処理する間に
次シーケンスの計算処理用のパラメタを書き込むステッ
プとを含むシステムも提供される。このような態様で、
入力および出力操作が計算処理操作と同時に実行される
。
の結果を得るシステムが提供される。この場合、このシ
ステムは（１）各操作シーケンスからの結果を継続して
計算処理するステップと、（２）現行シーケンスの操作
結果を計算処理する間に先行シーケンスの計算処理結果
を読み出すステップとを含む。また、一連の操作シーケ
ンスを計算処理しその結果を供給し、（１）各操作シー
ケンスについて結果を継続して計算処理するステップと
、（２）現行シーケンスの操作結果を計算処理する間に
次シーケンスの計算処理用のパラメタを書き込むステッ
プとを含むシステムも提供される。このような態様で、
入力および出力操作が計算処理操作と同時に実行される
。
この発明の好ましい実施例においては、さらに操作シー
ケンスの計算処理結果をレジスタにストアするようにし
ている。レジスタは操作の次シーケンスのパラメータも
含んでいる。この実施例では、パラメタは結果またはパ
ラメータをストアするのに割り当てられ、この割り当て
は、計算処理の継続中維持される。
ケンスの計算処理結果をレジスタにストアするようにし
ている。レジスタは操作の次シーケンスのパラメータも
含んでいる。この実施例では、パラメタは結果またはパ
ラメータをストアするのに割り当てられ、この割り当て
は、計算処理の継続中維持される。
この発明の好ましい実施例の一部として操作シーケンス
結果の計算処理がベクトル算術アプリケーション上で実
行される。ベクトル算術アプリケーションはパイプライ
ンの態様で実行される。実際のベクトル算術は乗算およ
び加算操作を含む。
結果の計算処理がベクトル算術アプリケーション上で実
行される。ベクトル算術アプリケーションはパイプライ
ンの態様で実行される。実際のベクトル算術は乗算およ
び加算操作を含む。
これら操作が実行されるときに、レジスタの読み出しが
行われる。これらレジスタには先行操作の結果がストア
されている。また現行の算術操作の実行中に、次の算術
操作用のオペランドがレジスタに転送される。いくつか
の算術操作がパイプラインの態様で実行され、またこれ
らパイプライン操作の各々と同時に入出力操作が実行さ
れるので、算術操作および入出力操作の実行速度が大幅
に向上する。
行われる。これらレジスタには先行操作の結果がストア
されている。また現行の算術操作の実行中に、次の算術
操作用のオペランドがレジスタに転送される。いくつか
の算術操作がパイプラインの態様で実行され、またこれ
らパイプライン操作の各々と同時に入出力操作が実行さ
れるので、算術操作および入出力操作の実行速度が大幅
に向上する。
Ｄ、実施例
この発明は浮動小数点算術操作の計算処理に関連する。
第１Ａ図は従来の浮動小数点算術操作用の単純なループ
を示す。ステップ１０においてループ・カウント■が１
にセットされる。ステップ１２においてＹ （Ｉ）がＹ
（Ｉ）プラスＸ （Ｉ）本Ｋにセットされる。ステッ
プ１４においてル−プ・カウントエが増分される。ステ
ップ１６でＩが所定のパラメータＮより小さいか否かが
判断される。Ｎはループ計算処理の回数を示す。カウン
トエがＮより小さければ処理はステップ１２に戻る。カ
ウントエがＮ以上であればこの処理は終了する。 実際
に実行される計算操作は第１Ｂ図に示されるコンピュー
タ・インストラクションに説明される。最初定数Ｋがレ
ジスタＲＯに転送される。つぎに浮動小数点乗算操作が
実行される。ここでＸ （１）がレジスタＲ１に転送さ
れ、Ｒ１はＲＯで乗算され、その結果がＲ１に転送され
る。
を示す。ステップ１０においてループ・カウント■が１
にセットされる。ステップ１２においてＹ （Ｉ）がＹ
（Ｉ）プラスＸ （Ｉ）本Ｋにセットされる。ステッ
プ１４においてル−プ・カウントエが増分される。ステ
ップ１６でＩが所定のパラメータＮより小さいか否かが
判断される。Ｎはループ計算処理の回数を示す。カウン
トエがＮより小さければ処理はステップ１２に戻る。カ
ウントエがＮ以上であればこの処理は終了する。 実際
に実行される計算操作は第１Ｂ図に示されるコンピュー
タ・インストラクションに説明される。最初定数Ｋがレ
ジスタＲＯに転送される。つぎに浮動小数点乗算操作が
実行される。ここでＸ （１）がレジスタＲ１に転送さ
れ、Ｒ１はＲＯで乗算され、その結果がＲ１に転送され
る。
浮動小数点の加算はＹ （Ｉ）をレジスタＲ２に転送し
、Ｒ２をＲ１に加算し、その結果をＲ２に転送すること
によって実行される。最後に、操作の結果は、Ｒ２の内
容をＹ （Ｉ）にストアすることによって読み出される
。
、Ｒ２をＲ１に加算し、その結果をＲ２に転送すること
によって実行される。最後に、操作の結果は、Ｒ２の内
容をＹ （Ｉ）にストアすることによって読み出される
。
第２図は従来例のタイミングを示す。この例では乗算操
作２ｏが実行され、そののち加算操作２２が実行され、
つぎに読み出し操作２４が実行される。ループ・カウン
トＩが増分され、つぎの乗算操作２６、加算操作２８お
よび読み出し操作３０が同様に実行される。
作２ｏが実行され、そののち加算操作２２が実行され、
つぎに読み出し操作２４が実行される。ループ・カウン
トＩが増分され、つぎの乗算操作２６、加算操作２８お
よび読み出し操作３０が同様に実行される。
このように、これら操作の各々はループ・カウントに応
じて実行される。すなわち同一のパラメタエに関連する
すべての操作は継続した順番で起こり、つぎのオペラン
ド（Ｉ＋１）は先行する組の操作が終了するまで使用さ
れない。換言すれば、■の操作シーケンスとＩ＋１の操
作シーケンスとの間には混在もオーバーラツプもない。
じて実行される。すなわち同一のパラメタエに関連する
すべての操作は継続した順番で起こり、つぎのオペラン
ド（Ｉ＋１）は先行する組の操作が終了するまで使用さ
れない。換言すれば、■の操作シーケンスとＩ＋１の操
作シーケンスとの間には混在もオーバーラツプもない。
第３図はデータ処理システムのブロック図である。この
データ処理システムは浮動小数点ユニット１０１を有し
、この浮動小数点ユニット１０１がバス５４によってＤ
ＭＡコントローラ５３に接続されている。そしてこのＤ
ＭＡコントローラ５３がバス５１を介してシステム・プ
ロセッサ５０およびシステム・メモリ５２に接続されて
いる。
データ処理システムは浮動小数点ユニット１０１を有し
、この浮動小数点ユニット１０１がバス５４によってＤ
ＭＡコントローラ５３に接続されている。そしてこのＤ
ＭＡコントローラ５３がバス５１を介してシステム・プ
ロセッサ５０およびシステム・メモリ５２に接続されて
いる。
浮動小数点ユニット１０１は■／○コントロール・ユニ
ット６０を有し、この工／○コントロール・ユニット６
０がシステム・プロセッサ５０および浮動小数点ユニッ
ト１０１の間、ならびにシステム・メモリ５２および浮
動小数点ユニット１０１の間でシステム・バス５４を介
して情報の転送を行う。Ｉ１０コントロール・ユニット
６０からのデータはバス６２によりレジスタ・ファイル
５８、浮動小数点乗算術論理ユニット（ＡＬＵ）６４お
よび浮動小数点乗算ユニット７４へ供給される。
ット６０を有し、この工／○コントロール・ユニット６
０がシステム・プロセッサ５０および浮動小数点ユニッ
ト１０１の間、ならびにシステム・メモリ５２および浮
動小数点ユニット１０１の間でシステム・バス５４を介
して情報の転送を行う。Ｉ１０コントロール・ユニット
６０からのデータはバス６２によりレジスタ・ファイル
５８、浮動小数点乗算術論理ユニット（ＡＬＵ）６４お
よび浮動小数点乗算ユニット７４へ供給される。
ＡＬＵ６４は浮動小数点乗算操作以外のすべての浮動少
数点、整数および論理操作を実行する。ＡＬＵ６４は最
高で４個までの操作を処理するようにパイプライン処理
の構成となっている。換言すればパイプライン・モード
では４つの操作が同時に実行され、各サイクルに１個の
操作結果が生成される。タイミング信号は信号線８を介
して発振器６から供給される。
数点、整数および論理操作を実行する。ＡＬＵ６４は最
高で４個までの操作を処理するようにパイプライン処理
の構成となっている。換言すればパイプライン・モード
では４つの操作が同時に実行され、各サイクルに１個の
操作結果が生成される。タイミング信号は信号線８を介
して発振器６から供給される。
乗算ユニット７４はすべての浮動小数点乗算を実行する
。そして倍精度で最高２個の操作、単精度で最高４個の
操作を一時にパイプラインで実行できる。単制度のモー
ドでは、乗算ユニット７４は各サイクルについて１個の
結果を生成する。倍精度モードでは４サイクルごとに１
個の結果を生成する。ＡＬＵ６４はバス６６を介して出
力をゲート要素６８に供給する。同様に乗算ユニット７
４はバス７６を介してゲート要素８０に結果を出力する
。ゲート要素６８．８０はバス６２に結合される。レジ
スタ・ファイル５８はオペランド・パラメータおよび結
果パラメータを記憶するのに用いられる。
。そして倍精度で最高２個の操作、単精度で最高４個の
操作を一時にパイプラインで実行できる。単制度のモー
ドでは、乗算ユニット７４は各サイクルについて１個の
結果を生成する。倍精度モードでは４サイクルごとに１
個の結果を生成する。ＡＬＵ６４はバス６６を介して出
力をゲート要素６８に供給する。同様に乗算ユニット７
４はバス７６を介してゲート要素８０に結果を出力する
。ゲート要素６８．８０はバス６２に結合される。レジ
スタ・ファイル５８はオペランド・パラメータおよび結
果パラメータを記憶するのに用いられる。
マイクロコード部９８およびシーケンス部１００は浮動
小数点ユニット１０１の動作を制御する。
小数点ユニット１０１の動作を制御する。
シーケンス部１００はマイクロコード部９８をアクセス
するためにアドレスを出力する。シーケンス部１００は
インストラクション・デコード部９０に接続され、この
インストラクション・デコード部９０はシステム・プロ
セッサ５０からバス５４を介してインストラクションを
受は取る。これら°インストラクションはインストラク
ション・デコード部９０でデコードされ、バス９２、ゲ
ート９４およびバス９６を介してシーケンス部１００に
供給され、実行用に特別のセクションを選択する。マイ
クロコードの個々のビットはＩ１０コントロール・ユニ
ット６０（バス８６によって）、ＡＬＵ６４ （バス８
１によって）および乗算ユニット７４（バス８２によっ
て）を制御するために用いられる。インストラクション
・デコード・ユニット９０はシステム・バス５４からイ
ンストラクションを受は取るとインストラクションを２
つのカテゴリに分離する。第１のカテゴリは順次的なイ
ンストラクション用であり、このインストラクションは
特別の継続した順序で実行されなければならない。第２
のカテゴリは平行的なインストラクション用であり、こ
のインストラクションは並行的に実行できるものである
。並行的とは、処理中の順次的インストラクションの実
行とオーバーラツプさせることができるという意味であ
る。
するためにアドレスを出力する。シーケンス部１００は
インストラクション・デコード部９０に接続され、この
インストラクション・デコード部９０はシステム・プロ
セッサ５０からバス５４を介してインストラクションを
受は取る。これら°インストラクションはインストラク
ション・デコード部９０でデコードされ、バス９２、ゲ
ート９４およびバス９６を介してシーケンス部１００に
供給され、実行用に特別のセクションを選択する。マイ
クロコードの個々のビットはＩ１０コントロール・ユニ
ット６０（バス８６によって）、ＡＬＵ６４ （バス８
１によって）および乗算ユニット７４（バス８２によっ
て）を制御するために用いられる。インストラクション
・デコード・ユニット９０はシステム・バス５４からイ
ンストラクションを受は取るとインストラクションを２
つのカテゴリに分離する。第１のカテゴリは順次的なイ
ンストラクション用であり、このインストラクションは
特別の継続した順序で実行されなければならない。第２
のカテゴリは平行的なインストラクション用であり、こ
のインストラクションは並行的に実行できるものである
。並行的とは、処理中の順次的インストラクションの実
行とオーバーラツプさせることができるという意味であ
る。
第４図は並行的な態様で多重演算シーケンス（第１Ａ図
と類似のもの）を実行する際のこの発明の動作を示すタ
イミング・チャードである。すなわち、乗算操作１１０
および加算操作１１２が継続した態様で実行される。つ
ぎに、乗算操作１１４および加算操作１１８が読み出し
操作１１６と同時に実行される。この並行操作シーケン
スは、最後の乗算および加算操作が終了す°るまで継続
し、そののち最後の読み出し操作１３２が実行される。
と類似のもの）を実行する際のこの発明の動作を示すタ
イミング・チャードである。すなわち、乗算操作１１０
および加算操作１１２が継続した態様で実行される。つ
ぎに、乗算操作１１４および加算操作１１８が読み出し
操作１１６と同時に実行される。この並行操作シーケン
スは、最後の乗算および加算操作が終了す°るまで継続
し、そののち最後の読み出し操作１３２が実行される。
好ましい実施例では、各ブロックはベクトル操作の計算
処理を表わし、このベクトル操作は４個の個別の演算操
作を含む、括弧つきのセクション１１１．１１３および
１１５は操作ループを示し、このループが最終のベクト
ル乗算および加算操作の終了まで繰り返される。このよ
うにしてこの好ましい例では読み出し操作１３２が４個
の結果を出力する。
処理を表わし、このベクトル操作は４個の個別の演算操
作を含む、括弧つきのセクション１１１．１１３および
１１５は操作ループを示し、このループが最終のベクト
ル乗算および加算操作の終了まで繰り返される。このよ
うにしてこの好ましい例では読み出し操作１３２が４個
の結果を出力する。
好ましい実施例では、ベクトル並行処理は第５Ａ図のフ
ローチャートに示される。ステップ１５０においてアレ
イ・インデックスエが初期化される。Ｊは計算処理が実
行されるべきアレイの要素の数を示し、このＪがＮに初
期化される。定数にはレジスタにストアされ、第１回目
の４個の乗算および加算操作が実行される。換言すれば
、ベクトル操作は４個のオーバーラツプした乗算および
加算操作を実行する。この場合Ｘの最初の４個の要素は
定数にで乗算され、そののちアレイＹの最初の４個の要
素に加算される。４個の操作の各々の結果は対応するレ
ジスタに転送される。ステップ１５２において、アレイ
・インデックスは４だけ増分され、ＸおよびＹのつぎの
４個の要素に関する計算処理が進められる。Ｊは４だけ
減分される。ＸおよびＹの４個の要素による計算処理が
終了しているからである。ステップ１５４において残っ
ている要素の数が４未満であれば処理はステップ１５６
に進む。そうでなければステップ１７６に進む。
ローチャートに示される。ステップ１５０においてアレ
イ・インデックスエが初期化される。Ｊは計算処理が実
行されるべきアレイの要素の数を示し、このＪがＮに初
期化される。定数にはレジスタにストアされ、第１回目
の４個の乗算および加算操作が実行される。換言すれば
、ベクトル操作は４個のオーバーラツプした乗算および
加算操作を実行する。この場合Ｘの最初の４個の要素は
定数にで乗算され、そののちアレイＹの最初の４個の要
素に加算される。４個の操作の各々の結果は対応するレ
ジスタに転送される。ステップ１５２において、アレイ
・インデックスは４だけ増分され、ＸおよびＹのつぎの
４個の要素に関する計算処理が進められる。Ｊは４だけ
減分される。ＸおよびＹの４個の要素による計算処理が
終了しているからである。ステップ１５４において残っ
ている要素の数が４未満であれば処理はステップ１５６
に進む。そうでなければステップ１７６に進む。
ステップ１５６において４個の乗算操作および４個の加
算操作が継続して実行される。４個の操作の各々はパイ
プラインの態様で前回の操作結果の読み出しと並行して
計算処理される。ステップ１５８において工およびＪカ
ウンタは図示のとおり減分される。ステップ１６０にお
いてＪが４未満であれば処理はステップ１７４に進む。
算操作が継続して実行される。４個の操作の各々はパイ
プラインの態様で前回の操作結果の読み出しと並行して
計算処理される。ステップ１５８において工およびＪカ
ウンタは図示のとおり減分される。ステップ１６０にお
いてＪが４未満であれば処理はステップ１７４に進む。
そうでなければ処理はステップ１６２に進みベクトル演
算操作を読み出し動作と並行して実行する。ステップ１
６４においてＩおよびＪは図示のとおり減分される０判
別ステップ１６６は判別ステップ１６０と同様である。
算操作を読み出し動作と並行して実行する。ステップ１
６４においてＩおよびＪは図示のとおり減分される０判
別ステップ１６６は判別ステップ１６０と同様である。
ここで再びステップ１６８において読み出し動作がベク
トル演算と並行して実行される。ステップ１７０におい
て工およびＪが減分され、判別ステップ１７２において
図示のとおり処理はステップ１５６へループ・バックす
るか、またはステップ１７４に進む、ステップ１７４に
おいて、先行の操作の結果が読み出される。
トル演算と並行して実行される。ステップ１７０におい
て工およびＪが減分され、判別ステップ１７２において
図示のとおり処理はステップ１５６へループ・バックす
るか、またはステップ１７４に進む、ステップ１７４に
おいて、先行の操作の結果が読み出される。
ステップ１７６において残っている操作（ループ・カウ
ント４より少ない）は順次的な態様で実行される。第５
Ａ図のループすなわちステップ１６２゜１６６．１６８
，１７０および１７２は繰り返され、削減可能であるが
、この実施例においてはこのような展開を採用してルー
プ分岐および実行時間の削減を図っている。
ント４より少ない）は順次的な態様で実行される。第５
Ａ図のループすなわちステップ１６２゜１６６．１６８
，１７０および１７２は繰り返され、削減可能であるが
、この実施例においてはこのような展開を採用してルー
プ分岐および実行時間の削減を図っている。
第５Ｂ図において、コンピュータ・インストラクション
が示されている。ステップ１５０では定数Ｋがレジスタ
Ｒ３２に供給される。図示のとおりベクトル乗算および
ベクトル加算操作がレジスタを用いて実行される。同様
にステップ１５６゜１６２および１６８は図示のとおり
のインストラクションを含む。ステップ１７４は、最後
に実行されるベクトル乗算および加算操作の読み出しを
含む。
が示されている。ステップ１５０では定数Ｋがレジスタ
Ｒ３２に供給される。図示のとおりベクトル乗算および
ベクトル加算操作がレジスタを用いて実行される。同様
にステップ１５６゜１６２および１６８は図示のとおり
のインストラクションを含む。ステップ１７４は、最後
に実行されるベクトル乗算および加算操作の読み出しを
含む。
第６図はベクトル演算および読み出し操作の間にレジス
タＲ１５〜Ｒ３２に出入するデータの流れを示す。当初
、定数にはＲ３２に置数される（インスタンス２００）
、レジスタ・セット２０２においては４つのＸ値がＲ１
６〜Ｒ１９に置数され、ＸとＫとの乗算結果がＲ２０〜
Ｒ２３に置数される。インスタンス２０４においては、
元のＹ置がＲ２４〜Ｒ２７に置数され、新たに算出され
たＹ値がＲ２８〜Ｒ３１に置数される。インスタンス２
０６においては次の４個のＸ値がＲ１６〜Ｒ１９に置数
され、定数と次のＸ値との最初の乗算結果がＲ２０〜Ｒ
２３に置数される。Ｒ２４〜Ｒ２７は前のシーケンスの
結果を依然保持していることに留意されたい。インスタ
ンス２０８においてＹパラメータを含んでいるＲ２８〜
Ｒ３１の内容が読み出される。換言すればそれら内容が
レジスタ・ファイル５８（第３図）からシステム・バス
５４に出力される。この処理はインスタンス２０６で示
したような２番目の乗算操作と並行して実行される。２
番目のベクトル加算操作がつぎに実行され、Ｒ２４〜Ｒ
２７にストアされていた古いＹ値を用いて新しいＹ値を
算出することになる。新しいＹ値はＲ２８〜Ｒ３１にス
トアされる。
タＲ１５〜Ｒ３２に出入するデータの流れを示す。当初
、定数にはＲ３２に置数される（インスタンス２００）
、レジスタ・セット２０２においては４つのＸ値がＲ１
６〜Ｒ１９に置数され、ＸとＫとの乗算結果がＲ２０〜
Ｒ２３に置数される。インスタンス２０４においては、
元のＹ置がＲ２４〜Ｒ２７に置数され、新たに算出され
たＹ値がＲ２８〜Ｒ３１に置数される。インスタンス２
０６においては次の４個のＸ値がＲ１６〜Ｒ１９に置数
され、定数と次のＸ値との最初の乗算結果がＲ２０〜Ｒ
２３に置数される。Ｒ２４〜Ｒ２７は前のシーケンスの
結果を依然保持していることに留意されたい。インスタ
ンス２０８においてＹパラメータを含んでいるＲ２８〜
Ｒ３１の内容が読み出される。換言すればそれら内容が
レジスタ・ファイル５８（第３図）からシステム・バス
５４に出力される。この処理はインスタンス２０６で示
したような２番目の乗算操作と並行して実行される。２
番目のベクトル加算操作がつぎに実行され、Ｒ２４〜Ｒ
２７にストアされていた古いＹ値を用いて新しいＹ値を
算出することになる。新しいＹ値はＲ２８〜Ｒ３１にス
トアされる。
インスタンス２０８および２０９はハードウェア・イン
ターロックを示す。このインターロックはレジスタＲ２
８〜Ｒ３１の中のデータの読み出しが終了するまでこれ
らレジスタに新たなデータが書き込まれないようにする
ものである。
ターロックを示す。このインターロックはレジスタＲ２
８〜Ｒ３１の中のデータの読み出しが終了するまでこれ
らレジスタに新たなデータが書き込まれないようにする
ものである。
第７Ａ図および第７Ｂ図は並行操作およびインターロッ
クを含む並行操作を示す。第７Ａ図において、＄２２０
はＮ番目のシーケンス・インストラクション２２０Ａお
よび（Ｎ＋１）番目のシーケンス・インストラクション
２２０Ｂが起こる時間間隔を表わしている。この波形は
シーケンサ１００により線８６を介して■／○コントロ
ール・ユニット６０に供給されている。インストラクシ
ョンの実行の開始２２ＯＡの間に、シーケンサ１００は
インストラクション・デコード・ユニット９０からフラ
グおよびデータを受は取る。適切なデータがＡＬＵ６４
および乗算ユニット７４ヘレジスタ・ファイル５８から
バス６２を通じて供給される。ＡＬＵ６４および乗算ユ
ニット７４によって使用されないバス・サイクルは波形
２２１によって示されている。サイクル２２１Ａ〜２２
１ＦはインストラクションＮの実行の間に必要とされな
いバス・サイクル（バス６２に対する）を表わす。これ
らサイクルはシーケンサ１００から線８６を介して工／
○コントロール・ユニット６゜への通信に利用できる。
クを含む並行操作を示す。第７Ａ図において、＄２２０
はＮ番目のシーケンス・インストラクション２２０Ａお
よび（Ｎ＋１）番目のシーケンス・インストラクション
２２０Ｂが起こる時間間隔を表わしている。この波形は
シーケンサ１００により線８６を介して■／○コントロ
ール・ユニット６０に供給されている。インストラクシ
ョンの実行の開始２２ＯＡの間に、シーケンサ１００は
インストラクション・デコード・ユニット９０からフラ
グおよびデータを受は取る。適切なデータがＡＬＵ６４
および乗算ユニット７４ヘレジスタ・ファイル５８から
バス６２を通じて供給される。ＡＬＵ６４および乗算ユ
ニット７４によって使用されないバス・サイクルは波形
２２１によって示されている。サイクル２２１Ａ〜２２
１ＦはインストラクションＮの実行の間に必要とされな
いバス・サイクル（バス６２に対する）を表わす。これ
らサイクルはシーケンサ１００から線８６を介して工／
○コントロール・ユニット６゜への通信に利用できる。
この例では、Ｉ１０コントロール・ユニット６０は時刻
２２２Ａ〜２２２Ｄの間にレジスタ・ファイル５８をア
クセスし、サイクル２２１Ｂ〜２２１Ｅの間にインスト
ラクション（Ｎ−１）用の読み出し操作を同時に行う。
２２２Ａ〜２２２Ｄの間にレジスタ・ファイル５８をア
クセスし、サイクル２２１Ｂ〜２２１Ｅの間にインスト
ラクション（Ｎ−１）用の読み出し操作を同時に行う。
この場合、インストラクション（Ｎ−１）用の並行読み
出しは順次インストラクションの実行開始後に開始する
が、インストラクションＮの実行中に完了する。波形２
２４で示すように並行読み出し操作は、順次インストラ
クションＮの実行の完了前に終了するので、次のｊ＠次
インストラクション（Ｎ＋１）の実行を図示のとおり行
える。
出しは順次インストラクションの実行開始後に開始する
が、インストラクションＮの実行中に完了する。波形２
２４で示すように並行読み出し操作は、順次インストラ
クションＮの実行の完了前に終了するので、次のｊ＠次
インストラクション（Ｎ＋１）の実行を図示のとおり行
える。
対照的な場合を第７Ｂ図に示す。この場合Ｎ番目のｊ＠
次インストラクション２２６Ａは、前と同様に実行され
る。ただし、波形２２７で示されるように３つのバス・
サイクル２２７Ａ〜２２７Ｃしか未使用で残っていない
点が異なる。この例では、Ｉ１０コントロール・ユニッ
ｌ−６（ｌｆｆｉｌの並行読み出し操作時刻２２８を開
始させる（波形２２８）。しかし、４つのバス・サイク
ルが必要であり、かつインストラクションＮ（２２６Ａ
）の実行前にたった２つの並行読み出し操作２２８Ａお
よび２２８Ｂが終了できるのみなので、残りの２つの操
作２２８Ｃおよび２２８ＤをインストラクションＮの実
行終了後（時刻２２６Ｂ）に実行する必要がある。この
時点で、すべてのバス・サイクルを利用できるようにな
り（期間２２７Ｄ）Ｉ１０コントロール・ユニット６０
が次インストラクションの開始を遅延またはインターロ
ックする。このために、工／○コントロール・ユニット
６０はバス８９を介してインストラクション・デコード
・ユニット９２に波形２３ＯＡを送出する。これにより
次インストラクション・データおよびフラグ情報がシー
ケンサ１００に送出されるのが禁止される。時刻２３０
Ｂにおいて、Ｉ１０コントロール・ユニット６０はバス
６２を開放し、次の順次インストラクション（Ｎ＋１）
が実行開始する（２２６ Ｄ）。このようなインターロ
ックが必要となるのは、独立したインストラクション（
Ｎ＋１）が並行読み出しインストラクションと同一のレ
ジスタ（第６図）を使用するからである。
次インストラクション２２６Ａは、前と同様に実行され
る。ただし、波形２２７で示されるように３つのバス・
サイクル２２７Ａ〜２２７Ｃしか未使用で残っていない
点が異なる。この例では、Ｉ１０コントロール・ユニッ
ｌ−６（ｌｆｆｉｌの並行読み出し操作時刻２２８を開
始させる（波形２２８）。しかし、４つのバス・サイク
ルが必要であり、かつインストラクションＮ（２２６Ａ
）の実行前にたった２つの並行読み出し操作２２８Ａお
よび２２８Ｂが終了できるのみなので、残りの２つの操
作２２８Ｃおよび２２８ＤをインストラクションＮの実
行終了後（時刻２２６Ｂ）に実行する必要がある。この
時点で、すべてのバス・サイクルを利用できるようにな
り（期間２２７Ｄ）Ｉ１０コントロール・ユニット６０
が次インストラクションの開始を遅延またはインターロ
ックする。このために、工／○コントロール・ユニット
６０はバス８９を介してインストラクション・デコード
・ユニット９２に波形２３ＯＡを送出する。これにより
次インストラクション・データおよびフラグ情報がシー
ケンサ１００に送出されるのが禁止される。時刻２３０
Ｂにおいて、Ｉ１０コントロール・ユニット６０はバス
６２を開放し、次の順次インストラクション（Ｎ＋１）
が実行開始する（２２６ Ｄ）。このようなインターロ
ックが必要となるのは、独立したインストラクション（
Ｎ＋１）が並行読み出しインストラクションと同一のレ
ジスタ（第６図）を使用するからである。
このようなインターロックがないと、新たなデータがＲ
２４〜３１に先行結果の読み出し前に置数され、データ
・ロスとなる。
２４〜３１に先行結果の読み出し前に置数され、データ
・ロスとなる。
第８図は第５図のループ操作（ループの第１、第２、第
３フエーズ）を示すものである。時刻２５２において乗
算操作が実行される。この操作は図示のとおり時刻２５
０で始まり、時刻２５４で終了する。これに引き続いて
、時刻２５６で加算操作が実行され、時刻２６２で終了
する。乗算操作２７４は時刻２７０で開始して加算操作
の終了とオーバーラツプすることに留意されたい。乗算
操作２５２の実行および加算操作２６０に待ち行列処理
と並行して読み出し操作２６６が実行される。この読み
出し操作は、先行する乗算および加算操作の１つの結果
（Ｒ２８〜Ｒ３１中）を読み出すものである。並行読み
出し動作は、つぎの乗算、加算計算処理の各々につき示
されるような態様で実行される。ここで、第８図に示す
乗算および加算操作の各々はベクトル乗算および加算操
作であることに留意されたい。各々はパイプ・ラインで
実行される４つのベクトル算術加算操作に継続してパイ
プラインで実行される４つの個別の乗算操作を含む。し
たがって、各読み出し操作は４つのレジスタの内容をシ
ステム・バス５４（第３図）に供給することになる。
３フエーズ）を示すものである。時刻２５２において乗
算操作が実行される。この操作は図示のとおり時刻２５
０で始まり、時刻２５４で終了する。これに引き続いて
、時刻２５６で加算操作が実行され、時刻２６２で終了
する。乗算操作２７４は時刻２７０で開始して加算操作
の終了とオーバーラツプすることに留意されたい。乗算
操作２５２の実行および加算操作２６０に待ち行列処理
と並行して読み出し操作２６６が実行される。この読み
出し操作は、先行する乗算および加算操作の１つの結果
（Ｒ２８〜Ｒ３１中）を読み出すものである。並行読み
出し動作は、つぎの乗算、加算計算処理の各々につき示
されるような態様で実行される。ここで、第８図に示す
乗算および加算操作の各々はベクトル乗算および加算操
作であることに留意されたい。各々はパイプ・ラインで
実行される４つのベクトル算術加算操作に継続してパイ
プラインで実行される４つの個別の乗算操作を含む。し
たがって、各読み出し操作は４つのレジスタの内容をシ
ステム・バス５４（第３図）に供給することになる。
またＩ／○コン１）ローラ・ユニット６ｏが、ＡＬＵ６
４中の加算操作および乗算ユニット７４中の乗算操作と
並行してレジスタ・ファイル５８に対する読み出しおよ
び書き込みの双方を実行できることを理解される。これ
は、デュアル・ボート・アクセス・メモリを用い、先の
並行読み出し操作と同様の態様でレジスタ・ファイルに
オペランド・パラメータを供給することにより実現でき
るであろう。ただし書き込み情報のアクセスは第２ボー
トを用いて行う。
４中の加算操作および乗算ユニット７４中の乗算操作と
並行してレジスタ・ファイル５８に対する読み出しおよ
び書き込みの双方を実行できることを理解される。これ
は、デュアル・ボート・アクセス・メモリを用い、先の
並行読み出し操作と同様の態様でレジスタ・ファイルに
オペランド・パラメータを供給することにより実現でき
るであろう。ただし書き込み情報のアクセスは第２ボー
トを用いて行う。
Ｅ８発明の効果
この発明によれば操作シーケンス実行中に先行操作シー
ケンスの操作結果を読み出すようにしているので処理の
高速化を実現できる。
ケンスの操作結果を読み出すようにしているので処理の
高速化を実現できる。
第１Ａ図、第１Ｂ図および第２図は従来例を説明する図
、第３図はこの発明の一実施例を示すブロック図、第４
図、第５Ａ図、第５Ｂ図、第６図、第７Ａ図、第７Ｂ図
および第８図は第３図例を説明する図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 澤 １） 俊 夫ループ外の
浮動ｒ」、数、☆、イシストラクシッンＦＰコピー：
に−＞ＲＯ ループ内っ４１ｔｌ＋ＩＸｔ、ヤイレストラクシランＦ
ＩＧ、 ４Ｂ 葛１ ′＄２ ＦＩＧ。 ループＩＩ’Ｊ淳勧ホ歌、ヤ、イレストラクシ＝ｌシル
ープｐ湾ｎＪｒ・故点イシストラクレｉンフレープ凌淳
動Ｊ＼ｉ魚イシストラクシ３しＦＩＧ。 Ｂ ＦＩＧ。 Ａ ＦＩＧ 。 Ｂ
、第３図はこの発明の一実施例を示すブロック図、第４
図、第５Ａ図、第５Ｂ図、第６図、第７Ａ図、第７Ｂ図
および第８図は第３図例を説明する図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人 弁理士 澤 １） 俊 夫ループ外の
浮動ｒ」、数、☆、イシストラクシッンＦＰコピー：
に−＞ＲＯ ループ内っ４１ｔｌ＋ＩＸｔ、ヤイレストラクシランＦ
ＩＧ、 ４Ｂ 葛１ ′＄２ ＦＩＧ。 ループＩＩ’Ｊ淳勧ホ歌、ヤ、イレストラクシ＝ｌシル
ープｐ湾ｎＪｒ・故点イシストラクレｉンフレープ凌淳
動Ｊ＼ｉ魚イシストラクシ３しＦＩＧ。 Ｂ ＦＩＧ。 Ａ ＦＩＧ 。 Ｂ
Claims (1)
- 【特許請求の範囲】 一連の操作シーケンスを実行し、その結果を出力するデ
ータ処理システムにおいて、 上記操作シーケンスの各々に対して継続して操作結果を
算出する手段と、 操作シーケンスに対して算出を行っている間にその操作
シーケンスより先行する操作シーケンスの操作結果の読
み出しを行う手段とを有するデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21138788A | 1988-06-23 | 1988-06-23 | |
| US211387 | 1998-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02255916A true JPH02255916A (ja) | 1990-10-16 |
| JP2654451B2 JP2654451B2 (ja) | 1997-09-17 |
Family
ID=22786730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155974A Expired - Fee Related JP2654451B2 (ja) | 1988-06-23 | 1989-06-20 | データ出力方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0348030B1 (ja) |
| JP (1) | JP2654451B2 (ja) |
| DE (1) | DE68926183T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332699A (ja) * | 1993-05-03 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | プログラム処理方法及びコンピュータ・システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438669A (en) * | 1991-11-20 | 1995-08-01 | Hitachi, Ltd. | Data processor with improved loop handling utilizing improved register allocation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS57166649A (en) * | 1981-03-30 | 1982-10-14 | Ibm | Data processing system |
| JPH0650512B2 (ja) * | 1984-07-11 | 1994-06-29 | 日本電気株式会社 | デ−タ処理装置 |
| US4745547A (en) * | 1985-06-17 | 1988-05-17 | International Business Machines Corp. | Vector processing |
-
1989
- 1989-05-09 DE DE1989626183 patent/DE68926183T2/de not_active Expired - Fee Related
- 1989-05-09 EP EP19890304658 patent/EP0348030B1/en not_active Expired - Lifetime
- 1989-06-20 JP JP1155974A patent/JP2654451B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332699A (ja) * | 1993-05-03 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | プログラム処理方法及びコンピュータ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0348030A3 (en) | 1993-02-24 |
| EP0348030B1 (en) | 1996-04-10 |
| JP2654451B2 (ja) | 1997-09-17 |
| DE68926183D1 (de) | 1996-05-15 |
| EP0348030A2 (en) | 1989-12-27 |
| DE68926183T2 (de) | 1996-10-10 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |