JPH0326872B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関するものであり、
具体的には、現存の制御技術を用いた機能（フア
クシヨナル）装置、及びベクトル計算を行なう目
的で設計された機能装置でその目的を達成すため
のスカラ計算用のデータ径路を含んだデータ処理
装置に関するものである。

〔従来技術〕

下記の米国特許はベクトル・データ処理を行な
う現存のデータ処理構造の代表例である。

米国特許第4128880号はベクトル処理のために
特別に設計されたプロセツサを開示するが、それ
は独自のプログラミングを必要とし、処理のため
にベクトル・データをそれに供与するたにはホス
ト・コンピユータに依存しなければならない。こ
の米国特許は多くのユーザーの必要性を越えた可
能性を提供する極めて大きいプログラムのため極
めて高い速度で処理する他のプロセツサをも示し
ている。

ベクトル・オペランドを処理するための他の例
は米国特許第4172287号である。元来スカラ計算
用に設計された一般用データ・プロセツサであつ
て、各インストラクシヨンを実行するため１対の
オペランドを処理するように設計された演算兼輪
理装置を含むものを改造し、ベクトル命令を識別
できるようにした。改造の大部分はベクトル素子
のアクセスのためのメモリ・アドレス演算の取扱
に関係する。処理全体の速度を高めるため極く限
られたメモリ・アドレシング状態の下でのみ、ベ
クトル・バフアを加えて使用に供している。しか
しこのように改造しても元来の演算装置が依然と
し使用される。後者の米国特許ではベクトル命令
のマイクロプログラミングのため追加の記憶装置
も必要となり、この形式の実行制御につきものの
速度低下を伴なう。更に基本プロセツサの割込み
処理動力は、エラー処理の精度が低い場合はベク
トル処理の状態に依存する。

〔発明が解決しようとする問題点〕

本発明の解決課題は次の通りである。

(1) 中央処理装置（CPU）の基本的な命令処
理・実行装置に対してベクトル処理機能装置を
接続するだけで、高速ベクトル処理能力を持つ
た一般用データ処理システムを提供すること。

(2) ベクトル機能装置へ推進信号を与えるために
マイクロプログラム制御しか必要でないマイク
ロプログラミング制御を有する基本的データ・
プロセツサ用のベクトル処理を提供すること。

(3) ベクトル例外条件を正しく処理するため適切
な基本システムに対して、精密な割込み及びエ
ラー情報を提供すること。

(4) アドレス可能なベクトル・レジスタと、長い
連鎖状素子のうちの特定素子に対してのみ融通
自自在な処理を行なうことを可能にするマスキ
ング能力と、を含んだベクトル処理用の機能装
置を提供すること。

〔問題点を解決するための手段〕 上記の課題は、アドレス可能ベクトル・レジス
タ、並列加算器及び乗算／除算装置を含むパイプ
ライン式演算装置、パイプライン式益算装置を並
列化する例外条件又はエラー表示輪理、及びオペ
ランド・アクセス制御のためのマスク輪理を含ん
だハード配線されたベクトル処理機能装置によつ
て解決される。ベクトル機能装置は基本プロセツ
サの命令処理兼制御輪理と、実行する命令を受取
るための基本装置のオペランド取出し能力及び記
憶能力と、動作されるべきベクトル素子に完全に
依存する。ベクトル処理機能装置は基本システム
のマイクロプログラム制御からアドバンス信号を
受取ることにより基本システムと同期した状態で
ベクトル処理を進める。

ベクトル処理機能装置の演算パイプラインは
夫々例外条件又はエラーを表示する論理を含んだ
複数の段より成る。例外条件又はエラーを表示す
る論理は間違つた結果を出すのを防止し、且つ正
しく処理して例外条件から復旧するためその例外
条件又はエラーの情報を基本システムに提供す
る。

マスクレジスタ及び論理ベクトル機能装置のベ
クトル記憶中の幾つかの素子を統合することによ
り、長いベクトルのうちの幾つかの素子だけを取
扱う融通性を与える。これにより、一旦素子がア
クセスされてしまうと処理に手数がかからなくな
り、演算装置のパイプラインを非常に有効に利用
できるようになる。

〔実施例〕

第第２図は本発明の対象であるVPU２０を含
んだデータ処理システムの全体図である。第２図
のVPU２０を除く残りの部分が米国特許第
4200927号に開示されたような基本データ処理シ
ステムである。

メモリ装置２１はプロセツサ記憶２３及びプロ
セツサ記憶制御機能（PSCF）２４を含む。メモ
リ装置２１はプログラム命令と、VPU２０で処
理すべきベクトルを含むデータ・オペランドとを
記憶するために使用する。CPU２２は命令を予
じめ処理する機能（IPPF）２５、及びＥ機能装
置２６を含む。これらの装置の詳細は米国特許第
4200927号に開示されている。IPPF２５はＥ機能
２６が実行すべきすべての命令及びVPU２０が
実行すべきすべての命令の取出し及び符号解読を
引受ける。Ｅ機能２６は非ベクトルを処理する命
令を実行し、Ｅ機能２６とメモリ装置２１との間
にデータ径路２７を作る。Ｅ機能２６は命令実行
制御信号を発生するためのマイクロプログラム制
御記憶を持つ。

基本データ処理システムとVPU２０との相互
接続はVPU２０及びＥ機能２６間のインタフエ
イス２８と、VPU２０及びIPPF２５間のインタ
フエイス２９とによつてなされる。

第１図はVPU２０及びCPU２２の種々の機能
装置を示す。情報を含む詳細は第２図に示すイン
タフエイス２８及び２９の説明に護ることにす
る。

インタフエイス２９はIPPE２５中のＩ素子命
令キユー３０からVPU２０のベクトル命令レジ
スタ３１及びＱ命令バツフア３２へベクトル命令
OPコードを送る。

インタフエイス２９はベクトル・インデツクス
レジスタ３３及びストライドレジスタ３４間でア
ドレス情報を転送するのにも使用される。ストラ
ンドレジスタ３４は順序づけられたベクトル素子
間の主記憶アドレス区切りを指定するアドレス情
報を収容している。

VPU２０及びCPU２２のＥ機能２６間のイン
タフエイス２８の詳細は第１図に示す。第２図の
VPU２０及びメモリ装置２１間のデータの転送
はデータバス３５によつて行われる。２図のメモ
リ装置２１からVPU２６へのデータ転送はデー
タバス２７、Ｅ機能２６のレジスタ３６、データ
バス３５、VPU２０中のレジスタ３７へと行な
われる。VPU２０から第２図のメモリ装置２１
へのデータ転送は、VPU２０中のレジスタ３８
又はラムダレジスタ３９から２方向性のバス３５
を介してＥ機能２６中のレジスタ４０を介してバ
ス２７へと行なわれる。

多重の演算パイプライン処理がVPU２０で行
われ、長いベクトルを処理するときには多量のア
ドレス演算が行われる。多様なエラー状態が
CPU２２又はVPU２０に生じたときは、エラー
状態が生じた命令実行順序に於ける正確な地点を
表示することが大切である。

生じうる１つのエラー状態はメモリ装置２１か
らＥ機能２６へのデータアクセスに於けるエラー
の検出に関係する。Ｅ機能２６に於けるエラーの
検出に反応してすべての処理を打切ると言うより
は、アクセス例外条件がＥ機能２６中の４１で受
取られて線４２を介してVPU２０のアクセス例
外条件機構４３へ送られる。４３が受取つた例外
条件は以後の時刻で利用されて、どれだけの命令
処理がベクトル素子の長いストリングに対して行
われたかどうかについての一層正確な情報を与え
る。これについては後述する。

生じうる他のエラー状態は、VPU２０での演
算エラーの検出に関係する。演算エラーに応答し
て例外条件コードが４４で作られ、線４５を介し
てCPU２２の状態表示器４６に送られる。演算
例外条件はコード化された形で表わされて、
CPU２２による解析のための状態表示器（トリ
ガ）４６に記憶され、なすべき訂正処理を決定す
るのに利用される。

前に説明され第１図に示されたように、Ｅ機能
２６はその基本制御機構とてマイクロプログラム
制御記憶４７を有する。分岐岐即ち制御記憶４７
中のマイクロ命令実行の順序の変更が輪理４８に
よつて信号されて、種々の分岐点を表示する。分
岐要求を表わす種々の信号線がVPU２０からサ
ービス要求４９によつて信号され、線５０を介し
て分岐点輪理４８へ送られる。

第１図に示す１つの最後の線（第２図のインタ
フエイスの１部である線）は線５１である。マイ
クロ命令が制御記憶４７から読取られてデータレ
ジスタ５２に入れられたとき、符号解読器が
CPU２２のＥ機能２６へ実行制御信号を与える。
本発明の１部としてVPU２０の動作のタイミン
グ制御がCPU２２の基本クロツクサイクルによ
つて行われる。VPU２０の種々の機能の順次進
行は、データレジスタ５２の符号解読からの線５
１上の信号の制御を受ける。この信号は推進５３
と名付けられる。VPU２０に於けるすべてのタ
イミング及びゲート付勢は、線５１上のマイクロ
命令順序の制御を受けてそれと同期し、VPU２
０のすての論理及びゲートへ進む線５４上の推進
パルスに応答する。

第３図は第１図の線５０上に信号されるVPU
２０の状態情報を示し、それらの状態情報は制御
記憶４７からのマイクロ命令の順序を制御するた
ため分岐点輪理４８で使用されるものである。信
号線５５及び５６は第１図のIPPF２５及びＥ機
能２６からのベクトル処理関連信号線を示す。制
御記憶４７のマイクロ命令順序に於ける分岐は、
VPU２０の準備完了、オペランド取出し又は記
憶のための要件、ベクトル命令の終端、及びベク
トル例外条件表示を表わす機つかのVPU２０の
状態で生じる。

第４図は、本発明のVPU２０の種々の径路、
レジスタ、機能装置を示す。VPU２０及びCPU
２２間のインタフエイスに関係する幾つかのレジ
スタ及びバスは第１図と関連して既に述べた。バ
スはインタフエイス線２９及び３５を含む。レジ
スタとしてはデータ・イン・レジスタ３７、夫々
ステージＡ及びランダムと表記されたレジスタ３
８及び３９、命令レジスタ３１、命令バツフア３
２、及びアドレス・インデツクスレジスタ３３を
含む。

これらのレジスタ、まだ説明していない他のレ
ジスタ、及び演算装置の機能について以下に説明
する。第４図にベクトル・レジスタ・アレイ５７
が示されている。このアレイ５７は16個のベクト
ル・レジスタ（VR）を含み、各VRは128個の４
バイト素子で構成されてている。VRを（奇偶ペ
アに）結合して２倍語オペランドを形成してもよ
い。ベクトル・レジスタ・アレイ５７のアドレシ
ングは後述の多数のアドレス・レジスタ（第４図
では一般的に５８で示す）と関連する。

ステージＡレジスタ３８及びステージＢレジス
タ５９はVR５７から読出されたデータを受取
る。レジスタ３８からのデータは命令次第でベク
トル・データ径路又はＥ機能２６の何れかへ進
む。レジスタ３８は線６０上のベクトル・マス
ク・レジスタ（VMR）からのデータを受取るこ
ともできる。VMRの機能は後述する。レジスタ
３９は演算データの流れに対して遅延レジスタと
して使用されるばかりか、レジスタ３８からＥ機
能２６へ送られているデータに対してバツクアツ
プ・レジスタとして使用される。データ遅延は正
しいVRアクセスを実行するのに必要である。

レジスタ６１及び６２は種々の源からの情報を
受取る。その出力は浮動小数点演算のための指数
整合時に使用される予備シフト論理へ送られる。
夫々レジスタ６３及び６４にある演算・輪理装置
（ALU）はALU６５によつて処理されるべきデ
ータを収容したステージング・レジスタである。
演算・輪理装置（ALU）６５は並列のバイナリ
加算器である。ALU出力レジスタ６６は前のサ
イクルで得られたALU６５の出力を保持する。
事後正規化輪理６７が浮動小数点演算用に設けら
れている。ALU取出しレジスタ６８の入力は事
後正規化輪理６７の出力を受取る。レジスタ６８
はALU６５に循還するデータに対して遅延レジ
スタとして働く。レジスタ６８はレジスタ６１，
６３，６６と一緒に４サイクル閉回路を形成す
る。これは後述のベクトル累算命令用に使用され
る。

インデツクス・レジスタ３３はレジスタ６８の
出力を入力として受取る。インデツクス・レジス
タ３３はインデツクス形式の命令中に発生するア
ドレスを保持するために使用される。特定の場合
には、そのアドレスは次に第１図に示すIPPF２
５のアドレス増分器へ送られる。

VR取出しレジスタ６９はVRアレイ５７に書
込まれるデータのためのステージとして働く。そ
の合入力はレジスタ３７から又は幾つかの源を持
つ取出しバス７０からのものである。

レジスタ７１及び７２はそれぞれ乗算ステージ
Ａレジスタ及び乗算ステージＢレジスタである。
これらのレジスタは指数合計論理３７を含む乗算
データ径路の残り部分に送るデータを収容する。
被乗数Ａステージ・レジスタ７４は乗算に対して
被乗数を、除算に対して除数を保持し、更に除算
機能中は被除数をバツフアする。乗数レジスタ７
５は乗算用の乗数を記憶し、且つ除算の商を記憶
する。

レジスタ７４及び７５の出力は乗・除算装置７
６に対する入力となる。乗・除算装置７６の出力
径路に積・商レジスタ７７及び事後正規化輪理７
８がある。乗・除算データ径路の最後のレジスタ
は乗算取出しレジスタ７９であつて、事後正規化
輪理７８の出力を受取り、且つ除算機能の１部と
してのすべてのベクトル除算命令に対し及びある
種の複合ベクトル命令に対し、ALU６５のデー
タ径路へ供給されるべきデータのための遅延レジ
スタとして働く。

前述のレジスタ３７は第１図のＥ機能２６中の
レジスタ３６から到来するデータに対するバツフ
アとして働く。ALU６５はバイナリの短精度オ
ペランド及び長精度オペランドに対して加算及び
減算を行う演算・輪理装置である。ALU６５は
AND、OR、及びEXOR輪理動作と、オペランド
の０，１，２、又は３ビツト左へ輪理的にシフト
する動作とを行うことができる。

インタフエイス２９の情報を受取る命令バツフ
ア３２は命令実行中VPU２０中の他の符号解読
回路が使用するベクトル・レジスタ・アドレス及
びベクトル命令OPコードを保持する。

第４図に於てベクトル・オペランド・データは
VRアレイ５又はデータ・イン・レジスタ３７を
介してCPU２２から到来する。両オペランドが
VRアレイ５７から到来したときは第１のベクト
ル素子はデータ径路のＡ側を通つて進行する。第
２のベクトル素子はデータ径路のＢ側を通つて進
行する。データ径路のすべての部分（ALU６５
又は乗・除算装置７６）が同時にステツプする。
最初、Ａ側ベクトル・オペランドの第１の素子が
Ｂ側ベクトル・オペランドの第１の素子よりも１
サイクル早くVRアレイ５７から読出される。か
くて２サイクルの後にＡ側素子１はラムダ・レジ
スタ３９にあり、Ｂ側素子１はステージＢレジス
タ５９にあり、Ａ側素子２がステージＡレジスタ
３８にある。この初期オフセツトはVRアレイ５
７より成る単一ポート・アレイ・チツプに順応す
るために与えられた。このオフセツトは後述の物
理アレイ・チツプに於ける輪理ベクトル配列と関
連して、任意所定のサイクル中には任意のアレ
イ・チツプから１度しか読取られないようにす
る。VR取出しレジスタ６９からのベクトル結果
は各機械サイクル毎にVRアレイ５７中に記憶さ
れる。

第２図のメモリ装置２１からの１つのベクトル
があり且つVRアレイ５７からも１つのベクトル
があるとき、VRアレイ５７からのベクトルはデ
ータ径路のＢ側を通つて流れる。Ｅ機能２６から
到来するベクトルはレジスタ３７に入り、次に
ALUシフトＡレジスタ６１又は乗算ステージＡ
レジスタ７１の何れかで始まるデータ径路のＡ側
を通つて流れる。ベクトル結果は命令によつて指
定される通り宛先VRアレイ５７に書込まれる。

VRアレイ５７から１つのベクトルがあり且つ
Ｅ機能２６からスカラ・オペランドがあるとき、
CPU２２はある信号を使つてALU６５又は乗・
除算装置７６データ径路の何れかのＡ側にスカ
ラ・オペランドを送る。スカラ・オペランドは
ALUシフトＡレジスタ６１又は乗算ステージＡ
レジスタ７１の何れかに保持され、後続の輪理へ
供給される。VRアレイ５７のオペランドはデー
タ径路のＢ側を通つて流れる。結果は宛先VRア
レイ５７に書込まれる。

メモリ装置２１からの１つのベクトルと、Ｅ機
能２６からの１つのスカラ素子とが存在すると
き、CPU２２はスカラ・オペランドをALU６５
又は乗・除算装置７６のデータ径路の何れかのＡ
側に送る信号を発生する。然る後CPU２２は推
進信号を出してベクトル記憶オペランドをデータ
径路のＢ側経由でステツプさせる。次に結果が宛
先VRアレイ５７に書込まれる。

一連のベクトルの素子をメモリ装置２１から
VPU２０へ転送すべきときの、ベクトル・ロー
ド命令のためのデータ転送径路はCPU２２から
レジスタ６、データ・バス３５をつてデータ・イ
ン・レジスタ３７へ入る。次にデータはVR取出
しレジスタ６９を介してVRアレイ５７中に記憶
される。１つの素子がVR中に書込まれる度毎
に、後述のベクトル素子アドレス・レジスタが１
宛増分される。ストランド（即ち相次ぐ素子間の
メモリ・アドレスで１以外のもの）を用いるロー
ド命令に対しては、CPU２２はベクトル素子の
記憶アドレスを計算し、記憶に対する取出し要求
を作り、１サイクル当り１素子の最大速度でデー
タを転送する。後述のマスク・レジスタを使用す
るベクトル・ロード命令に対しては、ビツト・マ
スクを試験して特定素子がVR５７中にロードさ
れるべきか否かを決定する。アドレス計算の１部
としてインデツクス・ベクトルを使用する命令に
対してはVPU２０は記憶アドレスを計算する。
次にそのアドレスはインタフエイス２９を介して
CPU２２へ送られて、取出し要求を作り且つデ
ータをデータ・バス３５経由でVPU２０へ転送
する。

ベクトル記憶命令の間にVPU２０はデータを
VR５７からステージＡレジスタ３８及び両方向
性データ・バス３５経由でCPU２２へ転送する。
若しもクロツク停状態がCPU２２に生じたなら
ば、１サイクル後にVPU２０に於て１つの信号
がアクテイブになる。データ・バス３５上に乗せ
るべきであつたデータはラムダ・レジスタ３９保
持される。実行が再開したたときラムダ・レジス
タ３９中のデータはデータ・バス３５上に出され
る。ベクトル・ロード命令と同じような態様で、
アドレス計算、ベクトル・マスク利用、及びイン
デツクス・ベクトル使用が行われる。

CPU２２によるVPU２０のサイクリングの強
制的な制御を第５図に示す。CPU２２で既に述
べた素子は制御記憶４７、制御記憶データ・レジ
スタ５２及びレジスタ３６を含む。CPU２２に
よつて行われる強制的な制御は、CP推進と標記
された１サイクル・トリガ８０をセツトする制御
記憶データ・レジスタ５２中の特定のマイクロ命
令の特定マイクロ順序を検出することによつて達
成される。信号線５１が付勢されてVP推進信号
５４を５３に於て発生させ、その信号はVPU２
０のステージ間のデータ径路のすべてのデータ径
路ゲートへ供給される。ベクトル・データは推進
信号５４が存在しない限りデータ径路を通つて推
進されない。これはVPU２０に対する強制的な
CPU２２の制御及び同期を保証する。ベクトル
推進信号５４がアクテイブでないときは、データ
流れ中の各レジスタはそのデータを保持する。ア
クテイブであるときはデータはVPU２０にある
命令によつて指図された通りにゲートされる。

第５図にVPU２０中の機能データ径路を並列
化するデータ有効ビツトを示す。８１で示す初期
データ有効ビツトがCPU２２のデータ・レジス
タ３６と関連づけられ且つマイクロ命令マイクロ
順序によつてセツトされて、レジスタ３６の内容
が有効であること及びVPU２０へゲート可能で
あることを表示するように働く、データ有効ビツ
トの機能は特定のステージで処理されつつあるデ
ータの有効性を保障することである。取出しレジ
スタ６９と関連したデータ有効ビツトが存在しな
いときはVR５７の更新を阻止する。オペランド
の源次第でCPU２２又はVR５７の出力が、処理
されるべき各素子に対してデータ有効ビツトをセ
ツトし、最後の素子が処理された後にデータ有効
ビツトをリセツトする。

取出しレジスタ６９と関連したデータ有効ビツ
ト８２がVR５７の更新を許すとき、正しく処理
され終つたベクトル素子の数を表示するためカウ
ンタが増分される。このカウンタはベクトルのす
べての素子の処理の完了をも表示する。このカウ
ンタはエラーが生じた状況下で、及び特定のベク
トル命令に対する処理が再開されたとき正しく処
理され終つた素子の総数を表示する必要が生じた
状況下で使用される。データ径路を通るデータ有
効ビツトの通路が実行中の特定のベクトル命令次
第で制御線により形成される。

第６図に示すすべての素子は既に説明されたも
のであり、前と同じ参照番号を付してある。第６
図は２つの代表的なベクトル命令に対するVPU
２０内のデータ流れ径路の２つの形態を示す。実
線のデータ径路はVR累算命令を実行するための
形態を示し、破線の径路はVR及び主記憶乗算・
累算命令を実行するための形態を示す。

ベクトル累算命令に対しては、４つの部分和が
VR５７から読出されてデータ流れのＡ側に送ら
れる。部分和はステージＡレジスタ３８、ラム
ダ・レジスタ３９、ALUシフトＡレジスタ６１、
及びALUイン・レジスタ６３を介しステツプさ
れる。最初の部分和がレジスタ６３が到達し且つ
そのステージに対する有効ビツトがONになつた
とき、Ｂ側のデータ流れの読取りが始まる。デー
タ径路中のデータはステツプし続ける中間Ｂ側が
読出される。

累算されるべき素子がステージＢレジスタ５９
に入るとき、データ流れのＡ側からの最初の部分
和がALU取出しレジスタ６８に入る。次の推進
パルスでALU取出しレジスタ６８の内容を線８
３経由でALUシフトＡレジスタ６１へ転送し、
その間にステージＢレジスタ５９の内容はALU
シフトＢレジスタ６５へ転送される。推進パルス
は今や両オペランドをデータ流れの中でステツプ
し、累算された結果を先ずALU出力レジスタ６
６へゲートし、次にALU取出しレジスタ６８へ
ゲートし且つ線８４を介してVR取出しレジスタ
６９へゲートする。VR取出しレジスタ６９は累
算結果をVR５７の４つの部分和場所のうちの１
つへ送り込む。ALU取出しレジスタ６８はすべ
ての結果をALUシフトＡレジスタ６１に送り返
す。この部分和は次にＢ側からの他の素子と共に
ALU６５へ供給され、この動作が継続する。累
算命令の結果は次の通りである。即ち４番目毎の
素子が加算され、その結果がベクトル・レジスタ
の４つの部分和場所のうち１つへ入れられる。

第６図の破線は主記憶からのデータを使用する
乗算及び累算のための構成を示す。第第１の推進
パルスでデータを記憶からデータ・イン・レジス
タ３７へゲートし、VR５７オペランドの第１の
素子をステージＢレジスタ５９へと送り込む。第
２の推進パルスでデータ・イン・レジスタ３７を
乗算ステージＡレジスタ７１へゲートし、ステー
ジＢレジスタ５９を乗算ステージＢレジスタ７２
へゲートし、第１の部分和をステージＡレジスタ
３８へゲートする。第２の推進パルスで付勢され
たゲートは更に５つのサイクルの間使用される。
この時点で更に５つの素子乗・除算装置７６のデ
ータ流れの中に読込まれている。しかし乗算取出
しレジスタ５９中のデータは未だ有効であること
が確認されておらず、部分和０がALU取出しレ
ジスタ６８中に存在する。ALU６５に向うデー
タ流れは、乗算取出しレジスタ７９が有効データ
を表示するまでは更に推進しないように阻止され
る。正当なデータ及びそれと関連した有効ビツト
が乗算取出しレジスタ７９に到達したとき、次の
推進パルスがALU取出しレジスタ６８をALUシ
フトＡレジスタ６１へゲートし、乗算取出しレジ
スタ７９をALUシフトＢレジスタ６２へゲート
する。更に４つ推進した後に第１の部分和の累算
された結果と有効ビツトと一緒の乗算結果とが
ALU取出しレジスタ６８とVR取出し６９に到達
する。結果をベクトル・レジスタ５７へ書込むこ
とが始まるのは、積及び部分和０の第１の和が
ALU取出し６８に到達したときである。

第７図，第８図，第９図はベクトル・レジス
タ・アレイ５７と、第４図中５８で略示したベク
トル・レジスタ・アレイ・アドレシング機構とを
示す。アレイ５７は夫々128個の４バイト素子よ
り成る16個のベクトル・レジスタ（VR）を含
む。VRの２倍ワード・オペランドを形成するた
め組立合わせる（奇・偶ペアにする）ことが可能
である。アレイ全体は６４アレイ・チツプ８５の
形をとる。各チツプ８５は９ビツト幅（８ビツト
＋パリテイビツト）である。アレイ・チツプ８５
は１サイクル当り唯１度の読み／書きに制限され
るので、第７図に示すようにVRを４路インター
リーブする必要がある。アレイ５７の各縦欄は、
４つのグループに分けた16個のチツプ８５より成
る１つのインターリーブを表わす。アレイ５７の
各横列は４つのVRを表わす。４つの縦欄に形成
されたベクトル・レジスタ０番（VR０）につい
ての素子０〜127の関係は第７図に示される。
VRはベクトル動作のために１サイクル当り２つ
の素子を与えることができ、且つベクトル動作か
ら又はCPU２２から１サイクル当り１つの素子
を受取ることができる。第７図はVRレジスタか
ら３８のようなステージ・レジスタへ読出すため
のデータ径路を示し、第８図はVR取出しレジス
タ６９を介してVR中へデータを読込むことを示
す。

第４図の５８で略示しベクトル・レジスタ・ア
レイ５７のアドレシングの詳細を第９図に示す。
３つのベクトル素子アドレス・レジスタVEAR
１、VEAR２及びVEAR３がある。これらのレ
ジスタは第９図では一般的に参照番号８６で示
す。VEAR２及びEAAR３は任意所定のサイク
ル中にVRから読取られる源ベクトルの素子の数
を収容するのが普通である。VEAR１はVRに書
込まれるベクトルの素子の数を収容する。

VEAR１は結果をVRに書込む大概のベクトル
命令に対するベクトル割込みインデツクス
（VIX）としても利用される。各VEARはそれ自
身の増分器によつて更新され且つ４図に示すデー
タ・イン・レジスタ３７からロードされる。

VIXはVR取出しレジスタ６９と関連したデー
タ有効信号がVRへの書込みを許容するように働
くときにのみ増分される。従つても若しもVRは
更新されるべきでないことをエラー状態が示すな
らば、VIXはステツプされず、且つ特定命令の
実行中に処理されてしまつた素子の数を表示す
る。この情報は任意の固定ルーチンの後、命令が
再開されるとき利用可能である。

アドレシング機構も又３つのベクトル・アドレ
ス・レジスタ（VAR）を含む。これらのレジス
タは第９図では一般的に８７で示す。VARは
VAR１，VAR２，VAR３と標記される。VAR
２及びVAR３は素子が読取られつつある源VRの
数を通常収容する。VAR１は素子が書込まれつ
つある宛先VRの数を収容する。

VEAR８６のビツト５及び６は線８８上に縦
欄選択（CS）信号を出し、VAR８７のビツト２
及び３は線８９上に横列選択（RS）信号を出す。
９０で示す７ビツトのアドレスは各アレイ・チツ
プ８５中の128個の場所のうちの特定の１つをア
ドレスするために使用される。

第９図に示すように各縦欄（インターリーブ）
は独立的にアドレス可能である。同じアドレスが
１つの縦欄中のすべての16アレイ・チツプ８５に
対して与えられるので、１つの縦欄中に書込んで
他の３つの従欄のうちの任意の１つから読出すこ
とが可能である。データ選択はステージ・レジス
タ中へゲートする前に輪理チツプに於て行われ
る。短オペランドは半分のステージ・レジスタ
（例えばレジスタ３８）の両部分に提示される。
長オペランドについては偶数番レジスタ素子が左
半分（０〜31）へ進み、奇数番レジスタ素子が右
半分（32〜63）へ進む。

第１０図，第１１図，第１２図はベクトル処理
中のマスク・レジスタの種々の用途を示す。ベク
トル・マスク・レジスタ（VMR）は輪理的に
128ビツトで構成され、その任意の１つをVPU２
０での処理によつてセツト又はリセツトすること
ができる。それは、主記憶からの情報又は主記憶
に記憶された内容と共に、１サイクル当り８ビツ
トの速さでロードすることができる。マスクク・
レジスタの128個のビツトはVRに記憶された128
個の素子に相当する。第１０図に示すようにマス
ク・レジスタの128個のビツトは更に16個の８ビ
ツト・レジスタとして構成されたVMRアレイ９
１として実施される。VMRの特定のバイナリ・
ビツトの用途はVMRアドレス・レジスタ９２及
びビツト選択輪理９３によつて選択される。
VMRアドレス・レジスタ９２のビツト０−３は
VMRアレイ９１中の１つのレジスタを選択し、
ビツト４−６は選択されたレジスタの８個のバイ
ナリ・ビツトのうちの特定の１つを選択する。演
算及び輪理的処理中にマスキングを使用するか否
かの選択がベクトル・モード・トリガ９４のセツ
ト状態又はリセツト状態によつてなされる。ゲー
ト９５はベクトル・モード・トリガ９４によつて
能動化されて、ビツト選択９３で選択された特定
のマスク・ビツトがバイナリの１であるときに出
力９６を出す。

マスク・レジスタに関連する第１の命令グルー
プは演算命令及び輪理命令より成る。ベクトル・
モード・トリガ９４がオフのとき、１つのベクト
ルの各素子はデータ流れに従つて流れて処理さ
れ、結果がVR５７で取出される。しかし若しも
モード・トリガ９４がオンならば１つの例外事項
を除いて前と同様に処理が進行する。ALU６５
の結果がALU出力レジスタ６６へ進み、且つ有
効ビツト９７がセツトされたとき、バイナリ１の
マスク・ビツトを表示した信号９６は有効ビツト
９７をVR取出しレジスタ６９と関連した有効ビ
ツト９８へゲートすることができる。バイナリ０
のベクトル・マスク・レジスタはALU出力結果
をVR５７に記憶させない。ベクトル・マスク・
レジスタ・アドレス・レジスタ９２はALU出力
レジスタ６６に結果が記憶される度毎に１宛増分
される。

第１１図に示すように、マスク・ビツトはロー
ド拡張と呼ばれる命令に於て使用される。この場
合、ベクトル素子はデータ有効ビツトと共に主記
憶中の順次アドレスによりCPU２２からデー
タ・イン・レジスタ３７へ転送される。推進パル
ス５４毎に宛先VR５７と関連したベクトル素子
アドレス・レジスタがVMRアドレス・レジスタ
９２と一緒に１宛増分される。バイナリ１である
ベクトル・マスク・ビツトと関連した宛先VR５
７の素子のみが取出しレジスタ６９からデータを
受取つて、VR５７に素子を記憶させるように９
８に於てデータを有効にセツトする。

第１２図に於てベクトルの１２８素子の順序が
VR５７からステージ・レジスタ３８又はラム
ダ・レジスタ３９へ読出され、且つインタフエイ
ス線３５を介してCPU２２へ送られる。しかし
線９９を介してCPU２２へ信号されるバイナリ
１なる相当したマスク・ビツトを有する素子のみ
が実際に主記憶に記憶される。

VPU２０が例外条件又はエラー条件に関する
正しい情報を出す様子が第１３図及び第１４図に
示される。VPU２０のデータ流れの種々のステ
ージが前と同じ参照番号を付してこれらの図で示
される。記憶アクセス例外に対するデータ径路を
第１３図に示す。記憶アクセセス例外に関する例
外ビツトのデータ径路はVPU２０の機能データ
径路と並行する。データ径路ステージ当り１つの
例外ビツトがある。この例外データ径路は第２図
の主記憶素子２１からのベクトルを使う命令用に
使用される。若しもアクセス例外が特定素子用の
記憶装置で検出されたならば、CPU２２は線４
２の信号（通常０である）を１にし、この信号を
不良データと一緒にVPU２０へ送る。その信号
はデータ・イン・レジスタ３７で始まるアクセス
例外データ径路へ送られて４３に於て並列データ
径路が始まる。このアクテイブなビツトは不良デ
ータと一緒に流れ、そのデータがVR５７で取出
されるのを禁止する。不良データが取出されたサ
イクルの間に、VPU２０は線１００を介して
CPUにアクセス例外を信号し、この命令に対す
るデータが更に取出されるのをすべて禁止する。
線１００は第３図に示すベクトル取出し例外と表
記された線に相当し、第１図に示す制御記憶４７
と関連した分岐輪理４８へ供給される。

アクセス例外データ径路は実行中の命令に従つ
て制御線により形成される。線１００上の例外信
号の識別に際して、CPU２２マイクロコードは
その処理ループを、例外に遭遇したすべてのベク
トル命令に対し共通の終了ルーチンに分岐する。
このルーチンに於てマイクロコードは宛先ベクト
ル・レジスタを表わすVEAR１のカウント状態
により表示されるVIXを使用し、例外を有する
素子の記憶アドレスを計算する。アドレス情報を
更新した後、マイクロコードがフアイリング場所
への取出しを行ない、標準的な割込み処理ルーチ
ンに入る。第１３図に示す通り、一般的に101で
示す輪理がアクセス例外をCPU２２へ送り、VR
取出しレジスタ６９に収容されたデータに対して
VR５７を更新することを阻止する。論理１０１
の３つの入力の１つの線１０２上の信号は、デー
タ・イン・レジスタ３７からのVR５７を通常ロ
ードする命令に対するアクセス例外を表示する。
信号線１０３はALU出力レジスタ６６に於ける
データに対するアクセス例外を表示し、線１０４
は乗・除算装置７６から取出される以前の時点に
於けるアクセス例外を信号する。線１０５の信号
は第１４図で説明する演算例外に関するものであ
る。

第１４図はVPU２００のデータ径路の並列部
分である演算例外ビツトのデータ径路を示す。こ
の例外の形式は３ビツト・ワードに符号化され
る。３ビツト・コードがVPU２０から第１図と
関連して既に述べた線４５を介してCPU２２の
状態トリガへ送られる。１０６で示すように３ビ
ツト例外コードは、第１３図に示したアクセス例
外もあるときにはCPU２２へ転送されることは
ない。

前に示した通り、演算例外径路も又VPU２０
のデータ径路を並列化する。演算例外が見出され
るデータ径路中に３つの異なつた場所がある。デ
ータがステージ・レジスタ７１及び７２から第４
図の１０７で示す乗・除算装置７６へ転送される
とき、０による除算及び未正規化オペランド例外
に出会う。乗算オーバーフロー、及びアンダーフ
ロー例外に乗算取出しレジスタ７９の直前で出会
うことがある。最後に第４図のALU６５に於て、
ALUオーバーフロー、アンダーフロー、及び重
み損失例外にALU取出しレジスタ６８の直前で
出会う。

線４５を介介してレジスタ４４からCPU状態
４６へ送られる種々の演算例外に対するコードは
下記の通りである。

001：指数オーバーフロー 010：指数アンダーフロー 011：重み 100：固定小数点オーバーフロー 101：未正規化乗・除算 110：浮動小数点０除算 かくて以上の説明により基本データ処理装置に
付加可能なベクトル処理装置の構成が開示された
そのベクトル処理装置の順序づけは、マイクロプ
ログラム制御記憶の正規の順序づけと同期した積
極的制御を受ける。更にエラー条件又は例外条件
の精密な表示を、基本データ処理システムの割込
み処理機構へ信号することができる。それは基本
データ処理システムが解析するため既知の状態に
ベクトル処理装置を置くため、ベクトル素子の記
憶全体を制御しているベクトル処理装置によつて
信号される。そしてベクトル処理装置は更に特定
の演算例外を表示するコード化された信号を基本
データ処理装置へ与える。基本データ処理装置の
主記憶の融通性あるしかも効率的な利用がベクト
ル・マスク・レジスタと関連した輪理の使用を通
じて本発明のベクトル処理装置によつて実現され
る。

〔発明の効果〕

本発明のよれば一般の基本的なデータ処理装置
に付加するだけで高速ベクトル処理機能を果たす
ベクトル処理装置を実現することができ、しかも
一旦ベクトル処理装置のベクトル記憶中の素子が
アクセスされてしまうと処理に手数がかからなく
なり、演算装置のパイプラインを有効に利用でき
るようになる。

【図面の簡単な説明】

第１図は本発明のベクトル処理装置と基本デー
タ処理装置の中央処理装置（CPU）との間の主
要インタフエイスを示す図、第２図は既存のデー
タ処理装置と共に本発明を含んだベクトル処理装
置を示す全体的ブロツク図、第３図はベクトル処
理に関して基本データ処理装置のマイクロプログ
ラム分岐輪理に与える信号を示す図、第４図は本
発明のベクトル処理装置の機能素子及びデータ流
れ径路中のこれらの素子の制御可能な相互接続を
示す図、第５図は本発明のベクトル処理装置のデ
ータ径路及び基本データ処理装置のマイクロプロ
グラム制御によるデータ推進の制御を示す図、第
６図は２つの代表的なベクトル命令を実行するた
めの本発明のベクトル処理装置の素子の相互接続
図、第７図は本発明のベクトル処理装置のベクト
ル・レジスタの配列及び出力データ径路を示す
図、第８図は同じくベクトル処理装置のベクト
ル・レジスタの配列及び入力データ径路を示す
図、第９図はベクトル処理装置のベクトル・レジ
スタのアドレシング論理を示す図、第１０図はベ
クトル処理装置に於ける演算中の１つのベクトル
の素子と関連したマスキングの使用を示す図、第
１１図は主記憶からベクトル・レジスタへのロー
デイング中の１つのベクトルの素子と関連したマ
スキングの使用を示す図、第１２図はベクトル・
レジスタから主記憶への素子の記憶中の１つのベ
クトルの素子と関連したマスキングの使用を示す
図、第３図は主記憶からの１つの素子のアクセス
中に生じたエラーを表示するアクセス例外に応答
している本発明のベクトル処理装置の輪理を示す
図、第１４図は本発明のベクトル処理装置に於け
る演算処理中に生じたエラーを表示した演算例外
に応答している本発明のベクトル処理装置の論理
を示す図である。 ２０……ベクトル処理装置（VPU）、２１……
主記憶、２２……中央処理装置（CPU）、２５…
…命令予備処理機能（IPPF）、２６……Ｅ機能装
置、２７……データ径路、２９……インタフエイ
ス、３０……Ｉ素子命令キユー、３１……ベクト
ル命令レジスタ、３２……Ｑ命令バツフア、３３
……ベクトル・バツフア・レジスタ、３４……ス
トライド・レジスタ、３５……データ・バス、３
７……データ・イン・レジスタ、４４……例外コ
ード、４６……状態表示器、４７……制御記憶、
４８……分岐点、４９……サービス要求、５２…
…データ・レジスタ、５３……推進。

Claims (1)

1. 【特許請求の範囲】 １ 命令語及びオペランドを記憶するための記憶
   装置と、 上記記憶装置に接続され、上記記憶装置から取
   り出した命令の実行を制御するための実行制御信
   号を発生するマイクロプログラム制御装置を含む
   中央処理装置（CPU）と、 ベクトル・データを処理するためのベクトル処
   理装置（VPU）と、 上記CPU及び上記VPUを接続するためのイン
   タフエイス手段であつて、上記実行制御信号の１
   つである推進信号を上記マイクロプログラム制御
   装置から上記VPUへ転送するための信号線を含
   むインタフエイス手段とを具備し、 上記推進信号を用いて上記VPU内のタイミン
   グおよびゲートを制御することにより、上記
   VPUでのベクトル処理を上記CPUに同期させる
   ことを特徴とする、 ベクトル処理能力を有するデータ処理装置。