JPS60136872A - ベクトル処理装置 - Google Patents
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- JPS60136872A JPS60136872A JP58243943A JP24394383A JPS60136872A JP S60136872 A JPS60136872 A JP S60136872A JP 58243943 A JP58243943 A JP 58243943A JP 24394383 A JP24394383 A JP 24394383A JP S60136872 A JPS60136872 A JP S60136872A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/3865—Recovery, e.g. branch miss-prediction, exception handling using deferred exception handling, e.g. exception flags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、並列実行可能な複数の機能要素を有し、かつ
ベクトルレジスタに格納可能なベクトル要素以上の要素
を有するベクトル演算を処理するベクトル処理装置に関
する。
ベクトルレジスタに格納可能なベクトル要素以上の要素
を有するベクトル演算を処理するベクトル処理装置に関
する。
複数のベクトルレジスタと、複数のベクトル演算器と、
複数のベクトルゲータフェッチ又はストア用メモリリク
エスタを備え、これらを並列に動作させることにより、
高速にベクトル演算を処理することが可能なベクトル処
理装置が提案されている。
複数のベクトルゲータフェッチ又はストア用メモリリク
エスタを備え、これらを並列に動作させることにより、
高速にベクトル演算を処理することが可能なベクトル処
理装置が提案されている。
このようなベクトル処理装置は、１命令で複数のベクト
ル要素を処理するベクトル命令をもっている。ベクトル
命令とは、例えば、ベクトルＡ （ｉ）とベクトルＢ
（ｉ）の要素ごとの加算を行うベクトル加算命令のよう
なもののことをいう。
ル要素を処理するベクトル命令をもっている。ベクトル
命令とは、例えば、ベクトルＡ （ｉ）とベクトルＢ
（ｉ）の要素ごとの加算を行うベクトル加算命令のよう
なもののことをいう。
例えば、このベクトル加算命令の実行において複数のベ
クトル要素でオーバフロー例外が検出されることがある
。このような場合、ソフトウェアに対して、命令アドレ
スが列番地のベクトル加算命令でオーバフロー例外がお
きたかを報告するだけでは不充分であり、何番目と何番
目のベクトル要素で例外がおきたかをも報告する必要が
ある。ところが、ベクトルプロセサにおいては、複数の
ベクトル命令が並列に実行されている為に、複数の例外
が同時に検出され得るｄ又、命令アドレス順に命令の実
行が終了するとは限らない為に、若い命令アドレスのベ
クトル命令の例外が、後続の命令アドレスのベクトル命
令の例外より後に検出され得る。
クトル要素でオーバフロー例外が検出されることがある
。このような場合、ソフトウェアに対して、命令アドレ
スが列番地のベクトル加算命令でオーバフロー例外がお
きたかを報告するだけでは不充分であり、何番目と何番
目のベクトル要素で例外がおきたかをも報告する必要が
ある。ところが、ベクトルプロセサにおいては、複数の
ベクトル命令が並列に実行されている為に、複数の例外
が同時に検出され得るｄ又、命令アドレス順に命令の実
行が終了するとは限らない為に、若い命令アドレスのベ
クトル命令の例外が、後続の命令アドレスのベクトル命
令の例外より後に検出され得る。
これらの例外が、どのベクトル命令によって検出された
かを判別し、ベクトル命令毎の割込処理を行うことは、
煩雑であり、性能を低下させる可能性がある。
かを判別し、ベクトル命令毎の割込処理を行うことは、
煩雑であり、性能を低下させる可能性がある。
本発明の目的は、ベクトル命令の実行性能を損うことな
くベクトル要素レベルで概念的に最初に発生した例外を
選択できるべり）ｙ処理装置を提供することにある。
くベクトル要素レベルで概念的に最初に発生した例外を
選択できるべり）ｙ処理装置を提供することにある。
本発明の典型的な例では、ベクトル命令で処理する先頭
ベクトル要素番号のスタックと、ベクトル命令アドレス
のスタックと、ベクトルレジスタ内アドレスカウンタと
を各演算器対応に設け、演算器で例外が検出されると、
該演算器内からこれらの情報を読み出す。そして例外を
検出したベクトル要素番号を生成し、既に保持されてい
る例外のベクトル要素番号及び命令アドレスと、新たに
報告された例外のベクトル費素番号及び命令アドレスと
を比較し、最終的に保持する例外情報を選択することに
より、ベクトル要素レベルで概念的に最初に発生した例
外を選択することを可能にする。
ベクトル要素番号のスタックと、ベクトル命令アドレス
のスタックと、ベクトルレジスタ内アドレスカウンタと
を各演算器対応に設け、演算器で例外が検出されると、
該演算器内からこれらの情報を読み出す。そして例外を
検出したベクトル要素番号を生成し、既に保持されてい
る例外のベクトル要素番号及び命令アドレスと、新たに
報告された例外のベクトル費素番号及び命令アドレスと
を比較し、最終的に保持する例外情報を選択することに
より、ベクトル要素レベルで概念的に最初に発生した例
外を選択することを可能にする。
以下、本発明の一実施例を、図に従い説明する。
第１図は本発明の一実施例を示すベクトル処理装置全体
の概略構成図である。主記憶装置４からベクトル命令列
の処理開始を指示する命令が記憶制御装置５を介してス
カラ処理装置乙に読み出されると、スカラ処理装置６は
、ベクトル処理制御部７に、ベクトル命令開始アドレス
と、ベクトル処理要素数及びＰａｒａｌｌｅｌ Ｐｒｏ
ｃｅｓｓモードでベクトル処理を行うか否かを指示し、
ベクトル処理制御部７を起動する。ベクトル処理制御部
７は指示されたベクトル命令開始アドレスからベクトル
命令列を読み出し解読し、解読結果に従い、ベクトルレ
ジスタ１０〜１７ （ＶＲＯ〜ＶＲ７）あるいはベクト
ルデータフェッチ用メモリリクエスタ２０〜２３（ＦＯ
〜Ｆ３）あるいはベクトルデータストア用メモリリクエ
スタ２４〜２５（ＳＯ〜Ｓ１）あるいはパイプライン演
算器３０〜ｘｘ（ｇ。
の概略構成図である。主記憶装置４からベクトル命令列
の処理開始を指示する命令が記憶制御装置５を介してス
カラ処理装置乙に読み出されると、スカラ処理装置６は
、ベクトル処理制御部７に、ベクトル命令開始アドレス
と、ベクトル処理要素数及びＰａｒａｌｌｅｌ Ｐｒｏ
ｃｅｓｓモードでベクトル処理を行うか否かを指示し、
ベクトル処理制御部７を起動する。ベクトル処理制御部
７は指示されたベクトル命令開始アドレスからベクトル
命令列を読み出し解読し、解読結果に従い、ベクトルレ
ジスタ１０〜１７ （ＶＲＯ〜ＶＲ７）あるいはベクト
ルデータフェッチ用メモリリクエスタ２０〜２３（ＦＯ
〜Ｆ３）あるいはベクトルデータストア用メモリリクエ
スタ２４〜２５（ＳＯ〜Ｓ１）あるいはパイプライン演
算器３０〜ｘｘ（ｇ。
〜Ｅ５）に、ベクトル命令の実行を指示する。ベクトル
データフェッチ用メモリリクエスタＦ０〜Ｆ６は、ベク
トルアドレスレジスタ群２を用いて主記憶上のベクトル
データアドレスを計算し、主記憶装置４から記憶制御装
置５を介してベクトルデータを読み出し、ベクトルレジ
スタＶＲＯ〜ＶＲ７にベクトルデータを転送する。ベク
トルレジスタＶＲＯ〜ＶＲ７は、各々、ＶＭＡＸ個のベ
クトル要素を保持することができ、書き込み中に読み出
しが可能であるとする。パイプライン演算器Ｅ０〜Ｅ６
は、ベクトルレジスタＶＲ０−ＶＨ２内のベクトルデー
タに対し演算を施し、結果をベクトルレジスタに書き込
む。ベクトルデータストア用メモリリクエスタ８０〜Ｓ
１．は、ベクトルアドレスレジスタ群２を用いて主記憶
上のベクトルデータアドレスを計算し、ベクトルレジス
タＶＲＯ〜ＶＲ７内のベクトルデータを記憶制御装置５
を介して主記憶装置４に格納する。以上説明したベクト
ルデータフェッチ用メモリリクエスタＦ０〜Ｆ５、ベク
トルデータストア用メモリリクエスタ８０〜Ｓ１ 及び
パイプライン演算器Ｅ０〜Ｅ３は、並列に動作が可能で
ある。これらのメモリリクエスタ、パイプライン演算器
をデータの正当性が保たれる範囲で並列に動作するよう
制御することによってベクトル処理の関連化を図ること
が一般に行なわれている。
データフェッチ用メモリリクエスタＦ０〜Ｆ６は、ベク
トルアドレスレジスタ群２を用いて主記憶上のベクトル
データアドレスを計算し、主記憶装置４から記憶制御装
置５を介してベクトルデータを読み出し、ベクトルレジ
スタＶＲＯ〜ＶＲ７にベクトルデータを転送する。ベク
トルレジスタＶＲＯ〜ＶＲ７は、各々、ＶＭＡＸ個のベ
クトル要素を保持することができ、書き込み中に読み出
しが可能であるとする。パイプライン演算器Ｅ０〜Ｅ６
は、ベクトルレジスタＶＲ０−ＶＨ２内のベクトルデー
タに対し演算を施し、結果をベクトルレジスタに書き込
む。ベクトルデータストア用メモリリクエスタ８０〜Ｓ
１．は、ベクトルアドレスレジスタ群２を用いて主記憶
上のベクトルデータアドレスを計算し、ベクトルレジス
タＶＲＯ〜ＶＲ７内のベクトルデータを記憶制御装置５
を介して主記憶装置４に格納する。以上説明したベクト
ルデータフェッチ用メモリリクエスタＦ０〜Ｆ５、ベク
トルデータストア用メモリリクエスタ８０〜Ｓ１ 及び
パイプライン演算器Ｅ０〜Ｅ３は、並列に動作が可能で
ある。これらのメモリリクエスタ、パイプライン演算器
をデータの正当性が保たれる範囲で並列に動作するよう
制御することによってベクトル処理の関連化を図ること
が一般に行なわれている。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モード指示フリッ
プフロップ９は、ベクトル処理制御部７の起動時に、ス
カラ処理装置６からの指示に従いセットされる。
プフロップ９は、ベクトル処理制御部７の起動時に、ス
カラ処理装置６からの指示に従いセットされる。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モード指示フリッ
プフロップ９が＋１＋の時は、命令の並列実行度を高め
る為に、メモリリクエスタあるいはパイプライン演算器
の２つを対にして、１つのベクトル命令を実行する。Ｐ
ａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード指示フリップフ
ロップ９がＩＱ＋の時は、１つのメモＩＪ ＩＪクエス
タあるいはパイプライン演算器で１つのベクトル命令を
実行する。このモードを、ＰａｒａｌｌｅｌＰｒｏｃｅ
ｓｓモードに対し、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモー
ドとよぶことにする。
プフロップ９が＋１＋の時は、命令の並列実行度を高め
る為に、メモリリクエスタあるいはパイプライン演算器
の２つを対にして、１つのベクトル命令を実行する。Ｐ
ａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード指示フリップフ
ロップ９がＩＱ＋の時は、１つのメモＩＪ ＩＪクエス
タあるいはパイプライン演算器で１つのベクトル命令を
実行する。このモードを、ＰａｒａｌｌｅｌＰｒｏｃｅ
ｓｓモードに対し、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモー
ドとよぶことにする。
本実施例のように、複数のベクトル命令の処理が時間的
に並行して行なわれる処理装置においては、例えば、命
令解読の過程で生ずる命令例外、指定例外、メモリリク
エスタによるアクセス例外、演算器による演算例外のよ
うな複数の例外が相前後して生ずることがある。これら
複数の例外に対し、例外が検出された時点でベクトル命
令の処理全体又は一部を中断し、例外情報を抽出し、再
実行させることは煩雑であり性能を低下させるおそれが
あるので、１ベクトル命令ごとの割込処理は必ずしも得
策ではないそのだめ、１ベクトル命令ごとの割込処理は
行わず、一連のベクトル命令列単位に割込処理を行う方
法が考えられる。そこで割込処理制御回路８は一連のペ
タトル命令列単位の割込処理を可能とする為に、一連の
ベクトル命令列処理中に並列的に発生する各パイプライ
ン演算器Ｅ０〜Ｅ３からの例外検出信号１５０−１５３
及び各メモリリクエスタＦ’Ｏ〜ｌ、Ｓｏ、Ｓｌ か
らの例外検出信号（図示せず）及び命令解読ユニット（
図示せず）からの例外検出信号（図示せず）のうち、最
も優先順位の高い例外を選択し、選択された演算器又は
メモリリクエスタ又は命令解読ユニットから必要な例外
情報を採取し保持する機能をもっている。
に並行して行なわれる処理装置においては、例えば、命
令解読の過程で生ずる命令例外、指定例外、メモリリク
エスタによるアクセス例外、演算器による演算例外のよ
うな複数の例外が相前後して生ずることがある。これら
複数の例外に対し、例外が検出された時点でベクトル命
令の処理全体又は一部を中断し、例外情報を抽出し、再
実行させることは煩雑であり性能を低下させるおそれが
あるので、１ベクトル命令ごとの割込処理は必ずしも得
策ではないそのだめ、１ベクトル命令ごとの割込処理は
行わず、一連のベクトル命令列単位に割込処理を行う方
法が考えられる。そこで割込処理制御回路８は一連のペ
タトル命令列単位の割込処理を可能とする為に、一連の
ベクトル命令列処理中に並列的に発生する各パイプライ
ン演算器Ｅ０〜Ｅ３からの例外検出信号１５０−１５３
及び各メモリリクエスタＦ’Ｏ〜ｌ、Ｓｏ、Ｓｌ か
らの例外検出信号（図示せず）及び命令解読ユニット（
図示せず）からの例外検出信号（図示せず）のうち、最
も優先順位の高い例外を選択し、選択された演算器又は
メモリリクエスタ又は命令解読ユニットから必要な例外
情報を採取し保持する機能をもっている。
以下、第１図に示したベクトル処理装置において、第２
図（ａ）で示したＦＯＲＴＲＡＮ プログラムのＤ０ル
ープを処理する場合について説明する。第２図（ａ）で
示したＦＯＲＴＲＡＮのＤＯループをベクトル命令列に
変換すると第２図（ｂ）の様になる。命令■は、ＦＯＲ
ＴＲＡＮプログラム中のベクトルＡ（ｉ） 、 ｉ ＝
０ 、１０２３のベクトルレジスタＶＲＯへのベクト
ルロード、命令■はペクト／ｌ／ Ｂ （ｉ）、ｉ＝ｏ
、１０２５（７）ベクトルレジスタｖＲ２へのベクトル
ロード、命令■はベクトルＣ（ｉ）、ｉ；０１０２３の
ベクトルレジスタＶＲ４からのベクトルストアに相当す
る。ここで、ＶＡＲＯ，２，４は、ベクトルデータの格
納されている先頭アドレスを保持するレジスタであり、
ＶＩＲＯ，２，４はベクトル要素のアドレス間隔を保持
するレジスタである。この例では、第２図（Ｃ’）に示
すように、ベクトルＡは１ｏｏｏｏ番地から８バイト間
隔に１０２４要素、ベクトルＢは１２０００番地から８
バイト間隔で１０２４要素格納されており、ベクトルＡ
とベクトルＢの和ベクトルＣは、１４０００番地から８
バイト間隔に１０２４５素格納されるものとする。命令
■は、ベクトルレジスタＶＲＯとＶＢ２内にロードされ
たベクトルデータの要素毎の加算を行い、結果を指定さ
れたベクトルレジスタＶＲ４に書き込む命令である。命
令■は、ベクトル命令列の終了を示す制御命令であり、
実質的寿ベクトル処理を伴わない。
図（ａ）で示したＦＯＲＴＲＡＮ プログラムのＤ０ル
ープを処理する場合について説明する。第２図（ａ）で
示したＦＯＲＴＲＡＮのＤＯループをベクトル命令列に
変換すると第２図（ｂ）の様になる。命令■は、ＦＯＲ
ＴＲＡＮプログラム中のベクトルＡ（ｉ） 、 ｉ ＝
０ 、１０２３のベクトルレジスタＶＲＯへのベクト
ルロード、命令■はペクト／ｌ／ Ｂ （ｉ）、ｉ＝ｏ
、１０２５（７）ベクトルレジスタｖＲ２へのベクトル
ロード、命令■はベクトルＣ（ｉ）、ｉ；０１０２３の
ベクトルレジスタＶＲ４からのベクトルストアに相当す
る。ここで、ＶＡＲＯ，２，４は、ベクトルデータの格
納されている先頭アドレスを保持するレジスタであり、
ＶＩＲＯ，２，４はベクトル要素のアドレス間隔を保持
するレジスタである。この例では、第２図（Ｃ’）に示
すように、ベクトルＡは１ｏｏｏｏ番地から８バイト間
隔に１０２４要素、ベクトルＢは１２０００番地から８
バイト間隔で１０２４要素格納されており、ベクトルＡ
とベクトルＢの和ベクトルＣは、１４０００番地から８
バイト間隔に１０２４５素格納されるものとする。命令
■は、ベクトルレジスタＶＲＯとＶＢ２内にロードされ
たベクトルデータの要素毎の加算を行い、結果を指定さ
れたベクトルレジスタＶＲ４に書き込む命令である。命
令■は、ベクトル命令列の終了を示す制御命令であり、
実質的寿ベクトル処理を伴わない。
［Ｆ、ベクトルレジスタの要素の個数ＶＭＡＸを２５６
として、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード及びＰａ
ｒａｌｌｅｌＰｒｏｃｅｓｓ モードで処理する場合に
ついて説明する。Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード
時は、１０２４個のベクトル要素の加算を、第２図（ｂ
）のベクトル命令列を４回繰り返し実行することにより
行う。以下１回の処理を１ループとよぶことにする。こ
の繰り返し処理をハード的に行う為に、ベクトル処理制
御部７内には、処理すべき残りベクトル要素数を保持す
るレジスタＶ Ｌ、 Ｒが設けである。
として、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード及びＰａ
ｒａｌｌｅｌＰｒｏｃｅｓｓ モードで処理する場合に
ついて説明する。Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード
時は、１０２４個のベクトル要素の加算を、第２図（ｂ
）のベクトル命令列を４回繰り返し実行することにより
行う。以下１回の処理を１ループとよぶことにする。こ
の繰り返し処理をハード的に行う為に、ベクトル処理制
御部７内には、処理すべき残りベクトル要素数を保持す
るレジスタＶ Ｌ、 Ｒが設けである。
残り処理要素数が２５６以上の場合は、例えば■のＶＬ
命令はフェッチ用メモリリクエスタＦ０、■のＶＬ命令
はフェッチ用メモリリクエスタＦ１．■＋７）ＶＥＡ命
令は演算器Ｅ０、■（７）ＶＳＴ命令はストア用メモリ
リクエスタＳ０を用いて、２５６個のベクトル要素の処
理がなされる。従ってＶＥＮＤ命令をデコードすると、
ＶＬＲは２５６減算され、ｖＡＲｏ、２．＋にはＶＩＲ
Ｘ２５６の値が加算される。ＶＬＲを減算した結果が正
ならば、加算されたＹＡＲＤ、２．４を用いてペクトル
命令列の先頭から処理が続行され、ＶＬＲを減算した結
果が負ならば、終処理に入る。
命令はフェッチ用メモリリクエスタＦ０、■のＶＬ命令
はフェッチ用メモリリクエスタＦ１．■＋７）ＶＥＡ命
令は演算器Ｅ０、■（７）ＶＳＴ命令はストア用メモリ
リクエスタＳ０を用いて、２５６個のベクトル要素の処
理がなされる。従ってＶＥＮＤ命令をデコードすると、
ＶＬＲは２５６減算され、ｖＡＲｏ、２．＋にはＶＩＲ
Ｘ２５６の値が加算される。ＶＬＲを減算した結果が正
ならば、加算されたＹＡＲＤ、２．４を用いてペクトル
命令列の先頭から処理が続行され、ＶＬＲを減算した結
果が負ならば、終処理に入る。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード時は、１０２
４のベクトル要素の加算は、第２図（ｂ）のベクトル命
令列を２回繰り返して実行することにより行う。これは
、１つのベクトル命令でわらかしめ組になると決められ
ている２つのベクトルレジスタ、２つのパイプライン演
算器、２つのメモリリクエスタ等が対になって使用され
る為、１ループで５１２個のベクトル要素の処理が可能
であるからである。このＰａｒａｌ ｌｅｌ Ｐｒｏｃ
ｅｓＳモードにおいては■のＶＬ命令では、例えばフェ
ッチ用メモリリクエスタＦ０により、Ａ（０） 、 Ａ
（２） 、・・・Ａ（５１０）の２５６個のベクトルデ
ータがベクトルレジスタＶＲＯに、フェッチ用メモリリ
クエスタＦ１によりＡ（１） 、 Ａ（３）−・・・Ａ
（５１１）の２５６個のペクト。
４のベクトル要素の加算は、第２図（ｂ）のベクトル命
令列を２回繰り返して実行することにより行う。これは
、１つのベクトル命令でわらかしめ組になると決められ
ている２つのベクトルレジスタ、２つのパイプライン演
算器、２つのメモリリクエスタ等が対になって使用され
る為、１ループで５１２個のベクトル要素の処理が可能
であるからである。このＰａｒａｌ ｌｅｌ Ｐｒｏｃ
ｅｓＳモードにおいては■のＶＬ命令では、例えばフェ
ッチ用メモリリクエスタＦ０により、Ａ（０） 、 Ａ
（２） 、・・・Ａ（５１０）の２５６個のベクトルデ
ータがベクトルレジスタＶＲＯに、フェッチ用メモリリ
クエスタＦ１によりＡ（１） 、 Ａ（３）−・・・Ａ
（５１１）の２５６個のペクト。
ルデータがベクトルレジスタＶＲ１に転送される。
以下、同様に、■のＶ Ｌ命令では、ベクトルレジスタ
ＶＲ２にベクトルＢの偶数要素が、ベクトルレジスタＶ
Ｒ５にベクトルＢの奇数要素がロードされ、■のＶ′Ｆ
ｊＡ命令で、ベクトルレジスタＶＲ４にベクトルレジス
タＶＲ（］とＶＲ２の和、ベクトルレジスタＶＲ５にベ
クトルレジスタＶＲ１とＶＲＩの和がまり、■のｖＳＴ
命令でベクトルレジスタＶＲＡ内のベクトルデータがベ
クトルＣ（０）’、Ｃ（２）、・・、Ｃ（５１０）とし
て、ベクトルレジスタＶＲ５内のベクトルデータがベク
トルＣ，（１） 、 Ｃ（５） 、・・・Ｃ（５１１）
としてストアされる。
ＶＲ２にベクトルＢの偶数要素が、ベクトルレジスタＶ
Ｒ５にベクトルＢの奇数要素がロードされ、■のＶ′Ｆ
ｊＡ命令で、ベクトルレジスタＶＲ４にベクトルレジス
タＶＲ（］とＶＲ２の和、ベクトルレジスタＶＲ５にベ
クトルレジスタＶＲ１とＶＲＩの和がまり、■のｖＳＴ
命令でベクトルレジスタＶＲＡ内のベクトルデータがベ
クトルＣ（０）’、Ｃ（２）、・・、Ｃ（５１０）とし
て、ベクトルレジスタＶＲ５内のベクトルデータがベク
トルＣ，（１） 、 Ｃ（５） 、・・・Ｃ（５１１）
としてストアされる。
以上のように１ループで５１２個のベクトル要素の処理
がなされ、従ってＶ Ｅ Ｎ Ｄ ＆Ｙ令をデコードす
ると、ＶＬＲは５１２減算され、ＶＡＲにはＶｉＲＸ５
１２の値が加算される。ＶＬＲの減算結果に伴う処理は
、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード時と同様である
。
がなされ、従ってＶ Ｅ Ｎ Ｄ ＆Ｙ令をデコードす
ると、ＶＬＲは５１２減算され、ＶＡＲにはＶｉＲＸ５
１２の値が加算される。ＶＬＲの減算結果に伴う処理は
、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモード時と同様である
。
以上説明した様に、第２図（ａ）の如きＤ０ループが一
連のベクトル命令列（ｂ）として実行されるわけである
から、一連のベクトル命令列単位に１つの割込処理を行
う為には、第２図（ａ）のようなりＯループで起こり得
る複数の例外のうち、１つを選択する必懺性が生じる。
連のベクトル命令列（ｂ）として実行されるわけである
から、一連のベクトル命令列単位に１つの割込処理を行
う為には、第２図（ａ）のようなりＯループで起こり得
る複数の例外のうち、１つを選択する必懺性が生じる。
選択のに先１１垣位としては、例外の種類に着目し、命
令・指定例外をアクセス例外・演算例外より優先する方
式、最も若いアドレスのベクトル命令に関する例外を優
先する方式、最小のベクトル要素番号に関する例外を優
先する方式等、種々考えられるが、本実施例では、要素
番号最小かつ最も若いアドレスの例外を優先して選択す
る方式を実現している。本方式を採用した理由は、ＤＯ
ループをスカラ命令を用いてシリアルに実行する場合に
、最も早く検出されるであろう例外と同じ例外を選択す
べきだと考えたからである。
令・指定例外をアクセス例外・演算例外より優先する方
式、最も若いアドレスのベクトル命令に関する例外を優
先する方式、最小のベクトル要素番号に関する例外を優
先する方式等、種々考えられるが、本実施例では、要素
番号最小かつ最も若いアドレスの例外を優先して選択す
る方式を実現している。本方式を採用した理由は、ＤＯ
ループをスカラ命令を用いてシリアルに実行する場合に
、最も早く検出されるであろう例外と同じ例外を選択す
べきだと考えたからである。
第５図は、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモードのみを
行うと考えた場合の、例外情報選択回路を表わしている
。メモリリクエスタ、パイプライン演算器・ ともにベ
クトル命令の実行途中に例外を検出し得るが、例外命令
アドレス及び例外要素番号の確定は演算器と全く同様の
方式で実現できるので、図示していない。以下、第３図
について説明する。
行うと考えた場合の、例外情報選択回路を表わしている
。メモリリクエスタ、パイプライン演算器・ ともにベ
クトル命令の実行途中に例外を検出し得るが、例外命令
アドレス及び例外要素番号の確定は演算器と全く同様の
方式で実現できるので、図示していない。以下、第３図
について説明する。
ベクトル処理制御部７はベクトル命令を解読し、命令で
指定されたベクトルレジスタと当該命令で使用するタイ
プのパイプライン演算器又はメモリリクエスタのどれか
が使用可能と判断できる場合には、使用するパイプライ
ン演算器又はメモリリクエスタを割り付け、当該命令を
起動する。ベクトル処理側ａ部７内には、先頭ベクトル
命令のアドレスを保持するレジスタ５ＩＡＲ７２と、起
動された命令のアドレスを示すレジスタＶＩＡＲ７１が
ある。以下、レジスタＶＩＡＲの更新について述べる。
指定されたベクトルレジスタと当該命令で使用するタイ
プのパイプライン演算器又はメモリリクエスタのどれか
が使用可能と判断できる場合には、使用するパイプライ
ン演算器又はメモリリクエスタを割り付け、当該命令を
起動する。ベクトル処理側ａ部７内には、先頭ベクトル
命令のアドレスを保持するレジスタ５ＩＡＲ７２と、起
動された命令のアドレスを示すレジスタＶＩＡＲ７１が
ある。以下、レジスタＶＩＡＲの更新について述べる。
ベクトル処理制御部７の起動時に、スカラ処理装置６か
ら指示された先頭ベクトル命令アドレスが、レジスタ５
ＩＡＲ次いでレジスタＶＩＡＲにセットされる。
ら指示された先頭ベクトル命令アドレスが、レジスタ５
ＩＡＲ次いでレジスタＶＩＡＲにセットされる。
以後は、ベクトル命令起動に伴い、レジスタＶＩＡＲＫ
命令語長が加算器７６及びセレクタ７７を介して加算さ
れる。ＶＥＮＤ命令がデコードされると、レジスタＶＩ
ＡＲにはレジスタ５ＩＡＲに保持されていた先頭命令ア
ドレスがセットされる０以上のように制御することによ
ってレジスタＶＩＡＲは起動されたベクトル命令のアド
レスを示すことができる。
命令語長が加算器７６及びセレクタ７７を介して加算さ
れる。ＶＥＮＤ命令がデコードされると、レジスタＶＩ
ＡＲにはレジスタ５ＩＡＲに保持されていた先頭命令ア
ドレスがセットされる０以上のように制御することによ
ってレジスタＶＩＡＲは起動されたベクトル命令のアド
レスを示すことができる。
ベクトル処理制御部７内には、起動された命令で処理す
る先頭ベクトル要素番号を指示する為に、処理済ベクト
ルに要素数を示すレジスタＶＥＲ７ｏがある。以下、こ
のレジスタＶＥＲの更新について述べる。ベクトル処理
制御部７の起動時にレジスタＶＥＲにはＩＱ＋がセット
°される。以後、ＶＥＮＤ命令がデコードされるたびに
レジスタＶＥＲにベクトルレジスタ長ＶＭＡＸが加算器
７８及びセレクタ７９を介して加算される。以上のよう
に制御することによって、レジスタＶＥＲは先頭ベクト
ル要素番号を示すことができる。
る先頭ベクトル要素番号を指示する為に、処理済ベクト
ルに要素数を示すレジスタＶＥＲ７ｏがある。以下、こ
のレジスタＶＥＲの更新について述べる。ベクトル処理
制御部７の起動時にレジスタＶＥＲにはＩＱ＋がセット
°される。以後、ＶＥＮＤ命令がデコードされるたびに
レジスタＶＥＲにベクトルレジスタ長ＶＭＡＸが加算器
７８及びセレクタ７９を介して加算される。以上のよう
に制御することによって、レジスタＶＥＲは先頭ベクト
ル要素番号を示すことができる。
次に、各パイプライン演算器で検出した例外に関するベ
クトル命令アドレス及びベクトル要素番号のめ方につい
て説明する。ベクトル処理制御部７から、ベクトル命令
の起動をうけたパイプライン演算器３０〜６３は、起動
時にベクトル命令の実行に伴う情報とともに、該ベクト
ル命令のアドレスをレジスタ５０６に、又先頭ベクトル
要素番号をレジスタ３０２に保持する。また、命令起動
に際し、その中のベクトルレジスタ内アドレスカウンタ
３０１は、ＶＭＡＸにセットされる。処理すべきベクト
ルデータの最初の要素が演算パイプライン６００の第１
ステージに入ると、先頭ベクトル要素番号が入っている
レジスタ６０２の内容はレジスタ６０３へ、ベクトル命
令アドレスが入っているレジスタ３０乙の内容はレジス
タ６０７へコピーされる。以後、データが演算パイプラ
イン６００の第２．第６ステージへと移動するに従い、
先頭ベクトル要素番号はレジスタ３０４，３０５へ、又
ベクトル命令アドレスはレジスタ３０８，３０９へ移動
する。最初のベクトル要素が第３ステージ、即ち最終ス
テージに達すると、１ベクトル要素の演算が終了し、ベ
クトルレジスタ内アドレスカウンタろＯｌは加算器３１
０及びセレクタ６１１を介して＋１され’ｏｏ’となる
。（すなわち、このカウンタ３０１はＶＭＡＸに＋１す
るとＯにラップアラウンドする。）＋００＋は第１番目
の要素を意味する。ここで、もし演算の過程において例
外が検出されていた場合は、例外検出信号が割込処理制
御部８に報告でれる。同時に、この例外検出信号により
レジスタ１５，５０９ 、ベクトルレジスタ内アドレス
カウンタ３０１の以後の更新は禁止される。第２番目以
後の要素も第１番目の要素と同様に処理が行われ、例外
が検出されない限り、演算が１要素終了する毎にベクト
ルレジスタ内アドレスカウンタ５０１が加算器５１０及
びセレクタ５１１を介して＋１されてゆく。演算パイプ
ライン５００のステージ対応に、先頭ベクトル要素番号
及びベクトル命令アドレスを保持する理由は、演算パイ
プライン３００内に存在する異なるベクトル命令と識別
しなければならないからである。従って、演算パイプラ
イブ５００で２つ以上の命令が共存することがない装置
の場合は、ステージ対応にレジスタを設ける必要はない
ことに注意されたい。
クトル命令アドレス及びベクトル要素番号のめ方につい
て説明する。ベクトル処理制御部７から、ベクトル命令
の起動をうけたパイプライン演算器３０〜６３は、起動
時にベクトル命令の実行に伴う情報とともに、該ベクト
ル命令のアドレスをレジスタ５０６に、又先頭ベクトル
要素番号をレジスタ３０２に保持する。また、命令起動
に際し、その中のベクトルレジスタ内アドレスカウンタ
３０１は、ＶＭＡＸにセットされる。処理すべきベクト
ルデータの最初の要素が演算パイプライン６００の第１
ステージに入ると、先頭ベクトル要素番号が入っている
レジスタ６０２の内容はレジスタ６０３へ、ベクトル命
令アドレスが入っているレジスタ３０乙の内容はレジス
タ６０７へコピーされる。以後、データが演算パイプラ
イン６００の第２．第６ステージへと移動するに従い、
先頭ベクトル要素番号はレジスタ３０４，３０５へ、又
ベクトル命令アドレスはレジスタ３０８，３０９へ移動
する。最初のベクトル要素が第３ステージ、即ち最終ス
テージに達すると、１ベクトル要素の演算が終了し、ベ
クトルレジスタ内アドレスカウンタろＯｌは加算器３１
０及びセレクタ６１１を介して＋１され’ｏｏ’となる
。（すなわち、このカウンタ３０１はＶＭＡＸに＋１す
るとＯにラップアラウンドする。）＋００＋は第１番目
の要素を意味する。ここで、もし演算の過程において例
外が検出されていた場合は、例外検出信号が割込処理制
御部８に報告でれる。同時に、この例外検出信号により
レジスタ１５，５０９ 、ベクトルレジスタ内アドレス
カウンタ３０１の以後の更新は禁止される。第２番目以
後の要素も第１番目の要素と同様に処理が行われ、例外
が検出されない限り、演算が１要素終了する毎にベクト
ルレジスタ内アドレスカウンタ５０１が加算器５１０及
びセレクタ５１１を介して＋１されてゆく。演算パイプ
ライン５００のステージ対応に、先頭ベクトル要素番号
及びベクトル命令アドレスを保持する理由は、演算パイ
プライン３００内に存在する異なるベクトル命令と識別
しなければならないからである。従って、演算パイプラ
イブ５００で２つ以上の命令が共存することがない装置
の場合は、ステージ対応にレジスタを設ける必要はない
ことに注意されたい。
以上の様にして、各パイプライン演算器３０〜６５は、
最初に検出した例外のベクトル命令アドレスをレジスタ
６０９に、ベクトル要素番号をレジスタ３０５及び５０
１にめることができる。ベクトル処理制御部７は、ベク
トル命令アドレス順にベクトル命令を起動し、各パイプ
ライン演算器３０〜５３は最も若い要素から順に演算を
実行する為、演算器が最初に検出した例外は、該パイプ
ライン演算器３０〜３５が検出し得る例外の内、要素番
号最小かつ最も若いアドレスの例外と考えられる。
最初に検出した例外のベクトル命令アドレスをレジスタ
６０９に、ベクトル要素番号をレジスタ３０５及び５０
１にめることができる。ベクトル処理制御部７は、ベク
トル命令アドレス順にベクトル命令を起動し、各パイプ
ライン演算器３０〜５３は最も若い要素から順に演算を
実行する為、演算器が最初に検出した例外は、該パイプ
ライン演算器３０〜３５が検出し得る例外の内、要素番
号最小かつ最も若いアドレスの例外と考えられる。
次に、複数のパイプライン演算器から相前後して報告さ
れる例外要因のうち、要素番号最小かつ、最も若いアド
レスの例外を割込処理制御部８が選択する方法について
説明する。割込処理制御部８は、演算器３０〜５３から
例外検出信号が報告されると、例外検出信号受付部８０
においてそのうち１つを選択して受付け、その例外情報
を割込処理制御部８内にと抄こむ。即ち、ベクトル命令
アドレスはセレクタ８３を通してレジスタ８６にセット
される。まだ先頭ベクトル要素番号、ベクトルレジスタ
内アドレスはそれぞれセレクタ８ｉ 、 ８２でセレク
トされ、更に先頭ベクトル要素番号とベクトルレジスタ
内アドレスが加算器８９で加算されて例外要素番号レジ
スタ８４にセットされる。割込処理制御部８に最初に報
告された例外の時は、無条件にレジスタ８４の内容がレ
ジスタ８５に、レジスタ８６の内容がレジスタ８７にセ
ットされる。最初に報告された例外でない場合には、以
前に検出された例外の例外要素番号がレジスタ８５に、
例外命令アドレスがレジスタ８７に、既にセｌヅ卜され
ているはずであるから、レジスタ８４とレジスタ８５の
内容を比較器９０を用いて、レジスタ８６とレジスタ８
７の内容を比較器９１を用いて比較する。新たに報告さ
れた例外の例外要素番号８４が、以前に検出された例外
の例外要素番号８５より小さい時、信号線９２が°１゜
となり、ＯＲゲート９６が成立する。新たに報告された
例外の例外要素番号８４が、以前に検出された例外の例
外要素番号８５と等しく、かつ、新たに報告された例外
の例外命令アドレス８６が、以前に検出された例外の例
外命令アドレスより着いならＲ，ＡＮＤゲート９４の出
力がＩｌｌとなり、ＯＲゲート９３が成立する。ＯＲゲ
ート９３が成立すると、レジスタ８４の内容がレジスタ
８５に、レジスタ８６の内容がレジスタ８７に、セット
される。以上の様にして各パイプライン演算器からの例
外検出１６号を次々と受け付け、以前に検出されている
例外と比較選択することにより、ベクトルレジスタに格
納可能な要素数以上の要素を有するベクトルに演算を行
うベクトル 処理装置において、ベクトル要素番号最小
かつ最も若いアドレスの例外を選択し、それの例外要素
番号、例外命令アドレス及び割込コード（図示せず）等
の例外情報を保持することが可能になる０ 以上、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモードのみを行う
場合の例外情報選択回路について第６図により説明した
が、次にＰａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モードも
行う場合の例外情報選択回路について、第４図を用いて
説明する。第４図と第３図の相異点は、処理済ベクトル
要素数レジスタ７０のカウントアツプ値を、Ｐａｒａｌ
ｌｅｌ Ｐｒｏｃｅｓｓモード指示フリップ７０ツブ９
で切り替えるセレクタ７６が存在する点と、第３図では
、レジスタ８４への例外ベクトル要素番号をめるのに単
純にセレクタ８１と８２の加算を行なっているのを、第
４図では例外要素番号生成回路８８を備えている点であ
る。それ以外は、第３図と同一である。また、第４図中
の例外要素生成回路８８の詳細は、第５図を用いて後に
述べる。
れる例外要因のうち、要素番号最小かつ、最も若いアド
レスの例外を割込処理制御部８が選択する方法について
説明する。割込処理制御部８は、演算器３０〜５３から
例外検出信号が報告されると、例外検出信号受付部８０
においてそのうち１つを選択して受付け、その例外情報
を割込処理制御部８内にと抄こむ。即ち、ベクトル命令
アドレスはセレクタ８３を通してレジスタ８６にセット
される。まだ先頭ベクトル要素番号、ベクトルレジスタ
内アドレスはそれぞれセレクタ８ｉ 、 ８２でセレク
トされ、更に先頭ベクトル要素番号とベクトルレジスタ
内アドレスが加算器８９で加算されて例外要素番号レジ
スタ８４にセットされる。割込処理制御部８に最初に報
告された例外の時は、無条件にレジスタ８４の内容がレ
ジスタ８５に、レジスタ８６の内容がレジスタ８７にセ
ットされる。最初に報告された例外でない場合には、以
前に検出された例外の例外要素番号がレジスタ８５に、
例外命令アドレスがレジスタ８７に、既にセｌヅ卜され
ているはずであるから、レジスタ８４とレジスタ８５の
内容を比較器９０を用いて、レジスタ８６とレジスタ８
７の内容を比較器９１を用いて比較する。新たに報告さ
れた例外の例外要素番号８４が、以前に検出された例外
の例外要素番号８５より小さい時、信号線９２が°１゜
となり、ＯＲゲート９６が成立する。新たに報告された
例外の例外要素番号８４が、以前に検出された例外の例
外要素番号８５と等しく、かつ、新たに報告された例外
の例外命令アドレス８６が、以前に検出された例外の例
外命令アドレスより着いならＲ，ＡＮＤゲート９４の出
力がＩｌｌとなり、ＯＲゲート９３が成立する。ＯＲゲ
ート９３が成立すると、レジスタ８４の内容がレジスタ
８５に、レジスタ８６の内容がレジスタ８７に、セット
される。以上の様にして各パイプライン演算器からの例
外検出１６号を次々と受け付け、以前に検出されている
例外と比較選択することにより、ベクトルレジスタに格
納可能な要素数以上の要素を有するベクトルに演算を行
うベクトル 処理装置において、ベクトル要素番号最小
かつ最も若いアドレスの例外を選択し、それの例外要素
番号、例外命令アドレス及び割込コード（図示せず）等
の例外情報を保持することが可能になる０ 以上、Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓモードのみを行う
場合の例外情報選択回路について第６図により説明した
が、次にＰａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モードも
行う場合の例外情報選択回路について、第４図を用いて
説明する。第４図と第３図の相異点は、処理済ベクトル
要素数レジスタ７０のカウントアツプ値を、Ｐａｒａｌ
ｌｅｌ Ｐｒｏｃｅｓｓモード指示フリップ７０ツブ９
で切り替えるセレクタ７６が存在する点と、第３図では
、レジスタ８４への例外ベクトル要素番号をめるのに単
純にセレクタ８１と８２の加算を行なっているのを、第
４図では例外要素番号生成回路８８を備えている点であ
る。それ以外は、第３図と同一である。また、第４図中
の例外要素生成回路８８の詳細は、第５図を用いて後に
述べる。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード指示７リツプ
フロツプ９がＩＱ＋の時１即ちＳｆｎｇｌｅ Ｐｒｏｃ
ｅｓｓモード時は、ＶＥＲカウントアツプ値セレクタ７
３がＶＭＡＸを選択し、かつ例外要素番号生成回路８８
が、セレクタ８１の出力とセレクタ８２の出力の加算回
路として働く為、第４図は第３図と等価に機能する。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モード指示フリッ
プフ０７プ９が＋１＋の時、即ちＰａｒａｌｌｅｌＰｒ
ｏｃｅｓｓモード時は、ＶＥＲカウントアツプ値セレク
タ７３はＶＭＡＸ０２倍を出力する倍数器７５を選択し
、かつ、例外要素番号生成回路８８が、各パイプライン
演算器６０〜６３が報告してきたベクトルレジスタ内ア
ドレスに補正を加えて先頭ベクトル要素番号と加算する
よう働くことにより、Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓ
ｓモード時においてもＳｉｎｇｌｅ Ｐｒｏｃｅｓｓモ
ード時と同様に、ベクトル要素番号最小かつ最も若いア
ドレスの例外を選択することができる。以下、Ｐａｒａ
ｌｌｅｌ Ｐｒｏｃｅｓ＋ｓモード時特有の動作につい
て説明する。
フロツプ９がＩＱ＋の時１即ちＳｆｎｇｌｅ Ｐｒｏｃ
ｅｓｓモード時は、ＶＥＲカウントアツプ値セレクタ７
３がＶＭＡＸを選択し、かつ例外要素番号生成回路８８
が、セレクタ８１の出力とセレクタ８２の出力の加算回
路として働く為、第４図は第３図と等価に機能する。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モード指示フリッ
プフ０７プ９が＋１＋の時、即ちＰａｒａｌｌｅｌＰｒ
ｏｃｅｓｓモード時は、ＶＥＲカウントアツプ値セレク
タ７３はＶＭＡＸ０２倍を出力する倍数器７５を選択し
、かつ、例外要素番号生成回路８８が、各パイプライン
演算器６０〜６３が報告してきたベクトルレジスタ内ア
ドレスに補正を加えて先頭ベクトル要素番号と加算する
よう働くことにより、Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓ
ｓモード時においてもＳｉｎｇｌｅ Ｐｒｏｃｅｓｓモ
ード時と同様に、ベクトル要素番号最小かつ最も若いア
ドレスの例外を選択することができる。以下、Ｐａｒａ
ｌｌｅｌ Ｐｒｏｃｅｓ＋ｓモード時特有の動作につい
て説明する。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード時は、第２図
を用いて：説明した様に、１ベクトル命令の処理に対し
て２つのパイプライン演算器が一方は偶数番要素の処理
、他方が奇数番要素の処理という具合に対になって使用
される為に、１ループで最大ＶＭＡＸＸ２個のベクトル
要素の処理がなされる。従って、処理済ベクトル要素数
レジスタ７０を、ＶＥＮＤ命令をデコードする度に、Ｖ
ＭＡＸ×２だけ加算すること、によって、あるループで
起動されたベクトル命令の先頭ベクトル要素番号を得る
ことができる。各パイプライン演算器は、直接主記憶装
置にアクセスすることをしないので、Ｐａｒａｌｌｅｌ
Ｐｒｏｃｅｓｓモード指定に関係なく動作し、例外を
検出したベクトル要素のベクトルレジスタ内アドレスを
、割込処理制御部８に報告してくる。割込処理制御部８
は例外を報告してまたパイプライン演算器が、偶数番要
素を処理しているかあるいは奇数番要素を処理している
かを識別し、例外要素番号生成回路８８において、偶数
番要素を処理している演算器ならばベクトルレジスタ内
アドレスを２倍したものを、奇数番要素を処理している
演算器ならばベクトルレジスタ内アドレスを２倍して＋
１したものを、それぞれ先頭ベクトル要素番号に加算し
、受は付けられた例外要素番号レジスタ８４にセットす
る。
を用いて：説明した様に、１ベクトル命令の処理に対し
て２つのパイプライン演算器が一方は偶数番要素の処理
、他方が奇数番要素の処理という具合に対になって使用
される為に、１ループで最大ＶＭＡＸＸ２個のベクトル
要素の処理がなされる。従って、処理済ベクトル要素数
レジスタ７０を、ＶＥＮＤ命令をデコードする度に、Ｖ
ＭＡＸ×２だけ加算すること、によって、あるループで
起動されたベクトル命令の先頭ベクトル要素番号を得る
ことができる。各パイプライン演算器は、直接主記憶装
置にアクセスすることをしないので、Ｐａｒａｌｌｅｌ
Ｐｒｏｃｅｓｓモード指定に関係なく動作し、例外を
検出したベクトル要素のベクトルレジスタ内アドレスを
、割込処理制御部８に報告してくる。割込処理制御部８
は例外を報告してまたパイプライン演算器が、偶数番要
素を処理しているかあるいは奇数番要素を処理している
かを識別し、例外要素番号生成回路８８において、偶数
番要素を処理している演算器ならばベクトルレジスタ内
アドレスを２倍したものを、奇数番要素を処理している
演算器ならばベクトルレジスタ内アドレスを２倍して＋
１したものを、それぞれ先頭ベクトル要素番号に加算し
、受は付けられた例外要素番号レジスタ８４にセットす
る。
以下、例外要素番号レジスタ８５を４バイト長、ベクト
ルレジスタ長ＶＭＡＸを２５６とした場合の例外要素番
号生成回路８８の詳細を第５図を用いて説明する。第５
図中のｐＰ、ｎ、ｉ、ｏ−２゜０−７．ＪＯ−７，ｅｏ
−２，０−７の各ニモニックは、例外要素番号生成回路
８８内のニモニックに相当している。各パイプライン演
算器でスタックすべき先頭要素番号４バイトのうち、下
１バイトは必ず０であるから、各パイプライン演算器は
先頭要素番号として、上３バイトのみを報告する（ １
ｏ−２，０−７）。また、ベクトルレジスタ内アドレス
としては、１バイト必袂である（ＩＯ−７）。
ルレジスタ長ＶＭＡＸを２５６とした場合の例外要素番
号生成回路８８の詳細を第５図を用いて説明する。第５
図中のｐＰ、ｎ、ｉ、ｏ−２゜０−７．ＪＯ−７，ｅｏ
−２，０−７の各ニモニックは、例外要素番号生成回路
８８内のニモニックに相当している。各パイプライン演
算器でスタックすべき先頭要素番号４バイトのうち、下
１バイトは必ず０であるから、各パイプライン演算器は
先頭要素番号として、上３バイトのみを報告する（ １
ｏ−２，０−７）。また、ベクトルレジスタ内アドレス
としては、１バイト必袂である（ＩＯ−７）。
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モード指定かどう
か示すのが信号ｐｐであり、例外報告元のパイプライン
演算器が奇数番号要素を処理していることを示す信号線
がｎである請求めるべき例外要素番号４バイトは１０−
５．０−７で示される。Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓ
モード時における先頭要素番号とベクトルレジスタ内ア
ドレスの７Ｊ１１ ｎは、単純に１ｏ−２，０−７トＡ
’０−７をマージすることによって実現される。
か示すのが信号ｐｐであり、例外報告元のパイプライン
演算器が奇数番号要素を処理していることを示す信号線
がｎである請求めるべき例外要素番号４バイトは１０−
５．０−７で示される。Ｓｉｎｇｌｅ Ｐｒｏｃｅｓｓ
モード時における先頭要素番号とベクトルレジスタ内ア
ドレスの７Ｊ１１ ｎは、単純に１ｏ−２，０−７トＡ
’０−７をマージすることによって実現される。
この時、シフタ８８０はｐｐ＝ｏである為シフト動作を
行わない０ Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モー
ド時における例外要素苦号の生成は、パイプライン演算
器が報告してきたベクトルレジスタＶ３アドレスを２倍
する動作、奇数番要素を処理するパイプライン演算器か
らの報告の場合は＋１する動偽先頭要素番号に加算する
動作によって成されるが、これらの動作はシック８８０
及びＯＲゲート８８１によって実現される。すなわち、
パイプ２イン演算器が報告してきたベクトルレジスタ内
のアドレスを補正する（２倍′して１加える）為に、シ
フタ８８０はｐｐ＝１の時 ５ｈｉｆｔ ｏｕｔ ＝ ｘｏ ＺＯ−Ｚ６ ＝Ｘ１−Ｘ７ ｚ７ ＝ ５ｈｉｆｔ ｉｕ となる様構成されている。又、補正されたベクトルレジ
スタ内アドレスを、先頭要素番号に加算する為には、シ
フタ８８０の出力をｅ５０〜ｅｓ７とし、Ｐａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓモード時は常に１２７＝０である
ことより、ＯＲゲート８８１を設けてｅ２７をめる。以
上述べた様に、ＶＭＡＸ＝２５６の時の例外要素番号生
成回路８Ｂは、電５図の様な比較的簡単な回路で実現で
きる。
行わない０ Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モー
ド時における例外要素苦号の生成は、パイプライン演算
器が報告してきたベクトルレジスタＶ３アドレスを２倍
する動作、奇数番要素を処理するパイプライン演算器か
らの報告の場合は＋１する動偽先頭要素番号に加算する
動作によって成されるが、これらの動作はシック８８０
及びＯＲゲート８８１によって実現される。すなわち、
パイプ２イン演算器が報告してきたベクトルレジスタ内
のアドレスを補正する（２倍′して１加える）為に、シ
フタ８８０はｐｐ＝１の時 ５ｈｉｆｔ ｏｕｔ ＝ ｘｏ ＺＯ−Ｚ６ ＝Ｘ１−Ｘ７ ｚ７ ＝ ５ｈｉｆｔ ｉｕ となる様構成されている。又、補正されたベクトルレジ
スタ内アドレスを、先頭要素番号に加算する為には、シ
フタ８８０の出力をｅ５０〜ｅｓ７とし、Ｐａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓモード時は常に１２７＝０である
ことより、ＯＲゲート８８１を設けてｅ２７をめる。以
上述べた様に、ＶＭＡＸ＝２５６の時の例外要素番号生
成回路８Ｂは、電５図の様な比較的簡単な回路で実現で
きる。
本発明によれば、ベクトル命令の実行性能を損うことな
く、ベクトル要素レベルで概念的に最初に発生した例外
を選択できるので、ソフトウェアに対して、従来のスカ
ラ処理マシンとほぼ同等の例外情報を提供することがで
きる。
く、ベクトル要素レベルで概念的に最初に発生した例外
を選択できるので、ソフトウェアに対して、従来のスカ
ラ処理マシンとほぼ同等の例外情報を提供することがで
きる。
第１図は本発明の一実施例を示すベクトル処理装置全体
の概略構成図、第２図（ａ）はＦＯＲＴＲＡＮプログラ
ムのＤ０ループ例を示す図、第２図（ｂ）は第２図（ａ
）に対応するベクトル命令列を示す図、第２図（ｃ）は
、第２図（ａ） 、 （ｂ）に対応する主記憶装置上の
ベクトルデータを示す図、第３図はＳｉｎｇｌｅ Ｐｒ
ｏｃｅｓｓモード時の例外情報選択回路図、第４図は、
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モードサポート時
の例外情報選択回路図、第５図は、第４図中の例外要素
番号生成回路の詳細回路図である。 第１図 １０〜１７・・・ベクトルレジスタ（ＶＲＯ〜ＶＲ７）
２０〜２３・・・ベクトルデータフェッチ用メモリリク
エスタ（ＦＯ〜Ｆ５） ２４〜２５・・・ベクトルデータストア用メモリリクエ
スタ（３ｏ〜Ｓ１） ５０〜３６・・パイプライン演算器（ＥＯ〜Ｅ３）４・
・・主記憶装置 ５・・記憶制御装置 ６・・スカラ処理装置 ７・・ベクトル処理制御部 ８・・・割込処理制御部 ９−・・Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード指示
フリップフロッグ第５図 ７・・ベクトル処理制御部 ７０・・処理済ベクトル要素数レジスタ（ＶＥＲ）７１
・・・ベクトル命令アドレスレジスタ（ＶＩＡＲ）３０
〜３６・・・パイプライン演算器 ５０１・・・ベクトルレジスタ内アドレスカウンタ３０
０・・・演算パイプライン ８ ・割込処理制御部 ８０・・・例外検出信号受付論理 ９０．９１・・比較器 第４図 ８８・・・例外要素番号生成回路 ９−Ｐａｒａｌｅｌｌ Ｐｒｏｃｅｓｓモード指示フリ
ップ指示フリッ プ フロップ図 （α） ＤＯＩ０１＝θ、ｌθ２８ ７０ Ｃ（ｉ）＝Ａ（＜２＋ＢＣＩ） （ｂン （Ｃ） 第３図 Ｃ誘 イー 図
の概略構成図、第２図（ａ）はＦＯＲＴＲＡＮプログラ
ムのＤ０ループ例を示す図、第２図（ｂ）は第２図（ａ
）に対応するベクトル命令列を示す図、第２図（ｃ）は
、第２図（ａ） 、 （ｂ）に対応する主記憶装置上の
ベクトルデータを示す図、第３図はＳｉｎｇｌｅ Ｐｒ
ｏｃｅｓｓモード時の例外情報選択回路図、第４図は、
Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ モードサポート時
の例外情報選択回路図、第５図は、第４図中の例外要素
番号生成回路の詳細回路図である。 第１図 １０〜１７・・・ベクトルレジスタ（ＶＲＯ〜ＶＲ７）
２０〜２３・・・ベクトルデータフェッチ用メモリリク
エスタ（ＦＯ〜Ｆ５） ２４〜２５・・・ベクトルデータストア用メモリリクエ
スタ（３ｏ〜Ｓ１） ５０〜３６・・パイプライン演算器（ＥＯ〜Ｅ３）４・
・・主記憶装置 ５・・記憶制御装置 ６・・スカラ処理装置 ７・・ベクトル処理制御部 ８・・・割込処理制御部 ９−・・Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓモード指示
フリップフロッグ第５図 ７・・ベクトル処理制御部 ７０・・処理済ベクトル要素数レジスタ（ＶＥＲ）７１
・・・ベクトル命令アドレスレジスタ（ＶＩＡＲ）３０
〜３６・・・パイプライン演算器 ５０１・・・ベクトルレジスタ内アドレスカウンタ３０
０・・・演算パイプライン ８ ・割込処理制御部 ８０・・・例外検出信号受付論理 ９０．９１・・比較器 第４図 ８８・・・例外要素番号生成回路 ９−Ｐａｒａｌｅｌｌ Ｐｒｏｃｅｓｓモード指示フリ
ップ指示フリッ プ フロップ図 （α） ＤＯＩ０１＝θ、ｌθ２８ ７０ Ｃ（ｉ）＝Ａ（＜２＋ＢＣＩ） （ｂン （Ｃ） 第３図 Ｃ誘 イー 図
Claims (1)
- （１）並列実行可能な複数の機能要素を有し、かつベク
トルレジスタに格納可能なベクトル要素以上の淑素を有
するベクトル演算を処理するベクトル処理装置において
、各機能要素が処理中の命令のアドレス、当該命令で処
理する先頭ペタトル委素番号及び当該機能要素が例外全
検出したベクトル要素のベクトルレジスタ内アドレスと
をそれぞれ機能要素対応に保持する＋段と、各機能皆索
からの例外検出報告により対応する前記保持手段内の情
報を読み出す手段とを設けたことを特徴とするベクトル
処理装置。
Priority Applications (4)
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|---|---|---|---|
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| JP58243943A JPS60136872A (ja) | 1983-12-26 | 1983-12-26 | ベクトル処理装置 |
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| JPH0562390B2 JPH0562390B2 (ja) | 1993-09-08 |
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| EP0147858B1 (en) | 1991-09-25 |
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