JP2607689B2 - ベクトル処理装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はベクトル処理装置に係り、特にベクトルレジ
スタと演算器間のデータ転送をバイト単位で行うことに
より、メモリバンク．コンフリクトを回避してメモリア
クセス制御を有効に行うベクトル処理装置に関する。
スタと演算器間のデータ転送をバイト単位で行うことに
より、メモリバンク．コンフリクトを回避してメモリア
クセス制御を有効に行うベクトル処理装置に関する。
［従来の技術］ 一般に、データ処理装置で画像処理または知識情報処
理等を行うとき、バイト単位のメモリアクセス機能が必
要である。
理等を行うとき、バイト単位のメモリアクセス機能が必
要である。
ベクトル処理装置はチェイニング機能によって複数の
演算器をオーバーラップして使用することができ、高い
データ処理能力を有している。ベクトル処理装置では高
いデータ処理能力を実現するためメモリアクセスをバイ
ト単位でなくワードまたはダブルワード単位に行う。
演算器をオーバーラップして使用することができ、高い
データ処理能力を有している。ベクトル処理装置では高
いデータ処理能力を実現するためメモリアクセスをバイ
ト単位でなくワードまたはダブルワード単位に行う。
科学技術計算の場合、大部分の処理がワードまたはダ
ブルワード単位なのでメモリアクセス制御方式によって
高速処理を達成できる。
ブルワード単位なのでメモリアクセス制御方式によって
高速処理を達成できる。
一方、画像処理等では処理がバイト単位に行われるの
でメモリアクセス制御ではメモリバンク．コンフリクト
のために高速処理の達成は困難である。
でメモリアクセス制御ではメモリバンク．コンフリクト
のために高速処理の達成は困難である。
これを解決するためのバイト単位でのベクトル処理装
置用メモリアクセス手段が、例えば特開昭60−186964号
公報等に記載されている。
置用メモリアクセス手段が、例えば特開昭60−186964号
公報等に記載されている。
ここで、ハードウェアの物理増を抑えかつバイト単位
にメモリをアクセスすることは、きわめて困難である。
にメモリをアクセスすることは、きわめて困難である。
例えば、データがバイト境界であっても、連続番地に
格納されているような制約条件があれば、ハードウェア
の物理量はかなり小さくすることができる。しかし、知
識情報処理ではデータの連続番地格納は難しい。
格納されているような制約条件があれば、ハードウェア
の物理量はかなり小さくすることができる。しかし、知
識情報処理ではデータの連続番地格納は難しい。
［発明が解決しようとする課題］ 上記従来技術は、ベクトル処理装置において、画像処
理等がバイト単位に行われるので、メモリアクセス制御
時に、メモリバンク．コンフリクトが発生するために高
速処理の達成は困難であるという問題がある。
理等がバイト単位に行われるので、メモリアクセス制御
時に、メモリバンク．コンフリクトが発生するために高
速処理の達成は困難であるという問題がある。
本発明の目的は、ベクトル処理装置のメモリアクセス
において、バイト単位のメモリアクセス制御をハードウ
ェアの物理量増加を招くことなく実現するベクトル処理
装置を提供することにある。
において、バイト単位のメモリアクセス制御をハードウ
ェアの物理量増加を招くことなく実現するベクトル処理
装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、ベクトル処理
装置において、メモリ上にバイト単位で配置されたデー
タをアクセスする時、メモリとベクトルレジスタ間のデ
ータ転送処理と、ベクトルレジスタと演算器間のデータ
転送処理の２操作に分けて実行する。
装置において、メモリ上にバイト単位で配置されたデー
タをアクセスする時、メモリとベクトルレジスタ間のデ
ータ転送処理と、ベクトルレジスタと演算器間のデータ
転送処理の２操作に分けて実行する。
即ち、ベクトル処理装置において、メモリアクセスに
おける間接アドレスを指定し、ベクトルレジスタと演算
器間のデータ転送でのマークビットによる任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークビットの‘リスト’を生成する
ためのアドレス生成論理部と、マークビット・リスト保
持のためのデータスタック論理部と、データスタックか
ら読み出したマークビット・リストによるベクトルレジ
スタ読み出し／書き込み制御論理部と、ベクトルレジス
タ上で処理したデータのストア処理のためのベクトル要
素間集約論理部を備えるものである。
おける間接アドレスを指定し、ベクトルレジスタと演算
器間のデータ転送でのマークビットによる任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークビットの‘リスト’を生成する
ためのアドレス生成論理部と、マークビット・リスト保
持のためのデータスタック論理部と、データスタックか
ら読み出したマークビット・リストによるベクトルレジ
スタ読み出し／書き込み制御論理部と、ベクトルレジス
タ上で処理したデータのストア処理のためのベクトル要
素間集約論理部を備えるものである。
［作用］ ベクトル処理装置において、メモリ上にバイト単位で
配置されたデータをアクセスする時、メモリとベクトル
レジスタ間のデータ転送処理と、ベクトルレジスタと演
算器間のデータ転送処理の２操作に分けて実行する。
配置されたデータをアクセスする時、メモリとベクトル
レジスタ間のデータ転送処理と、ベクトルレジスタと演
算器間のデータ転送処理の２操作に分けて実行する。
即ち、ベクトル処理装置において、メモリアクセスに
おける間接アドレスを指定し、ベクトルレジスタと演算
器間のデータ転送でのマークビットによる任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークビットの‘リスト’を生成する
ためのアドレス生成論理部と、マークビット・リスト保
持のためのデータスタック論理部と、データスタックか
ら読み出したマークビット・リストによるベクトルレジ
スタ読み出し／書き込み制御論理部と、ベクトルレジス
タ上で処理したデータのストア処理のためのベクトル要
素間集約論理部を備えるので、バイト単位のメモリアク
セス制御をハードウェアの物理量増加を招くことなく実
現できる。
おける間接アドレスを指定し、ベクトルレジスタと演算
器間のデータ転送でのマークビットによる任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークビットの‘リスト’を生成する
ためのアドレス生成論理部と、マークビット・リスト保
持のためのデータスタック論理部と、データスタックか
ら読み出したマークビット・リストによるベクトルレジ
スタ読み出し／書き込み制御論理部と、ベクトルレジス
タ上で処理したデータのストア処理のためのベクトル要
素間集約論理部を備えるので、バイト単位のメモリアク
セス制御をハードウェアの物理量増加を招くことなく実
現できる。
［実施例］ 以下、本発明によるベクトル処理装置の一実施例を図
面により詳細に説明する。
面により詳細に説明する。
まず、本発明の概略を説明する。
ベクトルロード／ストア命令の動作はベースアドレス
（BR）、増分データ（ID）、ベクトル長（VL）の３要素
によって規定される。
（BR）、増分データ（ID）、ベクトル長（VL）の３要素
によって規定される。
任意のベクトル要素ｊのメモリアクセス・アドレス
は、 Ａ（ｊ）＝BR＋（ｊ−１）＊ID …（１） where,1≦ｊ≦VL, である。
は、 Ａ（ｊ）＝BR＋（ｊ−１）＊ID …（１） where,1≦ｊ≦VL, である。
メモリがワード（≡8B）単位で構成されているとき、 WA（ｊ）＝〔Ａ（ｊ）/8〕 …（２） MK（ｊ）＝mod（Ａ（ｊ）,8） …（３） なる２つの量WA,MKを定義する。
WAはメモリ上にベクトル要素ｊが格納されているワー
ドアドレス、MKは該ワードアドレスに属するデータ（ワ
ード語長）のベクトル要素ｊが格納されている位置を示
すマークビットを示す。
ドアドレス、MKは該ワードアドレスに属するデータ（ワ
ード語長）のベクトル要素ｊが格納されている位置を示
すマークビットを示す。
ここでマークビットは0,1,2,・・・と数える。
このように生成されたWA,MKリストはデータスタック
に格納される。該データスタックはベクトルレジスタと
同様の構造を持っていても良い。
に格納される。該データスタックはベクトルレジスタと
同様の構造を持っていても良い。
尚、通常ワードは4B、ダブルワードは8Bであるが、こ
こではワードを8Bとして扱うこととする。
こではワードを8Bとして扱うこととする。
ベクトルロード処理の場合、次の処理が行われる。デ
ータスタックからWAリストが読み出されメモリへの間接
アドレッシング動作が行われる。間接アドレス処理はす
でに公知である。間接アドレス処理によって、メモリ上
のベクトル要素を含むワードデータがベクトルレジスタ
に書き込まれる。
ータスタックからWAリストが読み出されメモリへの間接
アドレッシング動作が行われる。間接アドレス処理はす
でに公知である。間接アドレス処理によって、メモリ上
のベクトル要素を含むワードデータがベクトルレジスタ
に書き込まれる。
ベクトルレジスタを読み出す際、データスタックから
MKリストを読み出し、ベクトルレジスタから読み出した
データをマークビットに従って加工し（即ち小数点位置
を演算部に合わせて）演算器へ送出する。演算器によっ
て処理されたデータはMKリストによって元のワード単位
のデータのマークビット位置に書き込まれる。
MKリストを読み出し、ベクトルレジスタから読み出した
データをマークビットに従って加工し（即ち小数点位置
を演算部に合わせて）演算器へ送出する。演算器によっ
て処理されたデータはMKリストによって元のワード単位
のデータのマークビット位置に書き込まれる。
ベクトルストア処理の場合、２通りの方法が実現可能
である。
である。
まず第１の方法は、WAリストに従ってメモリ上のデー
タをベクトルレジスタ上に読み出しておき、このベクト
ルレジスタ上にMKリストに従って演算した結果を書き込
み、ストア前段階のベクトルデータを生成する方法であ
る。
タをベクトルレジスタ上に読み出しておき、このベクト
ルレジスタ上にMKリストに従って演算した結果を書き込
み、ストア前段階のベクトルデータを生成する方法であ
る。
第２の方法はストアすべき領域からデータをあらかじ
めベクトルレジスタ上に読み出しておき、このベクトル
レジスタに対して演算器の出力をマークビットで書き込
み、ストア前段階のベクトルデータを生成する方法であ
る。第２の方法はソフトウェアでベクトルレジスタの使
い方を工夫することによって、ハードウェアの物量削減
が可能である。
めベクトルレジスタ上に読み出しておき、このベクトル
レジスタに対して演算器の出力をマークビットで書き込
み、ストア前段階のベクトルデータを生成する方法であ
る。第２の方法はソフトウェアでベクトルレジスタの使
い方を工夫することによって、ハードウェアの物量削減
が可能である。
以下、第２の方法を前提に説明を行う。
ストア前段階のベクトルデータは同一ワードアドレス
に複数のベクトル要素が含まれるとき、これをベクトル
上で編集する必要がある。このためにベクトル要素間縮
約論理が用いられる。ベクトルレジスタ上で編集された
データはWAリストによる間接アドレッシングのストア処
理によって、任意のバイト単位のアクセスがベクトル処
理装置で可能になる。
に複数のベクトル要素が含まれるとき、これをベクトル
上で編集する必要がある。このためにベクトル要素間縮
約論理が用いられる。ベクトルレジスタ上で編集された
データはWAリストによる間接アドレッシングのストア処
理によって、任意のバイト単位のアクセスがベクトル処
理装置で可能になる。
以上のように、ベクトルレジスタ上のデータに対しマ
ークビット処理を許すことによって、ベクトル命令は、 （１）オペレーションコード， （２）オペランドレジスタ指定域， （３）マススレジスタ指定域， の他に、 （４）マークビット・スタック指定域， （５）WAマドレスリスト・スタック指定域， を有する。
ークビット処理を許すことによって、ベクトル命令は、 （１）オペレーションコード， （２）オペランドレジスタ指定域， （３）マススレジスタ指定域， の他に、 （４）マークビット・スタック指定域， （５）WAマドレスリスト・スタック指定域， を有する。
ベクトルロード／ストア命令は複数のオペレーション
によって実現されるマクロ命令の形で処理される。
によって実現されるマクロ命令の形で処理される。
第１図は本発明によるマークビットスタックを有する
ベクトル処理装置のブロック図である。
ベクトル処理装置のブロック図である。
ここでは、ベクトル処理装置において任意のバイト単
位のベクトルデータをベクトルロードし、ベクトル演算
実施後ベクトルストアするオペレーションについて説明
する。
位のベクトルデータをベクトルロードし、ベクトル演算
実施後ベクトルストアするオペレーションについて説明
する。
ベクトル命令によるロード動作を行うとき、アドレス
生成論理部１は、主記憶メモリ２上に格納されている目
的の1Byte（1B）単位のベクトル要素ｊのアドレスＡ
（ｊ）が含まれる8Bの先頭アドレスであるワードアドレ
スWA（ｊ）とワードアドレスが示す8B長でのバイト位置
を示すマークビットMK（ｊ）を生成する。ワードアドレ
スWA（ｊ）、マークビットMK（ｊ）、およびベクトル要
素ｊのアドレスＡ（ｊ）は前述の（１），（２），
（３）で定義した式で与えられる。
生成論理部１は、主記憶メモリ２上に格納されている目
的の1Byte（1B）単位のベクトル要素ｊのアドレスＡ
（ｊ）が含まれる8Bの先頭アドレスであるワードアドレ
スWA（ｊ）とワードアドレスが示す8B長でのバイト位置
を示すマークビットMK（ｊ）を生成する。ワードアドレ
スWA（ｊ）、マークビットMK（ｊ）、およびベクトル要
素ｊのアドレスＡ（ｊ）は前述の（１），（２），
（３）で定義した式で与えられる。
アドレス生成論理部１で生成されるマークビットリス
ト（MKリスト）、及びワードアドレスリスト（WAリス
ト）は、データスタック論理部３に格納される。
ト（MKリスト）、及びワードアドレスリスト（WAリス
ト）は、データスタック論理部３に格納される。
また目的のベクトル要素は命令が示すベクトルレジス
タ（VR）４にロードパイプライン５、スイッチマトリッ
クス論理DIST6を通って格納される。ここでデータスタ
ック論理部３は、ワードアドレスWA（ｊ）を格納するワ
ードアドレススタック（WA）3aと、マークビットMK
（ｊ）を格納するマークビットスタック（MK）3bで構成
されており、ベクトルレジスタ４の個数と同数の32組を
有する。
タ（VR）４にロードパイプライン５、スイッチマトリッ
クス論理DIST6を通って格納される。ここでデータスタ
ック論理部３は、ワードアドレスWA（ｊ）を格納するワ
ードアドレススタック（WA）3aと、マークビットMK
（ｊ）を格納するマークビットスタック（MK）3bで構成
されており、ベクトルレジスタ４の個数と同数の32組を
有する。
さらに32個あるベクトルレジスタ４の番号と32組ある
データスタック論理部３は論理的に一対一に対応して動
作する。
データスタック論理部３は論理的に一対一に対応して動
作する。
さらに、第２図に示すように対応するベクトルレジス
タ４とワードアドレススタック3bの関係は、ベクトル要
素１がWA（１）,MK（１）、ベクトル要素２がWA（２）,
MK（２）となっていて、１個のベクトルレジスタが保持
できる最大要素数128間で同様な関係にある。
タ４とワードアドレススタック3bの関係は、ベクトル要
素１がWA（１）,MK（１）、ベクトル要素２がWA（２）,
MK（２）となっていて、１個のベクトルレジスタが保持
できる最大要素数128間で同様な関係にある。
尚、ベクトルロードの場合、ワードアドレススタック
3aに格納されているWAリストに従ってベクトル要素ｊ対
応にワードアドレスWA（ｊ）が出力され、主記憶アクセ
ス制御論理部７に入力され、この結果主記憶メモリ２に
対する間接アドレッシングが行われる。
3aに格納されているWAリストに従ってベクトル要素ｊ対
応にワードアドレスWA（ｊ）が出力され、主記憶アクセ
ス制御論理部７に入力され、この結果主記憶メモリ２に
対する間接アドレッシングが行われる。
第３図は、主記憶メモリ２に格納されたバイト単位の
ベクトル要素ｊ（１≦VL≦j,8≦ID）が、ベクトルレジ
スタ４にロードされるときのマークビットスタック3bと
の対応を示したものである。
ベクトル要素ｊ（１≦VL≦j,8≦ID）が、ベクトルレジ
スタ４にロードされるときのマークビットスタック3bと
の対応を示したものである。
ベクトルレジスタ４は8B（１ワード）の幅がありロー
ドオペレーションは１ワード単位で行われる。よってア
ドレスＡ（１）にあたるベクトル要素１のデータは、先
頭アドレスであるWA（１）から8B単位でベクトルレジス
タに書き込まれる。
ドオペレーションは１ワード単位で行われる。よってア
ドレスＡ（１）にあたるベクトル要素１のデータは、先
頭アドレスであるWA（１）から8B単位でベクトルレジス
タに書き込まれる。
以下同様に、ベクトル要素Ａ（ｊ）まで行う。その時
マークビットスタック3bの様子は、例えばベクトル要素
２の場合４バイト目であるから、対応するMK（２）のB4
ビットが‘1'になり、その他のビットは‘0'になる。
（ただし、１ワードのバイトは0,1,2..7バイトと数え
る）。その他のベクトル要素についても同様である。
尚、マークビットスタック3bは１ワードのバイト対応に
B0,B1,B2..B7の8bitで構成してある。
マークビットスタック3bの様子は、例えばベクトル要素
２の場合４バイト目であるから、対応するMK（２）のB4
ビットが‘1'になり、その他のビットは‘0'になる。
（ただし、１ワードのバイトは0,1,2..7バイトと数え
る）。その他のベクトル要素についても同様である。
尚、マークビットスタック3bは１ワードのバイト対応に
B0,B1,B2..B7の8bitで構成してある。
第４図は、前記ベクトル要素の増分（ID）が５の例を
示している。ID＜８の場合、ワードアドレスWA（ｊ）か
ら始まる１ワードの中に２つのベクトル要素が含まれる
ケースが生じる。この場合ワードアドレススタック3aに
は、第４図のごとく連続して同一のワードアドレスWA
（ｊ）がスタックされる。
示している。ID＜８の場合、ワードアドレスWA（ｊ）か
ら始まる１ワードの中に２つのベクトル要素が含まれる
ケースが生じる。この場合ワードアドレススタック3aに
は、第４図のごとく連続して同一のワードアドレスWA
（ｊ）がスタックされる。
よってベクトルレジスタ４は、ベクトル要素ｊ−１と
ｊが８バイト幅の同一データが書き込まれる。しかし、
マークビットスタック3bは、MK（ｊ−１）とMK（ｊ）に
ベクトル要素ｊ−１とｊのバイト位置の相異が反映され
る。即ち、MK（ｊ−１）はB0が‘1'でその他は‘0'、MK
（ｊ）はB5が‘1'でその他は‘0'になる。
ｊが８バイト幅の同一データが書き込まれる。しかし、
マークビットスタック3bは、MK（ｊ−１）とMK（ｊ）に
ベクトル要素ｊ−１とｊのバイト位置の相異が反映され
る。即ち、MK（ｊ−１）はB0が‘1'でその他は‘0'、MK
（ｊ）はB5が‘1'でその他は‘0'になる。
以上述べてきたごとく前記ベクトルロードのオペレー
ションは、各ベクトル要素がマークビットスタック3bに
格納されたMKリストとワードアドレススタック3aに格納
されたWAリストと対になって処理される。
ションは、各ベクトル要素がマークビットスタック3bに
格納されたMKリストとワードアドレススタック3aに格納
されたWAリストと対になって処理される。
次に、ベクトルレジスタ４に書き込まれたベクトルデ
ータは、スイッチマトリックス論理SEL8を通ってシフタ
９に入力される。シフタ９はバイト単位のシフト動作が
可能であり、シフト条件はベクトル要素に対応したマー
クビットスタック3bから第２図に示したベクトルデータ
とスタック関係に基づいて読み出されるところのベクト
ル要素ビット位置に従う。
ータは、スイッチマトリックス論理SEL8を通ってシフタ
９に入力される。シフタ９はバイト単位のシフト動作が
可能であり、シフト条件はベクトル要素に対応したマー
クビットスタック3bから第２図に示したベクトルデータ
とスタック関係に基づいて読み出されるところのベクト
ル要素ビット位置に従う。
シフタ９から出力されたベクトル要素は小数点位置を
演算器10に合わせる加工が行われ演算器10で処理され
る。演算処理の後演算器10から出力されたベクトルデー
タは、シフタ11に入力される。シフタ11はバイト単位の
シフト動作が可能であり、シフタ９でシフトされたベク
トル要素をマークビットスタック3bから与えられるbit
データを基にして元のバイト位置にシフトしDIST6を通
して演算結果格納先のベクトルレジスタ４に書き込まれ
る。
演算器10に合わせる加工が行われ演算器10で処理され
る。演算処理の後演算器10から出力されたベクトルデー
タは、シフタ11に入力される。シフタ11はバイト単位の
シフト動作が可能であり、シフタ９でシフトされたベク
トル要素をマークビットスタック3bから与えられるbit
データを基にして元のバイト位置にシフトしDIST6を通
して演算結果格納先のベクトルレジスタ４に書き込まれ
る。
最後に、演算結果を主記憶メモリ２上の元のアドレス
にストアするオペレーションを行う。ところが、ストア
した後で目的のベクトル要素ｊ以外のデータが変化して
はいけない。そこでまず、演算結果が格納されているベ
クトルレジスタ４に対して前記ベクトルロードオペレー
ションのベクトル要素ｊに対応するデータスタック論理
部３のWAリストのワードアドレスWA（ｊ）に従って主記
憶メモリ２上のベクトルデータをロードする。
にストアするオペレーションを行う。ところが、ストア
した後で目的のベクトル要素ｊ以外のデータが変化して
はいけない。そこでまず、演算結果が格納されているベ
クトルレジスタ４に対して前記ベクトルロードオペレー
ションのベクトル要素ｊに対応するデータスタック論理
部３のWAリストのワードアドレスWA（ｊ）に従って主記
憶メモリ２上のベクトルデータをロードする。
第５図は、ストア処理の前段階にあるロードオペレー
ションを詳細に説明するための図である。
ションを詳細に説明するための図である。
第１図で示した32個で構成されるベクトルレジスタ４
は詳細にはベクトルレジスタ4aで表す１バイト単位のRA
M8個で１個のベクトルレジスタ４が構成されており、そ
れぞれ独立に書き込みが可能な様WE信号が印可されてい
る。このWE信号は、ベクトルレジスタ４と対になってい
るマークビットスタック3bのビットB0,B1..B7から出力
される信号を極性反転した信号とAND条件を取り前記ベ
クトルレジスタ4aに入力される。
は詳細にはベクトルレジスタ4aで表す１バイト単位のRA
M8個で１個のベクトルレジスタ４が構成されており、そ
れぞれ独立に書き込みが可能な様WE信号が印可されてい
る。このWE信号は、ベクトルレジスタ４と対になってい
るマークビットスタック3bのビットB0,B1..B7から出力
される信号を極性反転した信号とAND条件を取り前記ベ
クトルレジスタ4aに入力される。
当該ベクトルロードオペレーションにおいては、主記
憶メモリ２上のベクトル要素ｊが、演算結果が格納され
ているベクトルレジスタ４に書き込まれる。その時、マ
ークビットスタック3bに格納されているMKリストにした
がってマークビットB0,B1...B7の‘0'が示すバイトのみ
書き替える動作を行う。その後、ベクトルレジスタ４を
WAリストが示す主記憶メモリ２上のロードオペレーショ
ン前の同一アドレスにストアパイププライン８を通して
書き込む。
憶メモリ２上のベクトル要素ｊが、演算結果が格納され
ているベクトルレジスタ４に書き込まれる。その時、マ
ークビットスタック3bに格納されているMKリストにした
がってマークビットB0,B1...B7の‘0'が示すバイトのみ
書き替える動作を行う。その後、ベクトルレジスタ４を
WAリストが示す主記憶メモリ２上のロードオペレーショ
ン前の同一アドレスにストアパイププライン８を通して
書き込む。
尚、当該動作における主記憶アドレスの発生はデータ
スタック論理部３のWAリストにしたがって主記憶アクセ
ス制御論理部７が間接アドレッシングを行う。
スタック論理部３のWAリストにしたがって主記憶アクセ
ス制御論理部７が間接アドレッシングを行う。
第４図で示したケースでは、ワードアドレススタック
3aのWAリストをコンペアし連続して同一ワードアドレス
を示すマークビットスタック3bの出力をORすることで対
処する。尚、当該動作は複数のオペレーションからなる
マクロ命令の形で処理するとさらに有効である。
3aのWAリストをコンペアし連続して同一ワードアドレス
を示すマークビットスタック3bの出力をORすることで対
処する。尚、当該動作は複数のオペレーションからなる
マクロ命令の形で処理するとさらに有効である。
以上述べてきたように、本実施例によれば任意のバイ
ト単位に主記憶上に格納されているベクトルデータのア
クセスが可能である。
ト単位に主記憶上に格納されているベクトルデータのア
クセスが可能である。
また、ベクトル処理装置のメモリアクセスにおいて、
バイト単位のメモリアクセス制御をハードウェアの物理
量増加を招くことなく実現できる。
バイト単位のメモリアクセス制御をハードウェアの物理
量増加を招くことなく実現できる。
さらに、ベクトル処理装置において、バイト単位のメ
モリアクセス制御を実現することによって、画像処理、
知識情報処理などの非数値計算分野に適用可能となる。
モリアクセス制御を実現することによって、画像処理、
知識情報処理などの非数値計算分野に適用可能となる。
［発明の効果］ 本発明によれば、ベクトル処理装置での任意バイト単
位の主記憶アクセスがハードウエア量の増加を少なくし
て達成でき、さらに主記憶に対する処理をワード単位で
行うためメモリコンフリクトの発生を抑えるという効果
がある。
位の主記憶アクセスがハードウエア量の増加を少なくし
て達成でき、さらに主記憶に対する処理をワード単位で
行うためメモリコンフリクトの発生を抑えるという効果
がある。
第１図は本発明によるマークビットを有するベクトル処
理装置のブロック図、第２図はベクトルレジスタとマー
クビットスタック、ワードアドレススタックの対応関係
を説明するための図、第３図、第４図は、第２図の対応
を詳細に説明するための図、第５図はストア処理におけ
るロードオペレーションを説明するための図である。 １……アドレス生成論理部、 ２……主記憶メモリ、 ３……データスタック論理部、 3a……ワードアドレススタック、 3b……マークビットスタック、 ４……ベクトルレジスタ、 ７……主記憶アクセス制御論理部、 9,11……シフタ、 12……レジスタ書き込み読み出し制御論理部。
理装置のブロック図、第２図はベクトルレジスタとマー
クビットスタック、ワードアドレススタックの対応関係
を説明するための図、第３図、第４図は、第２図の対応
を詳細に説明するための図、第５図はストア処理におけ
るロードオペレーションを説明するための図である。 １……アドレス生成論理部、 ２……主記憶メモリ、 ３……データスタック論理部、 3a……ワードアドレススタック、 3b……マークビットスタック、 ４……ベクトルレジスタ、 ７……主記憶アクセス制御論理部、 9,11……シフタ、 12……レジスタ書き込み読み出し制御論理部。
Claims (3)
- 【請求項１】主記憶メモリからのロード／ストアパイプ
ラインがベクトルレジスタに対してベクトルデータの入
出力を実行するベクトル処理装置において、前記主記憶
メモリに記憶されているベクトルデータのワードアドレ
ス内バイト位置を表現するデータスタック論理を具備
し、前記データスタック論理に記載されている情報に基
づいて前記ベクトルレジスタのアクセスを制御すること
を特徴とするベクトル処理装置。 - 【請求項２】請求項１のベクトル処理装置において、前
記ベクトルレジスタと演算器の間のデータ転送を行うデ
ータ転送手段を具備し、データ転送において前記データ
スタック論理に記載されている情報に基づいて、ベクト
ルデータを任意バイト単位で処理することを特徴とする
ベクトル処理装置。 - 【請求項３】請求項２のベクトル処理装置において、主
記憶メモリ上の１バイト長ベクトル要素からなるベクト
ルデータに対して、ベクトルロード処理とベクトルスト
ア処理が複数のオペレーションからなるマクロ命令の形
でアクセスすることを特徴とするベクトル処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175468A JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
| US07/545,360 US5247695A (en) | 1989-07-10 | 1990-06-27 | Vector processor with byte access of memory |
| DE4021784A DE4021784A1 (de) | 1989-07-10 | 1990-07-09 | Vektorprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175468A JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341554A JPH0341554A (ja) | 1991-02-22 |
| JP2607689B2 true JP2607689B2 (ja) | 1997-05-07 |
Family
ID=15996589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175468A Expired - Fee Related JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
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| JP (1) | JP2607689B2 (ja) |
| DE (1) | DE4021784A1 (ja) |
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-
1990
- 1990-06-27 US US07/545,360 patent/US5247695A/en not_active Expired - Fee Related
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| US5247695A (en) | 1993-09-21 |
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