JPH0652530B2 - ベクトル・プロセッサ - Google Patents

ベクトル・プロセッサ

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JPH0652530B2
JPH0652530B2 JP57187828A JP18782882A JPH0652530B2 JP H0652530 B2 JPH0652530 B2 JP H0652530B2 JP 57187828 A JP57187828 A JP 57187828A JP 18782882 A JP18782882 A JP 18782882A JP H0652530 B2 JPH0652530 B2 JP H0652530B2
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    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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    • G06F15/8092Array of vector units

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル演算が高速に実行可能なベクトル処
理向きデイジタル形電子計算機(以下、ベクトル・プロ
セツサと呼ぶ)に係り、詳しくはベクトル・プロセツサ
に含まれるベクトル・レジスタの構成に関するものであ
る。
〔従来技術〕
従来、科学技術計算に頻繁に表われる大型行列計算等の
高速処理を行うベクトル・プロセツサが種々提案されて
いる。その一つに、ベクトル・プロセツサに含まれる複
数個のパイプライン演算器の高速性、並列性が有効に発
揮できるように、演算データの転送能力を向上させるべ
く、ベクトル・レジスタを備えたベクトル・プロセツサ
がある(米国特許4,128,800 )。
第1図は上記ベクトル・レジスタを備えたベクトル・プ
ロセツサの一般的ブロツク図である。第1図に於いて、
ベクトル・レジスタ(VR)1はベクトルを形成する一
連のエレメント・データを格納することができ、例え
ば、各々のベクトル・レジスタは8バイト長のエレメン
トを64個格納できる。演算に必要なベクトルのエレメン
トは、主記憶装置(MS)5よりフエツチ・データ線10
を通して順次フエツチされ、分配回路2を介して、ベク
トル命令で指定された番号のベクトル・レジスタ1へ書
込データ線6経由で一担書込まれる。その後、演算に応
じて、適当なベクトル・レジスタ1より読出データ線7
経由でエレメントが順次読出され、選択回路3を介し
て、演算オペランド線8経由で目的の演算器4にオペラ
ンドとして入力される。演算器4より出力された演算結
果は、演算結果線9経由で分配回路2を介し、指定され
たベクトル・レジスタ1へ書込データ線6経由で順次書
込まれる。演算器4は浮動小数点加算器、乗算器など
の、それぞれ独立した演算器である。このような演算器
4とベクトル・レジスタ1間のデータ転送を繰り返した
後で、得られた最終結果ベクトルは、ベクトル・レジス
タ1から選択回路3、書込データ線11を介して主記憶装
置5へ順次ストアされる。
次に、ベクトル演算の簡単な例を挙げて、第1図のよう
なベクトル・レジスタを備えるベクトル・プロセツサの
特徴について考察する。いま、FORTRAN文 DO 10 1=1、L 10 Y(I)=A(I)+B(I)*C(I) の処理を、ベクトル命令形式に表現すると、 のようになる。たゞし、VRはベクトル・レジスタを表
わす。各ベクトル命令は、演算およびデータ転送をエレ
メントL個分、繰り返し実行する。
一般的に、ベクトル・レジスタを備えるベクトル・プロ
セツサは、演算の中間結果のベクトルを一時的にベクト
ル・レジスタへ格納し、最終結果ベクトルのみを主記憶
装置へストアすることで、実質的に主記憶装置との間の
データ転送回数が減少するため、ベクトル・レジスタの
書込み、読出し動作を高速化し、これに比べ主記憶装置
のアクセス能力を低く構成しても、演算に必要なデータ
転送能力を確保する事が可能である。
次に、前述した例の第4と5の命令に着目してみると、
先行命令4の乗算結果を格納するVR“3”は、後続の
ベクトル加算命令5のオペランドを読出すべきVRにも
なつている。もしも、第4のベクトル乗算命令により、
L個の結果が全てVR“3”へ書込れるまで待つて、後
続のベクトル加算命令5を起動するように制御すれば、
複数の演算器の並列動作を有効に生かせず、処理時間は
延びる。このように、先行するベクトル命令の演算結
果、あるいはフエツチ・データを格納するVRを、後行
のベクトル命令がオペランドとして読出すための待ち合
せの関係は、前述した例の第2または3のベクトル命令
と第4のベクトル命令の間、第1と第5の間、第5と第
6の間にも存在している。この待ち合せを解決する方法
がチエイニング機能である。チエイニングとは、主記憶
装置より読出したデータ、あるいは、先行のベクトル命
令で得られる演算結果をベクトル・レジスタへ書込むと
同時に、即時に後行のベクトル命令のオペランドとして
演算器へ転送するか、あるいは主記憶へ転送することで
ある。これに依り、多項形のベクトル計算に於いても、
複数の演算器を有効に作動させて演算の並列性を高め、
高速処理を行うことができる。
このように、チエイニングはベクトル命令間に着目し
て、その高速化を計る方法である。これとは別に、或る
一つのベクトル命令をエレメント単位で分割し、これを
複数の演算器で並行処理させ、高速化を計る方法が考え
られる。例えば、ベクトル命令をエレメント“I”
(0、2、……I…)と、“I+1”(1、3、……I
+1…)に分割し、この2つのエレメント列をベクトル
・レジスタから同時に読出し、2つの演算器で並行して
処理する。その後、この2つの演算器より得られる結果
を同時にベクトル・レジスタへ書込むという方法であ
る。こゝではエレメントの2分割を考えたが、一般的に
n個の演算器を並列に動作させれば、ベクトル・エレメ
ントをn列に分割して処理する事ができる。
以上、エレメント分割による並行処理も、チエイニング
にしても、要となるのはベクトル・レジスタの読出し、
書込み能力である。すなわち、エレメント分割による並
行処理については、その並行処理されるエレメント列の
数(並列処理の要素数)を“n”とすると、n個のエレ
メントの読出し、あるいは書込みが1サイクルで同時に
行われなければならない。又、チエイニングについて
は、同一ベクトル・レジスタに対し、1サイクルで同時
に読出し、書込みができなければならない。さらに、当
該n個にエレメントを分割して並行処理を行うベクトル
・プロセツサに、チエイニング機能を持たせる事も可能
である。この場合、ベクトル・レジスタとして1サイク
ルに2n個の読出し、書込みのできるものが要求され
る。
第2図に並行処理されるエレメント列の数“n”を2と
した場合のベクトル・レジスタの従来方式を示す。この
方式はベクトル・レジスタ・アレイとして周辺回路系と
同等の速度を持つたRAM(ランダム・アクセス・メモ
リ)100を使用する事を前提としている。図中、101、10
2で示すWDR0/1は書込データ・レジスタ、103、10
4で示すRDR0/1は読出データ・レジスタ、105、106で
示すWAR0/1は書込アドレス・レジスタ、107、108
で示すRAR0/1は読出アドレス・レジスタであり、109
〜114はセレクタを示している。それぞれのレジスタに
付加した番号0/1は、“0”がベクトル・エレメント列
I(0、2、4……I…)、“1”はI+1(1、3、
5、……I+1…)を処理するレジスタである事を示し
ている。図はベクトル・レジスタ・アレイを形成してい
るRAMを4バンクに分割することにより、1サイクル
で4エレメントのアクセスを可能にしている。すなわ
ち、バンクの競合がなければ、1サイクルに2エレメン
トの書込みと、2エレメントの読出しが同時にできる。
例えば、WDR(0) 101、WDR(1)102のデータをWA
R(0) 105、WAR(1) 106で示されるエレメント番号
4、5に書込むと同時に、RAR(0) 107、RAR(1) 1
08で示されるエレメント番号6、7のデータをRDR
(0) 103、RDR(1)104に読出すことが可能である。
ところで、第2図のようなバンク分割の方法を採用した
場合、2つの読出動作の間、あるいは2つの書込動作の
間には、アクセスの競合は発生しないが、同一エレメン
ト列の読出動作と書込動作の間でバンクの競合が発生す
る。すなわち第2図のようなベクトル・レジスタを有す
るベクトル・プロセツサでは、このような競合の発生し
た時に備えて読出動作を待たせる等の機能が付加されね
ばならない。又、第2図の方式はRAMとその周辺のア
ドレス・レジスタやデータ・レジスタを構成する回路部
との接続インタフエースを大量に必要とする為、RAM
の実装エリアが大きくなる欠点を持つている。
〔発明の目的〕
本発明の目的は、ベクトル・レジスタを簡単に読出し、
書込みができる構造とし、ベクトル・プロセツサの高速
処理の為ベクトル命令のエレメント分割処理及びチエイ
ニング処理を円滑に行うことにある。
〔発明の概要〕
上記の目的を達成するため、本発明はベクトル・レジス
タとして、周辺の演算器等を構成する回路系よりも相対
的に2n倍(nは並列処理の要素数)高速な回路系を用
いて、他の要素の1動作サイクル中に、同一ベクトル・
レジスタに対してn回の書込み動作とn回の読出し動作
を可能にするものである。
〔発明の実施例〕
第3図は本発明によるベクトル・レジスタの一実施例
で、ベクトル・レジスタ・アレイとしてRAM200を用
い、並行処理されるエレメント列数を2とした場合を示
す。ベクトル・プロセツサ全体の構成は第1図と同様で
ある。第3図中、201、202で示すWDR0/1は書込デー
タ・レジスタ、203′、203、204で示すPRDR0およ
びRDR0/1は読出データ・レジスタ、205、206で示す
WAR0/1は書込アドレス・レジスタ、207、208で示す
RAR0/1は読出アドレス・レジスタである。210と211
はセレクタ、212は2ビット・カウンタを示している。
第2図の場合と同様に、それぞれのレジスタに付した番
号0/1のうち、“0”は偶数のベクトル・エレメント列
1(0、2、4、…I…)を、“1”は奇数のベクトル
・エレメント列I+1(1、3、5…I+1…)を処理
するレジスタであることを意味する。
第4図は第3図の基本動作を表わしたタイムチヤートで
ある。図中、I/I+1/I+2/I+3とあるのは、
当該レジスタが、その時に処理しているベクトル・エレ
メント番号を示す。又、RAM200の動作でWないしR
と記したものは、それぞれ書込み、読出しの時間を示し
ている。
第4図のタイムチヤートはI列とI+1列に分割された
エレメント列が、1サイクル・ピツチでそれぞれWDR
O(0) 201とWDR(1) 202にセツトされ、たゞちにRA
M200へ書込まれ、一方では、RAM200から読出された
IとI+1の各エレメント列がPRDR(0) 203′経由
のRDR(0) 203とRDR(1) 204にセツトされ、当該レ
ジスタより1サイクル・ピツチで出力されるというよう
に、エレメント分割による並行処理及びチエイニング処
理が最も理想的に行われている状態を表わしている。
以下、第3図の動作を第4図で説明する。まず、第3図
のセレクタ210と211は1/4サイクルで動作する2ピツト
・カウンタ212の出力でセレクトされる。すなわち、セ
レクタ210はカウンタ212の上位ビツトに注目して、1/2
サイクル・ピツチ(第4図のT0−T2、T2−T0で
示す時間)でWDR(0) 201、WDR(1) 202を交互に選
択する。セレクタ211はカウンタ212の全ビツト(2ビツ
ト)に注目して、1/4サイクル・ピツチ(第4図のT0
−T1、T1−T2、T2−T3、T3−T0で示す時
間)でWAR(0) 205、RAR(0)207、WAR(1) 206、
RAR(1) 208を順次選択する。この選択動作は常時行
われる。
第4図において、WDR(0) 201へエレメント“I”、
WDR(1) 202へエレメント“I+1”が時刻T0でセ
ツトされる。このWDR(0) 201及びWDR(1) 202の出
力はセレクタ210により交互に選択される。すなわち、
T0−T2でWDR(0) 201が、T2−T0でWDR(1)
202が選択される。この間、セレクタ211はWAR(0) 2
05、RAR(0) 207、WAR(1) 206、RAR(1) 208を
次々に選択する。すなわち、T0−T1の間でWAR
(0) 205を、T1−T2でRAR(0) 207を、T2−T3
でWAR(1) 206を、T3−T0でRAR(1) 208をそれ
ぞれ選択する。このアドレスによりRAM200のエレメ
ント番号を指定する。この例の場合、RAM200はT0
−T1、T2−T3の間で書込動作を、T1−T2、T
3−T0で読出動作を行う。したがつて、T0−T1の
時間では、WAR(0) 205の示すRAM領域(エレメン
ト番号“I”)へ、WDR(0) 201のデータが書込ま
れ、T2−T3の時間ではWAR(1) 206の示すRAM
領域(エレメント番号“I+1”)へ、WDR(1) 202
のデータが書込まれる。
上記T0−T1及びT2−T3の時間でRAM200へ書
込まれたデータは、T1−T2及びT3−T0の時間
に、たゞちに読出す事ができる。すなわち、T1−T2
及びT3−T0の時間に於いて、セレクタ211はRAR
(0) 207、RAR(1) 208を選択しており、チエイニング
機構によりRAR(0) 207が“I”、RAR(1) 208が
“I+1”エレメント番号を示していれば、容易に直前
に書込んだ“I”/“I+1”番目のエレメント・デー
タを読出す事ができる。第4図はそれを示している。
“I”番目のエレメント・データは、PRDR(0) 20
3′へT2でセツトされ、“I+1”番目のデータはR
DR(1) 204へT0でセツトされる。PRDR(0) 203′
へセツトされた“I”番エレメント・データは、T0で
RDR(0) 203へ転送され、“I+1”番のエメレント
・データと時間合わせされる。RDR(0) 203、RDR
(1) 204に揃つたデータはデータ線7経由で演算器ある
いは主記憶装置へ出力される。
以上からわかるように、第3図で構成されるベクトル・
レジスタは、1サイクルで“I”と“I+1”のエレメ
ント・データを書込み、さらにそのデータを即時に読出
すことができ、この書込み、読出しに際しての時間的な
競合は発生しない。したがつて、ベクトル命令のエレメ
ント分割による各エレメント列の並行処理、及びチエイ
ニング処理を1サイクル・ピツチで円滑に行う事ができ
る。なお、RAM200としては、例えばカリウム砒素、
ジヨセフソン素子等の超高速素子が最適である。
〔発明の効果〕
以上の説明から明らかな如く、本発明によれば、ペクト
ル・レジスタを、他の要素の1動作サイクル中にn回
(nは並列処理の要素数)の書込み動作とn回の読出し
動作が可能な構成とすることにより、1サイクルに複数
回の競合のないベクトル・レジスタ・アクセスが可能と
なり、ベクトル・プロセツサにおいてエレメントの並列
処理、チエイニング処理を円滑に行わせる事ができる。
【図面の簡単な説明】
第1図はベクトル・プロセツサの一般的ブロツク図、第
2図は第1図におけるベクトル・レジスタの従来例の構
成例を示す図、第3図は本発明の一実施例を示す図、第
4図は第3図の基本動作を示すタイミング図である。 1……ベクトル・レジスタ、2……分配回路、3……選
択回路、4……演算器、5……主記憶装置、200……ベ
クトル・レジスタ・アレイ(RAM)、201、202……書
込データ・レジスタ、203、203′、204……読出データ
・レジスタ、205、206……書込アドレス・レジスタ、20
7、208……読出アドレス・レジスタ、210、211……セレ
クタ、212……2ビツト・カウンタ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】複数のベクトル・レジスタ、演算器、メモ
    リ・リクエスタ等を備え、ベクトル命令を実行するベク
    トル・プロセッサにおいて、前記ベクトル・レジスタ
    は、他の要素の1動作サイクル中にn回(nは並列処理
    の要素数)の書込みサイクルとn回の読出しサイクルを
    有することを特徴とするベクトル・プロセッサ。
  2. 【請求項2】各ベクトル・レジスタは、n個の書込みデ
    ータ・レジスタと、n個の読出データ・レジスタと、2
    n個の書込/読出アドレス・レジスタと、これらのレジ
    スタを選択するセレクタとを具備し、前記セレクタによ
    り所望レジスタを順次選択し、1サイクルで当該ベクト
    ル・レジスタに対してn回の書込み動作とn回の読出し
    動作を可能としたことを特徴とする特許請求の範囲第1
    項記載のベクトル・プロセッサ。
JP57187828A 1982-10-25 1982-10-25 ベクトル・プロセッサ Expired - Lifetime JPH0652530B2 (ja)

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JP57187828A JPH0652530B2 (ja) 1982-10-25 1982-10-25 ベクトル・プロセッサ
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JP57187828A JPH0652530B2 (ja) 1982-10-25 1982-10-25 ベクトル・プロセッサ

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JPS5977574A JPS5977574A (ja) 1984-05-04
JPH0652530B2 true JPH0652530B2 (ja) 1994-07-06

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