JP2941817B2 - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JP2941817B2 JP2941817B2 JP63228326A JP22832688A JP2941817B2 JP 2941817 B2 JP2941817 B2 JP 2941817B2 JP 63228326 A JP63228326 A JP 63228326A JP 22832688 A JP22832688 A JP 22832688A JP 2941817 B2 JP2941817 B2 JP 2941817B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- register
- clock
- data
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30141—Implementation provisions of register files, e.g. ports
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトル処理装置に係り、特に、スーパー
コンピュータ等における超高速マシンサイクルの実現の
ために用いて好適なベクトル処理装置に関する。
コンピュータ等における超高速マシンサイクルの実現の
ために用いて好適なベクトル処理装置に関する。
一般に、スーパーコンピュータの性能を向上させるた
めには、ベクトル処理装置内に複数個のパイプライン演
算器と複数個のベクトルレジスタを設け、困果性のない
命令間でのベクトルデータ処理の並列化と、並列処理さ
れる夫々のベクトルデータを高速にベクトルレジスタか
らパイプライン演算器へ、パイプライン演算器からベク
トルレジスタへ転送すること、すなわち、マシンサイク
ルをアップさせることが最も効果的である。
めには、ベクトル処理装置内に複数個のパイプライン演
算器と複数個のベクトルレジスタを設け、困果性のない
命令間でのベクトルデータ処理の並列化と、並列処理さ
れる夫々のベクトルデータを高速にベクトルレジスタか
らパイプライン演算器へ、パイプライン演算器からベク
トルレジスタへ転送すること、すなわち、マシンサイク
ルをアップさせることが最も効果的である。
以下、この種ベクトル処理装置の一例を図面により説
明する。
明する。
第６図は従来技術によるベクトル処理装置の構成を示
すブロツク図である。第６図において、１はベクトルレ
ジスタ、2,3はセレクタ、６はパイプライン演算器、９
は主記憶装置、10はベクトルロードパイプライン、11は
ベクトルストアパイプラインである。
すブロツク図である。第６図において、１はベクトルレ
ジスタ、2,3はセレクタ、６はパイプライン演算器、９
は主記憶装置、10はベクトルロードパイプライン、11は
ベクトルストアパイプラインである。
ベクトル処理装置は、高速のランダム・アクセス・メ
モリー（以下、RAMという）で構成されるVR0〜VR31によ
るベクトルレジスタ１と、ベクトルレジスタ１の出力ベ
クトルデータ信号５を命令により演算器０〜演算器３に
よるパイプライン演算器６へ選択して転送するスイツチ
マトリツクス論理で構成されるセレクタ（以下、SELと
いう）３と、演算器０〜演算器３によるパイプライン演
算器６の出力結果パス８を命令によりVR0〜VR31による
ベクトルレジスタ１に選択するスイツチマトリツクス論
理で構成されるセレクタ（以下、DISTという）２と、VR
0〜VR31によるベクトルレジスタ１へ前記DIST2を通して
ベクトルデータを主記憶装置（以下、MSという）９から
ロードするベクトルロードパイプライン10と、VR0〜VR3
1によるベクトルレジスタ１に格納されている演算結果
ベクトルデータをSEL3を通してMS9へ出力するベクトル
ストアパイプライン11と、演算を実行する演算器０〜演
算器３によるパイプライン演算器６とにより構成されて
いる。
モリー（以下、RAMという）で構成されるVR0〜VR31によ
るベクトルレジスタ１と、ベクトルレジスタ１の出力ベ
クトルデータ信号５を命令により演算器０〜演算器３に
よるパイプライン演算器６へ選択して転送するスイツチ
マトリツクス論理で構成されるセレクタ（以下、SELと
いう）３と、演算器０〜演算器３によるパイプライン演
算器６の出力結果パス８を命令によりVR0〜VR31による
ベクトルレジスタ１に選択するスイツチマトリツクス論
理で構成されるセレクタ（以下、DISTという）２と、VR
0〜VR31によるベクトルレジスタ１へ前記DIST2を通して
ベクトルデータを主記憶装置（以下、MSという）９から
ロードするベクトルロードパイプライン10と、VR0〜VR3
1によるベクトルレジスタ１に格納されている演算結果
ベクトルデータをSEL3を通してMS9へ出力するベクトル
ストアパイプライン11と、演算を実行する演算器０〜演
算器３によるパイプライン演算器６とにより構成されて
いる。
ベクトルロード命令によりMS9から読み出されたベク
トルデータは、ベクトルロードパイプライン10を通して
命令で示されるベクトルレジスタ１の番号へ割当てら
れ、マシンサイクルのクロツク速度で供給される前記ベ
クトルデータのベクトル要素順にRAMにアドレツシング
され書き込まれる。次に、前記ベクトルデータは、演算
命令によりベクトルレジスタ１から読み出され、パイプ
ライン演算器６へオペランドとしてベクトル要素順にマ
シンサイクルのクロツク速度で入力される。パイプライ
ン演算器６による演算結果は、当該命令により演算結果
を格納するベクトルレジスタ１の番号が割当てられ、そ
の番号の示すベクトルレジスタを構成しているRAMに書
き込まれる。
トルデータは、ベクトルロードパイプライン10を通して
命令で示されるベクトルレジスタ１の番号へ割当てら
れ、マシンサイクルのクロツク速度で供給される前記ベ
クトルデータのベクトル要素順にRAMにアドレツシング
され書き込まれる。次に、前記ベクトルデータは、演算
命令によりベクトルレジスタ１から読み出され、パイプ
ライン演算器６へオペランドとしてベクトル要素順にマ
シンサイクルのクロツク速度で入力される。パイプライ
ン演算器６による演算結果は、当該命令により演算結果
を格納するベクトルレジスタ１の番号が割当てられ、そ
の番号の示すベクトルレジスタを構成しているRAMに書
き込まれる。
ベクトル演算は、同一ベクトルデータに対して繰り返
し演算が必要であるため、ベクトルレジスタ１は、高速
のシリコン・バイポーラRAMやガリウム・ヒ素（GaAs）F
ET RAMを使用し、マシンサイクルのクロツク速度でオ
ペランドの読み出しと、演算結果格納が実現できるよう
に構成されている。このことは、ベクトル演算をMS9と
の間で直接行つた場合に、MS9を構成している大容量SRA
Mが一般にMOS系の数十ナノ秒のアクセスタイムを有する
ため、読み出しと書き込みにおけるオーバーヘツドが全
体のベクトル処理時間に対して大きな部分を占めるよう
になり、効率の面で不利になることを防止することを可
能にしている。さらに、第６図で示したベクトル処理装
置は、マシンサイクルの向上を目的として実装的遅延時
間を短縮するために３次元実装構造や、DIST2K、ベクト
ルレジスタ1,SEL3等の論理、及びRAMを物理的制約の許
す範囲で分割することにより半導体チップで構成するこ
とも実現されている。
し演算が必要であるため、ベクトルレジスタ１は、高速
のシリコン・バイポーラRAMやガリウム・ヒ素（GaAs）F
ET RAMを使用し、マシンサイクルのクロツク速度でオ
ペランドの読み出しと、演算結果格納が実現できるよう
に構成されている。このことは、ベクトル演算をMS9と
の間で直接行つた場合に、MS9を構成している大容量SRA
Mが一般にMOS系の数十ナノ秒のアクセスタイムを有する
ため、読み出しと書き込みにおけるオーバーヘツドが全
体のベクトル処理時間に対して大きな部分を占めるよう
になり、効率の面で不利になることを防止することを可
能にしている。さらに、第６図で示したベクトル処理装
置は、マシンサイクルの向上を目的として実装的遅延時
間を短縮するために３次元実装構造や、DIST2K、ベクト
ルレジスタ1,SEL3等の論理、及びRAMを物理的制約の許
す範囲で分割することにより半導体チップで構成するこ
とも実現されている。
また、ベクトル演算の特徴である繰り返し演算処理に
おいては、ベクトル演算結果を格納したベクトルレジス
タが次の命令の処理においてオペランドを供給する場合
が多い。そこで、論理的に同一番号のベクトルレジスタ
に対してオペランドデータの読み出しと演算結果の書き
込みを同時に行うチエイニング処理を可能とするため
に、前記ベクトルレジスタを構成するRAMを２つの独立
したアドレツシングが可能なバンク配列とし、一方のバ
ンクはベクトルデータのすべての偶数要素を保持し、他
方のバンクの前記ベクトルデータのすべての奇数要素を
保持するよう構成し、マシンサイクルのクロツク速度で
各バンクへの書き込みと読み出しを可能としたベクトル
処理装置が、例えば、特開昭58−114274号公報に開示さ
れている。また、例えば、特開昭59−77574号公報には
バンク分けされないベクトルレジスタの高速化技法が開
示されている。
おいては、ベクトル演算結果を格納したベクトルレジス
タが次の命令の処理においてオペランドを供給する場合
が多い。そこで、論理的に同一番号のベクトルレジスタ
に対してオペランドデータの読み出しと演算結果の書き
込みを同時に行うチエイニング処理を可能とするため
に、前記ベクトルレジスタを構成するRAMを２つの独立
したアドレツシングが可能なバンク配列とし、一方のバ
ンクはベクトルデータのすべての偶数要素を保持し、他
方のバンクの前記ベクトルデータのすべての奇数要素を
保持するよう構成し、マシンサイクルのクロツク速度で
各バンクへの書き込みと読み出しを可能としたベクトル
処理装置が、例えば、特開昭58−114274号公報に開示さ
れている。また、例えば、特開昭59−77574号公報には
バンク分けされないベクトルレジスタの高速化技法が開
示されている。
ところで、ベクトルレジスタを前述の２バンクRAM方
式で構成し、マシンサイクルのクロツク速度で前記RAM
の書き込みと読み出しを行うに際して、マシンサイクル
のクロツク速度を決定する要因は、ベクトルデータを保
持するRAMの書き込み時間（ピツチ）性能と、読み出し
時間（ピツチ）性能（アドレス・アクセス・タイム）で
ある。さらに言えば、セツトアツプ時間と書き込みパル
ス幅、ホールド時間の合計で規定される書き込みピツチ
性能が、単純にアドレス入力で起動される読み出しピツ
チ性能に比較して1.5倍程度時間を要することからクロ
ツク速度決定に対して支配的である。また、超高速の化
合物半導体（GaAs,HEMT）を使用する場合においても、
メモリ回路の特質として、この傾向は変わらない。一
方、前述した従来技重からも明らかなようにマシンサイ
クルのクロツク速度の高速化がベクトル処理装置の性能
向上に不可欠である。ところが、従来の２バンクRAM方
式のベクトルレジスタは、書き込みと読み出しのクロツ
ク速度が等しいために数ナノ秒程度の超高速マシンサイ
クルを実現する意味においては、読み出しピツチ性能が
目的のクロツク速度を上回つていても書き込みピツチ性
能が下回つている場合には、書き込みピツチ性能が大き
な要因となりマシンサイクルのクロツク速度向上を制御
するため、特に、アクセス・タイム１ナノ秒以下の超高
速RAM使用の場合に、読み出し性能を効率的に利用でき
ないと言う問題があつた。
式で構成し、マシンサイクルのクロツク速度で前記RAM
の書き込みと読み出しを行うに際して、マシンサイクル
のクロツク速度を決定する要因は、ベクトルデータを保
持するRAMの書き込み時間（ピツチ）性能と、読み出し
時間（ピツチ）性能（アドレス・アクセス・タイム）で
ある。さらに言えば、セツトアツプ時間と書き込みパル
ス幅、ホールド時間の合計で規定される書き込みピツチ
性能が、単純にアドレス入力で起動される読み出しピツ
チ性能に比較して1.5倍程度時間を要することからクロ
ツク速度決定に対して支配的である。また、超高速の化
合物半導体（GaAs,HEMT）を使用する場合においても、
メモリ回路の特質として、この傾向は変わらない。一
方、前述した従来技重からも明らかなようにマシンサイ
クルのクロツク速度の高速化がベクトル処理装置の性能
向上に不可欠である。ところが、従来の２バンクRAM方
式のベクトルレジスタは、書き込みと読み出しのクロツ
ク速度が等しいために数ナノ秒程度の超高速マシンサイ
クルを実現する意味においては、読み出しピツチ性能が
目的のクロツク速度を上回つていても書き込みピツチ性
能が下回つている場合には、書き込みピツチ性能が大き
な要因となりマシンサイクルのクロツク速度向上を制御
するため、特に、アクセス・タイム１ナノ秒以下の超高
速RAM使用の場合に、読み出し性能を効率的に利用でき
ないと言う問題があつた。
本発明の目的は、前記従来技術の問題点を解決し、２
バンクRAM構成のベクトルレジスタが、１つのバンクRAM
に対して連続したサイクル・ピツチで書き込み動作が起
こらないことを生かして、ベクトルレジスタに使用する
超高速RAMの書き込みピツチ性能と読み出しピツチ性能
の合計時間の1/2をマシンサイクルのクロツク速度とす
ることにより、書き込みピツチ性能が支配する２バンク
RAM構成ベクトルレジスタの性能向上を図つたベクトル
処理装置を提供することにある。
バンクRAM構成のベクトルレジスタが、１つのバンクRAM
に対して連続したサイクル・ピツチで書き込み動作が起
こらないことを生かして、ベクトルレジスタに使用する
超高速RAMの書き込みピツチ性能と読み出しピツチ性能
の合計時間の1/2をマシンサイクルのクロツク速度とす
ることにより、書き込みピツチ性能が支配する２バンク
RAM構成ベクトルレジスタの性能向上を図つたベクトル
処理装置を提供することにある。
本発明によれば、前記目的は、論理的に同一番号のベ
クトルレジスタを２つの超高速RAMを独立してアドレツ
シング可能なバンク配列とし、一方のバンクにベクトル
データの全ての偶数要素を保持させ、他方のバンクに前
記ベクトルデータの全ての奇数要素を保持させるように
ベクトルレジスタを構成し、２つのバンクRAMに供給す
る書き込みアドレスと読み出しアドレスのために、マシ
ンサイクルのクロツク速度で２倍低速で1/2周期位相差
を持つ書き込みアドレス発生回路と読み出しアドレス発
生回路を備え、マシンサイクルのクロツク速度を、ベク
トルレジスタの書き込みピツチ性能と読み出しピツチ性
能の合計時間の1/2に設定することにより達成される。
クトルレジスタを２つの超高速RAMを独立してアドレツ
シング可能なバンク配列とし、一方のバンクにベクトル
データの全ての偶数要素を保持させ、他方のバンクに前
記ベクトルデータの全ての奇数要素を保持させるように
ベクトルレジスタを構成し、２つのバンクRAMに供給す
る書き込みアドレスと読み出しアドレスのために、マシ
ンサイクルのクロツク速度で２倍低速で1/2周期位相差
を持つ書き込みアドレス発生回路と読み出しアドレス発
生回路を備え、マシンサイクルのクロツク速度を、ベク
トルレジスタの書き込みピツチ性能と読み出しピツチ性
能の合計時間の1/2に設定することにより達成される。
また、ベクトルデータの書き込みと読み出しのクロツ
ク速度の設定のために、書き込み動作時にはベクトルレ
ジスタ・バンク使用するRAMの書き込みピツチ性能を満
足するサイクルピツチに設定し、読み出し動作時には前
記RAMの読み出しピツチ性能を満足するサイクルピツチ
に設定する事のできるクロツク・タイミング発生回路が
備えられる。
ク速度の設定のために、書き込み動作時にはベクトルレ
ジスタ・バンク使用するRAMの書き込みピツチ性能を満
足するサイクルピツチに設定し、読み出し動作時には前
記RAMの読み出しピツチ性能を満足するサイクルピツチ
に設定する事のできるクロツク・タイミング発生回路が
備えられる。
また、前記RAMに入出力されるベクトルデータのサイ
クルピツチを、ベクトル処理装置のマシンサイクル・ク
ロツク速度に変換するために、前記RAMの書き込みデー
タ・ラツチと読み出しデータ・ラツチに対して位相変換
ラツチが備えられる。さらに、ベクトルレジスタを構成
するLSI内のラツチに供給するクロツク・タイミングを
制御するために、LSI外部から制御できるデイレイ可変
回路が備えられる。
クルピツチを、ベクトル処理装置のマシンサイクル・ク
ロツク速度に変換するために、前記RAMの書き込みデー
タ・ラツチと読み出しデータ・ラツチに対して位相変換
ラツチが備えられる。さらに、ベクトルレジスタを構成
するLSI内のラツチに供給するクロツク・タイミングを
制御するために、LSI外部から制御できるデイレイ可変
回路が備えられる。
ベクトルレジスタが２つの独立にアドレツシング可能
なバンク配列で構成され、書き込みアドレスを発生させ
る書き込み制御信号と、読み出しアドレスを発生させる
読み出し制御信号とが、マシンサイクルのクロツク速度
で1/2周期位相差を持つていることにより、各RAMバンク
に対する書き込みアドレスと読み出しアドレスとが、前
記RAMの書き込みピツチ性能と読み出しピツチ性能とを
満足するクロツク・ピツチとなるように、それぞれのバ
ンクRAMアドレス・ラツチを駆動するクロツク・タイミ
ングをクロツク・タイミング発生回路により設定するこ
とができる。さらに、ベクトルレジスタに入出するベク
トルデータは、クロツク・タイミング発生回路から供給
されるクロツク・タイミングにより駆動される位相変換
ラツチによりベクトル処理装置のマシンサイクル・クロ
ツク速度に変換される。これらのことにより、ベクトル
処理装置のマシンサイクル・クロツク速度は、ベクトル
レジスタに使用されるRAMの書き込みピツチ性能を上回
るサイクル・ピツチに設定することができる。正確に
は、書き込みピツチ性能と読み出しピツチ性能の合計時
間の1/2にベクトル処理装置のマシンサイクル・クロツ
ク速度を設定することが可能である。また、LSI内でデ
イレイ可変回路を制御することによりRAM書き込みピツ
チと読み出しピツチの配分を変化させることが可能であ
る。
なバンク配列で構成され、書き込みアドレスを発生させ
る書き込み制御信号と、読み出しアドレスを発生させる
読み出し制御信号とが、マシンサイクルのクロツク速度
で1/2周期位相差を持つていることにより、各RAMバンク
に対する書き込みアドレスと読み出しアドレスとが、前
記RAMの書き込みピツチ性能と読み出しピツチ性能とを
満足するクロツク・ピツチとなるように、それぞれのバ
ンクRAMアドレス・ラツチを駆動するクロツク・タイミ
ングをクロツク・タイミング発生回路により設定するこ
とができる。さらに、ベクトルレジスタに入出するベク
トルデータは、クロツク・タイミング発生回路から供給
されるクロツク・タイミングにより駆動される位相変換
ラツチによりベクトル処理装置のマシンサイクル・クロ
ツク速度に変換される。これらのことにより、ベクトル
処理装置のマシンサイクル・クロツク速度は、ベクトル
レジスタに使用されるRAMの書き込みピツチ性能を上回
るサイクル・ピツチに設定することができる。正確に
は、書き込みピツチ性能と読み出しピツチ性能の合計時
間の1/2にベクトル処理装置のマシンサイクル・クロツ
ク速度を設定することが可能である。また、LSI内でデ
イレイ可変回路を制御することによりRAM書き込みピツ
チと読み出しピツチの配分を変化させることが可能であ
る。
以下、本発明によるベクトル処理装置の一実施例を図
面により詳細に説明する。
面により詳細に説明する。
第１図は本発明によるベクトルレジスタの詳細な構成
を示すブロツク図、第２図はベクトルレジスタの動作を
説明するタイミングチャート、第３図はベクトルレジス
タの動作を規定するクロツクのタイミングチヤート、第
４図はクロツクタイミング発生回路の構成を示すブロツ
ク図、第５図は本発明によるベクトル処理装置の全体の
概略構成を示すブロツク図である。第１図，第４図，第
５図において、101はベクトルレジスタ、102,103はセレ
クタ、106はパイプライン演算器、109は主記憶装置（M
S）、110はベクトルロードパイプライン、111はベクト
ルストアパイプライン、112は書き込み制御回路、115は
読み出し制御回路、118はWAカウンタ、119はRAカウン
タ、120,121,125,131,132はセレクタ、122はＡバンクRA
M、123はＢバンクRAM、124、124a〜124cはピツチ制御回
路、126はＡバンクアドレスレジスタ（AAD）、127はＢ
バンクアドレスレジスタ（BAD）、128はデータレジスタ
（WDATA）、128a、128bは位相変換データレジスタ（WDA
TAA、WDATAB）、129、130、136、137はラツチ、138は位
相変換データレジスタ（RDATA）、138a,138bはデータレ
ジスタ（RDATAA,RDATAB）である。
を示すブロツク図、第２図はベクトルレジスタの動作を
説明するタイミングチャート、第３図はベクトルレジス
タの動作を規定するクロツクのタイミングチヤート、第
４図はクロツクタイミング発生回路の構成を示すブロツ
ク図、第５図は本発明によるベクトル処理装置の全体の
概略構成を示すブロツク図である。第１図，第４図，第
５図において、101はベクトルレジスタ、102,103はセレ
クタ、106はパイプライン演算器、109は主記憶装置（M
S）、110はベクトルロードパイプライン、111はベクト
ルストアパイプライン、112は書き込み制御回路、115は
読み出し制御回路、118はWAカウンタ、119はRAカウン
タ、120,121,125,131,132はセレクタ、122はＡバンクRA
M、123はＢバンクRAM、124、124a〜124cはピツチ制御回
路、126はＡバンクアドレスレジスタ（AAD）、127はＢ
バンクアドレスレジスタ（BAD）、128はデータレジスタ
（WDATA）、128a、128bは位相変換データレジスタ（WDA
TAA、WDATAB）、129、130、136、137はラツチ、138は位
相変換データレジスタ（RDATA）、138a,138bはデータレ
ジスタ（RDATAA,RDATAB）である。
本発明によるベクトルレジスタをベクトル処理装置に
組み込んだ全体的なシステム構成が第５図に概略的に示
されている。第５図に示すベクトル処理装置は、VR0〜V
R31によるベクトルレジスタ101と、スイツチマトリツク
ス論理によるセレクタ（以下、DISTという）102と、ス
イツチマトリツクス論理によるセレクタ（以下、SELと
いう）103と、パイプライン演算器106と、ベクトルロー
ドパイプライン110と、ベクトルストアパイプライン111
と、MS109とにより構成されている。ベクトルレジスタ1
01は、それぞれベクトルデータの偶数要素を保持するＡ
バンクRAM122と奇数要素を保持するＢバンクRAM123と、
２つのバンクRAMに対して書き込みアドレスを発生するW
Aカウンタ118と、同様に読み出しアドレスを発生するRA
カウンタ119と、それぞれのカウンタから発生されるア
ドレスをピツチ制御回路124によりRAMの書き込みピツチ
性能と、読み出しピツチ性能を満足するサイクル・ピツ
チに切り分けるところのＡバンクRAM122用のセレクタ12
0と、同様にＢバンクRAM用のセレクタ121と、それぞれ
のバンクから出力されるデータをピツチ制御回路124に
よりRAM読み出しピツチで選択するセレクタ125とにより
構成され、ベクトル要素を128個保持することができ
る。また、ベクトルレジスタ101は、書き込み制御回路1
12から書き込み制御信号113と、読み出し制御回路115か
ら読み出し制御信号116とがベクトルレジクタ101に対し
てマシンサイクルのクロツク速度の1/2周期位相を変化
させた関係で与えられて制御されており、ベクトル処理
装置動作中、命令によりそれぞれのベクトルレジスタ10
1は、並列に制御される。
組み込んだ全体的なシステム構成が第５図に概略的に示
されている。第５図に示すベクトル処理装置は、VR0〜V
R31によるベクトルレジスタ101と、スイツチマトリツク
ス論理によるセレクタ（以下、DISTという）102と、ス
イツチマトリツクス論理によるセレクタ（以下、SELと
いう）103と、パイプライン演算器106と、ベクトルロー
ドパイプライン110と、ベクトルストアパイプライン111
と、MS109とにより構成されている。ベクトルレジスタ1
01は、それぞれベクトルデータの偶数要素を保持するＡ
バンクRAM122と奇数要素を保持するＢバンクRAM123と、
２つのバンクRAMに対して書き込みアドレスを発生するW
Aカウンタ118と、同様に読み出しアドレスを発生するRA
カウンタ119と、それぞれのカウンタから発生されるア
ドレスをピツチ制御回路124によりRAMの書き込みピツチ
性能と、読み出しピツチ性能を満足するサイクル・ピツ
チに切り分けるところのＡバンクRAM122用のセレクタ12
0と、同様にＢバンクRAM用のセレクタ121と、それぞれ
のバンクから出力されるデータをピツチ制御回路124に
よりRAM読み出しピツチで選択するセレクタ125とにより
構成され、ベクトル要素を128個保持することができ
る。また、ベクトルレジスタ101は、書き込み制御回路1
12から書き込み制御信号113と、読み出し制御回路115か
ら読み出し制御信号116とがベクトルレジクタ101に対し
てマシンサイクルのクロツク速度の1/2周期位相を変化
させた関係で与えられて制御されており、ベクトル処理
装置動作中、命令によりそれぞれのベクトルレジスタ10
1は、並列に制御される。
DIST102は、パイプライン演算器106から演算結果出力
パス108を通してパイプライン演算器106から送られるベ
クトルデータとベクトルロードパイプライン10を通して
送られるMS109から読み出されたベクトルデータとを選
択するよう構成されている。また、ベクトルデータを選
択するセレクタは、マシンサイクルのクロツク速度で動
作するようになつており、第５図には図示しないがベク
トルレジスタ101の数だけ、詳細には32個用意されてい
る。ベクトル処理装置動作中は、命令により書き込み制
御回路112から出力されるベクトルレジスタ選択信号114
により命令が示すベクトルレジスタ101に対応した書き
込みデータ・パス104に前述のベクトルデータが出力さ
れる。SEL103は、ベクトルレジスタ101から出力される3
2本のマシンサイクル・クロツク速度で動作しているパ
ス105を介した読み出しベクトルデータをパイプライン
演算器106への出力パス107とMS109へのベクトルデータ
の格納に使用するところのベクトルストアパイプライン
111に対して選択する論理構成になつていて各々並列動
作可能である。ベクトル処理装置動作中は、命令により
読み出し制御回路115から出力されるベクトルレジスタ
選択信号117により命令が示すベクトルレジスタ101に対
応した読み出しデータパス105から命令が示すパイプラ
イン演算器106およびベクトルストアパイプライン111へ
の出力パスヘベクトルデータが振り分けられる。
パス108を通してパイプライン演算器106から送られるベ
クトルデータとベクトルロードパイプライン10を通して
送られるMS109から読み出されたベクトルデータとを選
択するよう構成されている。また、ベクトルデータを選
択するセレクタは、マシンサイクルのクロツク速度で動
作するようになつており、第５図には図示しないがベク
トルレジスタ101の数だけ、詳細には32個用意されてい
る。ベクトル処理装置動作中は、命令により書き込み制
御回路112から出力されるベクトルレジスタ選択信号114
により命令が示すベクトルレジスタ101に対応した書き
込みデータ・パス104に前述のベクトルデータが出力さ
れる。SEL103は、ベクトルレジスタ101から出力される3
2本のマシンサイクル・クロツク速度で動作しているパ
ス105を介した読み出しベクトルデータをパイプライン
演算器106への出力パス107とMS109へのベクトルデータ
の格納に使用するところのベクトルストアパイプライン
111に対して選択する論理構成になつていて各々並列動
作可能である。ベクトル処理装置動作中は、命令により
読み出し制御回路115から出力されるベクトルレジスタ
選択信号117により命令が示すベクトルレジスタ101に対
応した読み出しデータパス105から命令が示すパイプラ
イン演算器106およびベクトルストアパイプライン111へ
の出力パスヘベクトルデータが振り分けられる。
第５図に示すベクトル処理装置全体の処理概要は、従
来例で示した第６図のベクトル処理装置および特開昭58
−114274号と同様であるので省略する。また、ベクトル
レジスタ101は、物理的に超高速RAMとランダムロジツク
が混在した構造の半導体チツプで構成されている。
来例で示した第６図のベクトル処理装置および特開昭58
−114274号と同様であるので省略する。また、ベクトル
レジスタ101は、物理的に超高速RAMとランダムロジツク
が混在した構造の半導体チツプで構成されている。
第１図にVRO−VR31の32個のベクトルレジスタ101を構
成するところの一つのベクトルレジスタ101−０を詳細
に示す。また、第１図のベクトルレジスタ101−０の動
作説明の為のタイミングチヤートが第２図である。
成するところの一つのベクトルレジスタ101−０を詳細
に示す。また、第１図のベクトルレジスタ101−０の動
作説明の為のタイミングチヤートが第２図である。
（１） クロツク ベクトルレジスタ101−０に入力されるクロツクは、
第３図に示すマシンサイクルに等しいクロツク速度を持
つたクロツクT01相と、T01層がHIGHレベルになる時刻
t0,t1,……に対してΔｔ時間前に切り替わりクロツク速
度の２倍の周期を持つTSEL信号とから基本的に構成され
る。さらに、T0,T0D,T1,T01A,T01B,T1D,T1DDの各クロツ
ク相はベクトルレジスタ101−０を構成するLSI内部で作
られるクロツク・タイミングである。なお前記クロック
・タイミング発生回路は、第１図のベクトルレジスタ10
1−０には図示しないがLSI内部に含まれるものとする。
第３図に示すマシンサイクルに等しいクロツク速度を持
つたクロツクT01相と、T01層がHIGHレベルになる時刻
t0,t1,……に対してΔｔ時間前に切り替わりクロツク速
度の２倍の周期を持つTSEL信号とから基本的に構成され
る。さらに、T0,T0D,T1,T01A,T01B,T1D,T1DDの各クロツ
ク相はベクトルレジスタ101−０を構成するLSI内部で作
られるクロツク・タイミングである。なお前記クロック
・タイミング発生回路は、第１図のベクトルレジスタ10
1−０には図示しないがLSI内部に含まれるものとする。
第４図は前記T01,TSEL相クロツクが入力されるクロツ
ク・タイミング発生回路を表現したものである。第４図
の回路により第３図に示したT0,T1,T01A,T01B,T0D,T1D,
T1DDの各クロツク相が作られる。以下、具体的な動作を
説明する。
ク・タイミング発生回路を表現したものである。第４図
の回路により第３図に示したT0,T1,T01A,T01B,T0D,T1D,
T1DDの各クロツク相が作られる。以下、具体的な動作を
説明する。
T01クロツク相（以下T01と略す）は入力アンプゲート
201を通してANDゲート203,204に入力される。さらに、T
01のセレクト信号であるTSELクロツク相（以下TSELと略
す）も入力アンプゲート202を通してＰ極出力がANDゲー
ト203に、Ｎ極出力がANDゲート204に入力される。これ
によりANDゲート203,204からはマシンサイクルのクロツ
ク速度の２倍長いピツチのクロツクが出力され、内部ア
ンプゲート205からはT0相クロツク（以下T0と略す）
が、内部アンプゲート206からT1相クロツク（以下T1と
略す）がLSI内部の各ラツチに出力される。また、T0,T1
はそれぞれの周期で1/2位相差のある関係になる。とこ
ろで、T01もアンプゲート207を通してLSI内各ラッチに
出力される。さらに、T01A相クロツク（以下T01Aと略
す）は、T0をデイレイ回路208を通すことによりdt0時間
遅延させた信号T0DとT1とをORゲート209で合成して作ら
れ、アンプゲート210からLSI内各ラツチに出力される。
また、T0Dは、アンプゲート220からLSI内各ラツチに出
力される。さらに、T01B相クロツク（以下T01Bと略す）
は、T01Aをデイレイ回路212を通すことによりdt1時間遅
延させた信号で作られ、アンプゲート213からLSI内各ラ
ツチに出力される。また、デイレイ回路208,212は、図
示しないがそのデイレイ量をLSI外部ピンから制御でき
る回路構成になつており、それぞれT0デイレイ制御ピ
ン、T01Bデイレイ制御ピンから入力アンプゲート211,21
4を介してdt0,dt1の時間量が制御できる構造になつてい
る。さらに、T1D相クロツク（以下T1Dと略す）は、T1を
デイレイ回路215を通すことによりdt0時間遅延させた信
号で作られ、アンプゲート216からLSI内各ラツチに出力
される。さらに、T1DD相クロツク（以下T1DDと略す）
は、T1Dをデイレイ回路218を通すことによりdt1時間遅
延させた信号で作られ、アンプゲート219からLSI内各ラ
ツチに出力される。また、デイレイ回路215は、図示し
ないがそのデイレイ量を制御できる回路構成になつてお
り、T1デイレイ制御ピンから入力アンプゲート217を介
してdt0の時間量が制御できる構造になつている。とこ
ろでdt1は、前記ベクトルレジスタ101−０に使用すると
ころの高速RAMの読み出しピツチ性能を満足する値に設
定する必要があり、一方、dt0は、マシンサイクル・ク
ロツク速度時間tc＋dt0が、前記RAMの書き込みピツチ性
能を満足する値となるように設定する必要がある。第３
図でも明らかなようにt1−t0時間で規定されるマシンサ
イクルのクロツク速度はdt0＋dt1で与えられる時間とな
る。
201を通してANDゲート203,204に入力される。さらに、T
01のセレクト信号であるTSELクロツク相（以下TSELと略
す）も入力アンプゲート202を通してＰ極出力がANDゲー
ト203に、Ｎ極出力がANDゲート204に入力される。これ
によりANDゲート203,204からはマシンサイクルのクロツ
ク速度の２倍長いピツチのクロツクが出力され、内部ア
ンプゲート205からはT0相クロツク（以下T0と略す）
が、内部アンプゲート206からT1相クロツク（以下T1と
略す）がLSI内部の各ラツチに出力される。また、T0,T1
はそれぞれの周期で1/2位相差のある関係になる。とこ
ろで、T01もアンプゲート207を通してLSI内各ラッチに
出力される。さらに、T01A相クロツク（以下T01Aと略
す）は、T0をデイレイ回路208を通すことによりdt0時間
遅延させた信号T0DとT1とをORゲート209で合成して作ら
れ、アンプゲート210からLSI内各ラツチに出力される。
また、T0Dは、アンプゲート220からLSI内各ラツチに出
力される。さらに、T01B相クロツク（以下T01Bと略す）
は、T01Aをデイレイ回路212を通すことによりdt1時間遅
延させた信号で作られ、アンプゲート213からLSI内各ラ
ツチに出力される。また、デイレイ回路208,212は、図
示しないがそのデイレイ量をLSI外部ピンから制御でき
る回路構成になつており、それぞれT0デイレイ制御ピ
ン、T01Bデイレイ制御ピンから入力アンプゲート211,21
4を介してdt0,dt1の時間量が制御できる構造になつてい
る。さらに、T1D相クロツク（以下T1Dと略す）は、T1を
デイレイ回路215を通すことによりdt0時間遅延させた信
号で作られ、アンプゲート216からLSI内各ラツチに出力
される。さらに、T1DD相クロツク（以下T1DDと略す）
は、T1Dをデイレイ回路218を通すことによりdt1時間遅
延させた信号で作られ、アンプゲート219からLSI内各ラ
ツチに出力される。また、デイレイ回路215は、図示し
ないがそのデイレイ量を制御できる回路構成になつてお
り、T1デイレイ制御ピンから入力アンプゲート217を介
してdt0の時間量が制御できる構造になつている。とこ
ろでdt1は、前記ベクトルレジスタ101−０に使用すると
ころの高速RAMの読み出しピツチ性能を満足する値に設
定する必要があり、一方、dt0は、マシンサイクル・ク
ロツク速度時間tc＋dt0が、前記RAMの書き込みピツチ性
能を満足する値となるように設定する必要がある。第３
図でも明らかなようにt1−t0時間で規定されるマシンサ
イクルのクロツク速度はdt0＋dt1で与えられる時間とな
る。
（２） ピツチ制御回路124a,124b,124c ピツチ制御回路124aは、T0クロツクで駆動されるラツ
チPIK0EA124a−０と、T1Dクロツクで駆動されるラツチP
IK0LA124a−１と、前記２つのラツチの出力を排他的論
理和するEORゲート124a−２とにより構成され、EORゲー
ト124a−２の出力をピツチ信号124a−３として出力して
いる。動作を示すと、PIK0A信号139aが入力されると、T
0クロツクに同期したマシンサイクルの２倍周期の信号
がラツチPIK0EA124a−０から出力され、この信号と、こ
の信号をラツチPIK0LA124a−１によりt0＋dt0の時間差
を付けた信号とがEOR124a−２により排他的論理和を取
られ、これにより第２図に示すEOR124a−３信号が得ら
れる。
チPIK0EA124a−０と、T1Dクロツクで駆動されるラツチP
IK0LA124a−１と、前記２つのラツチの出力を排他的論
理和するEORゲート124a−２とにより構成され、EORゲー
ト124a−２の出力をピツチ信号124a−３として出力して
いる。動作を示すと、PIK0A信号139aが入力されると、T
0クロツクに同期したマシンサイクルの２倍周期の信号
がラツチPIK0EA124a−０から出力され、この信号と、こ
の信号をラツチPIK0LA124a−１によりt0＋dt0の時間差
を付けた信号とがEOR124a−２により排他的論理和を取
られ、これにより第２図に示すEOR124a−３信号が得ら
れる。
さらに、ピツチ制御回路124bは、T1クロツクで駆動さ
れるラツチPIK0EB124b−０と、T0Dクロツクで駆動され
るラツチPIKOLB124b−１と、前記２つのラツチの出力を
排他的論理和するEORゲート124b−２とにより構成さ
れ、EORゲート124b−２の出力をピツチ信号124b−３と
して出力している。動作を示すと、PIK0B信号139bが入
力されると、T1クロツクに同期したマシンサイクルの２
倍周期の信号がラツチPIK0EB124b−０から出力され、こ
の信号と、この信号をラツチPIK0LB124b−１によりtc＋
dt0の時間差を付けた信号との排他的論理和がEOR124b−
２で取られ、これにより、第２図に示すEOR124b−３信
号が得られる。
れるラツチPIK0EB124b−０と、T0Dクロツクで駆動され
るラツチPIKOLB124b−１と、前記２つのラツチの出力を
排他的論理和するEORゲート124b−２とにより構成さ
れ、EORゲート124b−２の出力をピツチ信号124b−３と
して出力している。動作を示すと、PIK0B信号139bが入
力されると、T1クロツクに同期したマシンサイクルの２
倍周期の信号がラツチPIK0EB124b−０から出力され、こ
の信号と、この信号をラツチPIK0LB124b−１によりtc＋
dt0の時間差を付けた信号との排他的論理和がEOR124b−
２で取られ、これにより、第２図に示すEOR124b−３信
号が得られる。
さらに、ピツチ制御回路124cは、T0クロツクで駆動さ
れるラツチPIK0EC124c−０と、T1クロツクで駆動される
ラツチPIK0LC124c−１と、前記２つのラツチの出力を排
他的論理和するEORゲート124c−２とにより構成され、E
ORゲート124c−２の出力をピツチ信号124c−３として出
力している。動作を示すと、PIK0A信号139aが入力され
ると、T0クロツクに同期したマシンサイクルの２倍同期
の信号がラツチPIK0LC124c−１から出力され、この信号
と、この信号をラツチPIK0LC124C−１によりtcの時間差
を付けた信号との排他的論理和がEOR124c−２で取ら
れ、これにより、第２図に示すEOR124c−３信号が得ら
れる。
れるラツチPIK0EC124c−０と、T1クロツクで駆動される
ラツチPIK0LC124c−１と、前記２つのラツチの出力を排
他的論理和するEORゲート124c−２とにより構成され、E
ORゲート124c−２の出力をピツチ信号124c−３として出
力している。動作を示すと、PIK0A信号139aが入力され
ると、T0クロツクに同期したマシンサイクルの２倍同期
の信号がラツチPIK0LC124c−１から出力され、この信号
と、この信号をラツチPIK0LC124C−１によりtcの時間差
を付けた信号との排他的論理和がEOR124c−２で取ら
れ、これにより、第２図に示すEOR124c−３信号が得ら
れる。
（３） WAカウンタ118 RAWの書き込みアドレスを発生するWAカウンタ118は、
T0クロツクで駆動されるラツチWINC118−０と、＋１回
路118−１と、T0クロツクで駆動される６ビツトのアド
レスレジスタWAC118−２とにより構成される。またWAカ
ウンタ118は、図示はしないがアドレスレジスタWAC118
−２をクリアする構造にもなつている。ベクトル処理装
置動作中は、第２図で示すWINC118−０の信号のように
書き込み制御回路112から出力される書き込み制御信号1
13によりアドレスデータがカウントアツプされ、アドレ
スレジスタWAC118−２にセツトされ、WAカウンタアドレ
スデータ118−３として出力される。
T0クロツクで駆動されるラツチWINC118−０と、＋１回
路118−１と、T0クロツクで駆動される６ビツトのアド
レスレジスタWAC118−２とにより構成される。またWAカ
ウンタ118は、図示はしないがアドレスレジスタWAC118
−２をクリアする構造にもなつている。ベクトル処理装
置動作中は、第２図で示すWINC118−０の信号のように
書き込み制御回路112から出力される書き込み制御信号1
13によりアドレスデータがカウントアツプされ、アドレ
スレジスタWAC118−２にセツトされ、WAカウンタアドレ
スデータ118−３として出力される。
（４） RAカウンタ119 RAMの読みだしアドレスを発生するRAカウンタ119は、
T1クロツクで駆動されるラツチRINC119−０と、＋１回
路119−１と、T1クロツクで駆動される６ビツトのアド
レスレジスタRAC−119−２とにより構成される。また、
1Aカウンタ119は、図示はしないがアドレスレジスタRAC
119−２をクリアーする構造にもなつている。ベクトル
処理装置動作中は、第２図で示すRINC119−０の信号の
ように読みだし制御回路115から出力される読みだし制
御信号116によりアドレスデータがカウントアツプさ
れ、アドレスレジスタRAC119−２にセツトされ、RAカウ
ンタアドレスデータ119−３として出力される。
T1クロツクで駆動されるラツチRINC119−０と、＋１回
路119−１と、T1クロツクで駆動される６ビツトのアド
レスレジスタRAC−119−２とにより構成される。また、
1Aカウンタ119は、図示はしないがアドレスレジスタRAC
119−２をクリアーする構造にもなつている。ベクトル
処理装置動作中は、第２図で示すRINC119−０の信号の
ように読みだし制御回路115から出力される読みだし制
御信号116によりアドレスデータがカウントアツプさ
れ、アドレスレジスタRAC119−２にセツトされ、RAカウ
ンタアドレスデータ119−３として出力される。
（５） セレクタ120 ＡバンクRAM122のアドレスデータを選択するセレクタ
120は、第２図に示すようにPITCH信号EOR124a−３が
“0"のときWAカウンタアドレスデータ118−３を選択
し、PITCH信号EOR124a−３が“1"のときRAカウンタアド
レスデータ119−３を選択する。さらに、セレクタ120の
出力は、T01Aクロツクで駆動される６ビツトのＡバンク
アドレスレジスタAAD126に入力され、ＡバンクRAMアド
レスデータ信号126−０としてＡバンクRAM122に入力さ
れる。
120は、第２図に示すようにPITCH信号EOR124a−３が
“0"のときWAカウンタアドレスデータ118−３を選択
し、PITCH信号EOR124a−３が“1"のときRAカウンタアド
レスデータ119−３を選択する。さらに、セレクタ120の
出力は、T01Aクロツクで駆動される６ビツトのＡバンク
アドレスレジスタAAD126に入力され、ＡバンクRAMアド
レスデータ信号126−０としてＡバンクRAM122に入力さ
れる。
（６） セレクタ121 ＢバンクRAM123のアドレスデータを選択するセレクタ
121は、第２図に示すようにPITCH信号EOR124b−３が
“0"のときWAカンウンタアドレスデータが118−３を選
択し、PITCH信号EOR124b−３が“1"のときRAカウンタア
ドレスデータ119−３を選択する。さらに、セレクタ121
の出力は、T01Bクロツクで駆動される、ビツトのＢバン
クアドレスレジスタBAD127に入力され、ＢバンクRAMア
ドレスデータ信号127−０としてＢバンクRAM123に入力
される。
121は、第２図に示すようにPITCH信号EOR124b−３が
“0"のときWAカンウンタアドレスデータが118−３を選
択し、PITCH信号EOR124b−３が“1"のときRAカウンタア
ドレスデータ119−３を選択する。さらに、セレクタ121
の出力は、T01Bクロツクで駆動される、ビツトのＢバン
クアドレスレジスタBAD127に入力され、ＢバンクRAMア
ドレスデータ信号127−０としてＢバンクRAM123に入力
される。
（７） 書き込みデータ 書き込みデータは、書き込みデータパス104を介して
入力され、T01クロツクで駆動されるレジスタWDATA128
に入力される。さらに、レジスタWDATA128の出力信号
は、T1クロツクで駆動されるＡバンクRAM122用位相変換
データレジスタWDATAA128aを通つてDIパス128a−０を介
してＡバンクRAM122に入力される。さらに、前記レジス
タWDATA128の出力信号は、T0クロツクで駆動されるＢバ
ンクRAM123用位相変換データレジスタWDATAB128bを通つ
てDIパス128b−０を介してＢバンクRAM123に入力され
る。
入力され、T01クロツクで駆動されるレジスタWDATA128
に入力される。さらに、レジスタWDATA128の出力信号
は、T1クロツクで駆動されるＡバンクRAM122用位相変換
データレジスタWDATAA128aを通つてDIパス128a−０を介
してＡバンクRAM122に入力される。さらに、前記レジス
タWDATA128の出力信号は、T0クロツクで駆動されるＢバ
ンクRAM123用位相変換データレジスタWDATAB128bを通つ
てDIパス128b−０を介してＢバンクRAM123に入力され
る。
（８） WE制御回路 WE制御回路は、ベクトルレジスタ101のそれぞれに設
けられており、命令により書き込み制御回路112からそ
れぞれのベクトルレジスタ101が並列に動作できるよう
制御されている。WE制御回路は、T0クロツクで駆動され
るラツチWEF129と、T1クロツクで駆動されるラツチWES1
30と、セレクタ131と、セレクタ132と、T01Aクロツクで
駆動されるＡバンクRAM122のライト・モード・ラツチWT
MDA133と、T01Bクロツクで駆動されるＢバンクRAM123の
ライト・モード・ラツチWTMDB134と、T1Dクロツクの立
ち上がりを遅延させRAMの書き込みセツトアツプ時間とT
1Dクロツクのパルス幅を重ね合わせてＡバンクRAMWEの
パルス幅および書き込みホールド時間を調整するライト
パルス発生回路135aと、同様にT0クロツクの立ち上がり
を遅延させＢバンクRAMWEを発生させるライトパルス発
生回路135bと、それぞれのライト・モードとそれぞれの
ライト・パルス発生回路135a,135bの出力パルスと論理
積を取るANDゲート136,137とにより構成される。ベクト
ル処理装置動作中は、第２図に示すようにPITCH信号124
a−３が“0"のときセレクタ131がラツチWEF129の出力を
選択し、PITCH信号124b−３が“0"のときはセレクタ132
がラツチWES130の出力を選択する。すなわち、動作中は
全ベクトルデータの偶数要素を保持するために、書き込
み制御信号113−０を出力し、ＡバンクRAM122へのWE信
号136aを制御することができる。さらに、全ベクトルデ
ータの奇数要素を保持するために、書き込み制御信号11
3−１を出力し、ＢバンクRAM123へのWE信号136bを制御
することができる。
けられており、命令により書き込み制御回路112からそ
れぞれのベクトルレジスタ101が並列に動作できるよう
制御されている。WE制御回路は、T0クロツクで駆動され
るラツチWEF129と、T1クロツクで駆動されるラツチWES1
30と、セレクタ131と、セレクタ132と、T01Aクロツクで
駆動されるＡバンクRAM122のライト・モード・ラツチWT
MDA133と、T01Bクロツクで駆動されるＢバンクRAM123の
ライト・モード・ラツチWTMDB134と、T1Dクロツクの立
ち上がりを遅延させRAMの書き込みセツトアツプ時間とT
1Dクロツクのパルス幅を重ね合わせてＡバンクRAMWEの
パルス幅および書き込みホールド時間を調整するライト
パルス発生回路135aと、同様にT0クロツクの立ち上がり
を遅延させＢバンクRAMWEを発生させるライトパルス発
生回路135bと、それぞれのライト・モードとそれぞれの
ライト・パルス発生回路135a,135bの出力パルスと論理
積を取るANDゲート136,137とにより構成される。ベクト
ル処理装置動作中は、第２図に示すようにPITCH信号124
a−３が“0"のときセレクタ131がラツチWEF129の出力を
選択し、PITCH信号124b−３が“0"のときはセレクタ132
がラツチWES130の出力を選択する。すなわち、動作中は
全ベクトルデータの偶数要素を保持するために、書き込
み制御信号113−０を出力し、ＡバンクRAM122へのWE信
号136aを制御することができる。さらに、全ベクトルデ
ータの奇数要素を保持するために、書き込み制御信号11
3−１を出力し、ＢバンクRAM123へのWE信号136bを制御
することができる。
（９） 読み出しデータ ベクトル処理装置の動作中、ＡバンクRAM122は、Ａバ
ンクアドレスレジスタAAD126が読み出しアドレスデータ
のとき、ＡバンクRAM122のデータ出力122−０をTIクロ
ツクで駆動されるデータレジスタRDATAA138aに出力す
る。一旦保持されたこの出力は、T01クロツクで駆動さ
れる位相変換データレジスタRDATA138に送出される。ま
た、ＢバンクアドレスレジスタBAD127が読み出しアドレ
スデータのとき、ＢバンクRAM123のデータ出力123−０
は、T1DDクロツクで駆動されるデータレジスタTDATAA13
8bに一旦保持され、その出力は、T01クロツクで駆動さ
れる位相変換データレジスタRDATA138に送出される。さ
らに、セレクタ125は、当該バンクRAMが読み出し動作の
とき、データレジスタ138a,138bの当該出力を選択する
ようピツチ制御回路124cの出力信号E0R124c−３で振り
分ける構成になつている。さらに、位相変換データレジ
スタRDATA138の出力データは、ベクトルレジスタ読み出
しデータパス105に出力される。
ンクアドレスレジスタAAD126が読み出しアドレスデータ
のとき、ＡバンクRAM122のデータ出力122−０をTIクロ
ツクで駆動されるデータレジスタRDATAA138aに出力す
る。一旦保持されたこの出力は、T01クロツクで駆動さ
れる位相変換データレジスタRDATA138に送出される。ま
た、ＢバンクアドレスレジスタBAD127が読み出しアドレ
スデータのとき、ＢバンクRAM123のデータ出力123−０
は、T1DDクロツクで駆動されるデータレジスタTDATAA13
8bに一旦保持され、その出力は、T01クロツクで駆動さ
れる位相変換データレジスタRDATA138に送出される。さ
らに、セレクタ125は、当該バンクRAMが読み出し動作の
とき、データレジスタ138a,138bの当該出力を選択する
ようピツチ制御回路124cの出力信号E0R124c−３で振り
分ける構成になつている。さらに、位相変換データレジ
スタRDATA138の出力データは、ベクトルレジスタ読み出
しデータパス105に出力される。
（10） レジスタRAM ベクトルレジスタ101の１つを構成する２つの超高速R
AMは、同一アドレスデータ値で同一ベクトルデータ要素
を表現するように配置される。すなわち、全ベクトルデ
ータの偶数要素を保持するＡバンクRAM122は、Ａバンク
アドレスレジスタDAA126の出力126−０でアドレツシン
グされる。また、ベクトルデータの奇数要素を保持する
ＢバンクRAM123は、ＢバンクアドレスレジスタBAD123の
出力123−０でアドレシングされる。
AMは、同一アドレスデータ値で同一ベクトルデータ要素
を表現するように配置される。すなわち、全ベクトルデ
ータの偶数要素を保持するＡバンクRAM122は、Ａバンク
アドレスレジスタDAA126の出力126−０でアドレツシン
グされる。また、ベクトルデータの奇数要素を保持する
ＢバンクRAM123は、ＢバンクアドレスレジスタBAD123の
出力123−０でアドレシングされる。
次に第１図に示すベクトルレジスタ101−０の全体的
動作概要を第２図を参照して説明する。第２図はベクト
ルデータの書き込みと読み出しが同時に行われているチ
エイニング処理を表している。なお、ベクトルデータの
要素数は４とし、それぞれ順にe0,e1,e2,e3とする。
動作概要を第２図を参照して説明する。第２図はベクト
ルデータの書き込みと読み出しが同時に行われているチ
エイニング処理を表している。なお、ベクトルデータの
要素数は４とし、それぞれ順にe0,e1,e2,e3とする。
まず書き込み時刻t0にWEカウンタ118のラツチWINC118
−０に対しWAカウンタ118のクリアー信号Ｗ。が発行さ
れる。クリア信号W0は、セレクタ120でピツチ信号E0R12
4a−３が“0"の間選択されるので、tc＋dt0の時間幅と
なつてＡバンクアドレスレジスタAAD126に入力され、そ
の出力が時刻t1から時刻t2＋dt0までの間アドレスAW0と
してＡバンクRAM122に印加される。さらに、時刻t0にＡ
バンクRAM122の書き込みとしてラツチWEF129に書き込み
信号WT0が入力され、セレクタ131でE0R124a−３“0"の
間選択されるので、tc＋dt0の時間幅となつてラツチWTM
DA133へ入力される。さらに、ラツチWTMDA133の出力
で、書き込み信号WT0は時刻t1から時刻t2＋dt0まで有効
となりANDゲート136でライト・パルス発生器135aの出力
パルスとANDを取り時刻t1から時刻t2＋dt0の間Ａバンク
RAM122のWE136aとして印加される。さらに書き込みベク
トルデータe0は時刻t0にレジスタWDATA128に入力され、
出力はt0−t1の時間幅で有効となる。次に、前記出力デ
ータはレジスタWDATAA128aに入力され、その出力はt1−
t3の幅で有効になる。すなわち、ベクトルデータの偶数
要素の最初であるベクトルデータe0は、時刻t1から時刻
t2＋dt0の間にＡバンクRAM122に書き込まれる。
−０に対しWAカウンタ118のクリアー信号Ｗ。が発行さ
れる。クリア信号W0は、セレクタ120でピツチ信号E0R12
4a−３が“0"の間選択されるので、tc＋dt0の時間幅と
なつてＡバンクアドレスレジスタAAD126に入力され、そ
の出力が時刻t1から時刻t2＋dt0までの間アドレスAW0と
してＡバンクRAM122に印加される。さらに、時刻t0にＡ
バンクRAM122の書き込みとしてラツチWEF129に書き込み
信号WT0が入力され、セレクタ131でE0R124a−３“0"の
間選択されるので、tc＋dt0の時間幅となつてラツチWTM
DA133へ入力される。さらに、ラツチWTMDA133の出力
で、書き込み信号WT0は時刻t1から時刻t2＋dt0まで有効
となりANDゲート136でライト・パルス発生器135aの出力
パルスとANDを取り時刻t1から時刻t2＋dt0の間Ａバンク
RAM122のWE136aとして印加される。さらに書き込みベク
トルデータe0は時刻t0にレジスタWDATA128に入力され、
出力はt0−t1の時間幅で有効となる。次に、前記出力デ
ータはレジスタWDATAA128aに入力され、その出力はt1−
t3の幅で有効になる。すなわち、ベクトルデータの偶数
要素の最初であるベクトルデータe0は、時刻t1から時刻
t2＋dt0の間にＡバンクRAM122に書き込まれる。
次に、Ｂバンク側であるが、前記信号W0は、セレクタ
121でE0R124b−３が“0"の間選択されるので、t1−t2の
時間幅となつてＢバンクアドレスレジスタBAD127に入力
され、その出力が時刻t1＋dt1から時刻t3までアドレスB
W0としてＢバンクRAM123に印加される。さらに、時刻t1
にＢバンクRAM123の書き込みとしてラツチWES130に書き
込み信号WT1が入力され、セレクタ132でE0R124b−３が
“0"の間選択されるので、t1からt2＋dt0の時間幅とな
つてラツチWTMDB134へ入力される。さらに、ラツチWTMD
B134の出力である書き込み信号WT1は時刻t1＋dt1から時
刻t3まで有効となり、ANDゲート137でライト・パルス発
生器135bの出力パルスとANDを取り時刻t1＋dt1から時刻
t3の間ＢバンクRAM123のWE137bとして印加される。さら
に、書き込みベクトルデータe1は時刻t1にレジスタWDAT
A128に入力され、出力はt2−t3の時間幅で有効となる。
次に、前記出力データはレジスタWDATAB128bに入力さ
れ、出力は時刻t1＋dt1からt3＋dt1の時間幅で有効にな
る。よつて、ベクトルデータの奇数要素の最初であるベ
クトルデータe1は、時刻t1＋dt1からt3の間にＢバンクR
AM123に書き込まれる。以下同様に書き込みベクトルデ
ータe2,e3に対してWAカウンタ118のラツチWINC118−０
へWAカウンタ118のカウントアツプ信号W1,W2が入力さ
れ、それぞれＡバンクRAM122のアドレスAW1,AW2および
ＢバンクRAM123のアドレスBW1,BW2となる。また、e2,e3
を書き込むためのWEであるWT2,WT3はe2,e3をenとし、WT
2,WT3をWTnとし、enがレジスタWDATA128に入力される時
間をtnで表現すると、WTnをラツチWEF129（ｎ＝２）
と、ラツチWES130（ｎ＝３）に入力する時間をtn-1とす
ることにより、e2,e3を書き込むことができる。
121でE0R124b−３が“0"の間選択されるので、t1−t2の
時間幅となつてＢバンクアドレスレジスタBAD127に入力
され、その出力が時刻t1＋dt1から時刻t3までアドレスB
W0としてＢバンクRAM123に印加される。さらに、時刻t1
にＢバンクRAM123の書き込みとしてラツチWES130に書き
込み信号WT1が入力され、セレクタ132でE0R124b−３が
“0"の間選択されるので、t1からt2＋dt0の時間幅とな
つてラツチWTMDB134へ入力される。さらに、ラツチWTMD
B134の出力である書き込み信号WT1は時刻t1＋dt1から時
刻t3まで有効となり、ANDゲート137でライト・パルス発
生器135bの出力パルスとANDを取り時刻t1＋dt1から時刻
t3の間ＢバンクRAM123のWE137bとして印加される。さら
に、書き込みベクトルデータe1は時刻t1にレジスタWDAT
A128に入力され、出力はt2−t3の時間幅で有効となる。
次に、前記出力データはレジスタWDATAB128bに入力さ
れ、出力は時刻t1＋dt1からt3＋dt1の時間幅で有効にな
る。よつて、ベクトルデータの奇数要素の最初であるベ
クトルデータe1は、時刻t1＋dt1からt3の間にＢバンクR
AM123に書き込まれる。以下同様に書き込みベクトルデ
ータe2,e3に対してWAカウンタ118のラツチWINC118−０
へWAカウンタ118のカウントアツプ信号W1,W2が入力さ
れ、それぞれＡバンクRAM122のアドレスAW1,AW2および
ＢバンクRAM123のアドレスBW1,BW2となる。また、e2,e3
を書き込むためのWEであるWT2,WT3はe2,e3をenとし、WT
2,WT3をWTnとし、enがレジスタWDATA128に入力される時
間をtnで表現すると、WTnをラツチWEF129（ｎ＝２）
と、ラツチWES130（ｎ＝３）に入力する時間をtn-1とす
ることにより、e2,e3を書き込むことができる。
一方、ベクトルデータe0,e1,e2,e3の読み出しは、時
刻t1にRAカウンタ119のラツチRINC119−０へRAカウンタ
119のクリアー信号R0を発生することにより行われる。
前記クリア信号R0は、エレクタ121でEOR124b−３が“1"
の間選択されるので時刻t1＋dt0から時刻t2の間有効と
なりＡバンクアドレスレジスタAAD126に入力され、出力
が時刻t2＋dt0から時刻t3までアドレスAR0となつてＡバ
ンクRAM122に印加される。さらに、PITCH信号EOR124c−
３が“1"のときセレクタ125はＡバンクRAM122からの出
力データであるデータルジスタRDATAA138aの出力を選択
するので、時刻t2＋dt0から時刻t3までＡバンクRAM122
に印加されているアドレスAR0に対応したベクトルデー
タe0が出力され、このベクトルデータe0は、位相変換デ
ータレジスタRDATA138に入力され、時刻t4から時刻t5の
間、ベクトルレジスタ読み出しデータパス105に出力さ
れる。
刻t1にRAカウンタ119のラツチRINC119−０へRAカウンタ
119のクリアー信号R0を発生することにより行われる。
前記クリア信号R0は、エレクタ121でEOR124b−３が“1"
の間選択されるので時刻t1＋dt0から時刻t2の間有効と
なりＡバンクアドレスレジスタAAD126に入力され、出力
が時刻t2＋dt0から時刻t3までアドレスAR0となつてＡバ
ンクRAM122に印加される。さらに、PITCH信号EOR124c−
３が“1"のときセレクタ125はＡバンクRAM122からの出
力データであるデータルジスタRDATAA138aの出力を選択
するので、時刻t2＋dt0から時刻t3までＡバンクRAM122
に印加されているアドレスAR0に対応したベクトルデー
タe0が出力され、このベクトルデータe0は、位相変換デ
ータレジスタRDATA138に入力され、時刻t4から時刻t5の
間、ベクトルレジスタ読み出しデータパス105に出力さ
れる。
つぎに、Ｂバンク側であるが、前記クリア信号R0は、
セレクタ121でEOR124b−３が“1"の間選択されるので、
時刻t2＋dt0から時刻t3の間有効となり、Ｂバンクアド
レスレジスタBAD127に入力され出力が時刻t3から時刻t3
＋dt1までアドレスBR0となつてＢバンクRAM123に印加さ
れる。さらに、PITCH信号EOR124c−３が“0"のときセレ
クタ125は、ＢバンクRAM123からの出力データであるデ
ータレジスタRDATAB138bの出力を選択するので、時刻t3
から時刻t3＋dt1までＢバンクRAM123に印加されている
アドレスBR0に対応したベクトルデータe1が出力され、
このベクトルデータe1は、位相変換データレジスタRDAT
A138に入力され、時刻t5から時刻t6の間、ベクトルレジ
スタ読み出しデータパス105に出力される。以下同様に
ベクトルデータe2,e3を読み出すためにRAカウンタ119の
ラツチRINC119−０へRAカウンタ119のカウントアツプ信
号R1が入力され、それぞれＡバンクRAM122のアドレスAR
1およびＢバンクRAM123のアドレスBR1となるので、第２
図で示すように、ベクトルデータe2,e3は、データレジ
スタRDDATA138を通つてベクトルレジスタ読み出しデー
タパス105に出力される。
セレクタ121でEOR124b−３が“1"の間選択されるので、
時刻t2＋dt0から時刻t3の間有効となり、Ｂバンクアド
レスレジスタBAD127に入力され出力が時刻t3から時刻t3
＋dt1までアドレスBR0となつてＢバンクRAM123に印加さ
れる。さらに、PITCH信号EOR124c−３が“0"のときセレ
クタ125は、ＢバンクRAM123からの出力データであるデ
ータレジスタRDATAB138bの出力を選択するので、時刻t3
から時刻t3＋dt1までＢバンクRAM123に印加されている
アドレスBR0に対応したベクトルデータe1が出力され、
このベクトルデータe1は、位相変換データレジスタRDAT
A138に入力され、時刻t5から時刻t6の間、ベクトルレジ
スタ読み出しデータパス105に出力される。以下同様に
ベクトルデータe2,e3を読み出すためにRAカウンタ119の
ラツチRINC119−０へRAカウンタ119のカウントアツプ信
号R1が入力され、それぞれＡバンクRAM122のアドレスAR
1およびＢバンクRAM123のアドレスBR1となるので、第２
図で示すように、ベクトルデータe2,e3は、データレジ
スタRDDATA138を通つてベクトルレジスタ読み出しデー
タパス105に出力される。
前述したように、第１図に示したベクトルレジスタ10
1−０は、RAM書き込みピツチサイクルを時間tc＋dt0に
設定し、RAM読み出しピツチサイクルを時間dt1に設定し
てもベクトルレジスタを含むベクトル処理装置全体のパ
イプラインピツチサイクルを時間tcとすることが可能で
ある。
1−０は、RAM書き込みピツチサイクルを時間tc＋dt0に
設定し、RAM読み出しピツチサイクルを時間dt1に設定し
てもベクトルレジスタを含むベクトル処理装置全体のパ
イプラインピツチサイクルを時間tcとすることが可能で
ある。
さらに、第４図に示すデイレイ回路208,212,215のデ
イレイ量を変化させることによりRAMの書き込み読み出
し性能ピツチのバラツキに対して柔軟に対処することが
可能である。なお、デイレイ回路の具体的な実現方法に
ついては、前記回路を構成するゲートのカレントスイツ
チまたは出力エミツターフオロアー電流量を制御するこ
とによりゲートデイレイを数10psの時間単位で変化させ
ることで実現する。
イレイ量を変化させることによりRAMの書き込み読み出
し性能ピツチのバラツキに対して柔軟に対処することが
可能である。なお、デイレイ回路の具体的な実現方法に
ついては、前記回路を構成するゲートのカレントスイツ
チまたは出力エミツターフオロアー電流量を制御するこ
とによりゲートデイレイを数10psの時間単位で変化させ
ることで実現する。
ところで、前述の実施例によれば、１相クロツクから
全てのLSI内部タイミングクロツクを発生させることが
できるので、クロツクスキユーを低減できる利点も併せ
て得られる。
全てのLSI内部タイミングクロツクを発生させることが
できるので、クロツクスキユーを低減できる利点も併せ
て得られる。
以上説明したように、本発明によれば、ベクトル処理
装置のマシンサイクルクロツク速度をベクトルレジスタ
に使用されるRAMの書き込むピツチ性能と読み出しピツ
チ性能の合計時間の1/2に設定することが可能であり、
これにより、読み出しピツチ性能に比較して書き込みピ
ツチ性能が劣る超高速RAMの書き込みピツチサイクル以
上にベクトル処理装置のマシンサイクルを設定すること
ができ、ベクトルデータの処理を高速に行うことができ
る。
装置のマシンサイクルクロツク速度をベクトルレジスタ
に使用されるRAMの書き込むピツチ性能と読み出しピツ
チ性能の合計時間の1/2に設定することが可能であり、
これにより、読み出しピツチ性能に比較して書き込みピ
ツチ性能が劣る超高速RAMの書き込みピツチサイクル以
上にベクトル処理装置のマシンサイクルを設定すること
ができ、ベクトルデータの処理を高速に行うことができ
る。
第１図は本発明の一実施例によるベクトルレジスタの詳
細な構成を示すブロツク図、第２図はベクトルレジスタ
の動作を説明するタイミングチヤート、第３図はベクト
ルレジスタの動作を規定するクロツクのタイミングチヤ
ート、第４図はクロツクタイミング発生回路の構成を示
すブロツク図、第５図は本発明によるベクトル処理装置
の全体の概略構成を示すブロツク図、第６図は従来技術
によるベクトル処理装置の構成を示すブロツク図であ
る。 1,101……ベクトルレジスタ、2,3,102,103……セレク
タ、6,106……パイプライン演算器、9,109……主記憶装
置、10,110……ベクトルロードパイプライン、11,111…
…ベクトルストアパイプライン、112……書き込み制御
回路、115……読み出し制御回路、118……WAカウンタ、
119……RAカウンタ、120,121,125,131,132……セレク
タ、122……ＡバンクRAM、123……ＢバンクRAM、124,12
4a〜124c……ピツチ制御回路、126……Ａバンクアドレ
スレジスタ（AAD）、127……Ｂバンクアドレスレジスタ
（BAD）、128……データレジスタ（WDATA）、128a,128b
……位相変換データレジスタ（WDATAA,WDATAB）、129,1
30,133,134……ラツチ、138……位相変換データレジス
タ（RDATA）、138a,138b……データレジスタ（RDATAA,R
DATAB）。
細な構成を示すブロツク図、第２図はベクトルレジスタ
の動作を説明するタイミングチヤート、第３図はベクト
ルレジスタの動作を規定するクロツクのタイミングチヤ
ート、第４図はクロツクタイミング発生回路の構成を示
すブロツク図、第５図は本発明によるベクトル処理装置
の全体の概略構成を示すブロツク図、第６図は従来技術
によるベクトル処理装置の構成を示すブロツク図であ
る。 1,101……ベクトルレジスタ、2,3,102,103……セレク
タ、6,106……パイプライン演算器、9,109……主記憶装
置、10,110……ベクトルロードパイプライン、11,111…
…ベクトルストアパイプライン、112……書き込み制御
回路、115……読み出し制御回路、118……WAカウンタ、
119……RAカウンタ、120,121,125,131,132……セレク
タ、122……ＡバンクRAM、123……ＢバンクRAM、124,12
4a〜124c……ピツチ制御回路、126……Ａバンクアドレ
スレジスタ（AAD）、127……Ｂバンクアドレスレジスタ
（BAD）、128……データレジスタ（WDATA）、128a,128b
……位相変換データレジスタ（WDATAA,WDATAB）、129,1
30,133,134……ラツチ、138……位相変換データレジス
タ（RDATA）、138a,138b……データレジスタ（RDATAA,R
DATAB）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 正己 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭58−114274（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/16
Claims (3)
- 【請求項１】書き込みピッチサイクルが読み出しピッチ
サイクルより遅いRAMにより構成されるベクトルレジス
タと、パイプライン処理機構とを備えたベクトル処理装
置において、入力されるクロックから前記ベクトルレジ
スタへの書き込みピッチ性能を満たすピッチサイクルを
持つ書き込み用のクロックと、前記ベクトルレジスタか
らの読み出しピッチ性能を満たすピッチサイクルを持つ
読み出し用のクロックとを発生するクロックタイミング
発生回路を備え、前記ベクトルレジスタへの書き込みピ
ッチサイクルと読み出しピッチサイクルの合計時間の1/
2を、パイプラインのピッチサイクルとすることを特徴
とするベクトル処理装置。 - 【請求項２】前記ベクトルレジスタは、２個のRAMバン
クにより構成され、それぞれのRAMバンクは独立にアド
レッシング可能であることを特徴とする特許請求の範囲
第１項記載のベクトル処理装置。 - 【請求項３】前記ベクトルレジスタへの書き込みピッチ
サイクルと読み出しピッチサイクルとは、それぞれ可変
であることを特徴とする特許請求の範囲第１項または第
２項記載のベクトル処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228326A JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
| US07/399,917 US5115393A (en) | 1988-09-14 | 1989-08-29 | Vector processor performing data operations in one half of a total time period of write operation and the read operation |
| DE3930313A DE3930313A1 (de) | 1988-09-14 | 1989-09-11 | Vektorprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228326A JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277882A JPH0277882A (ja) | 1990-03-16 |
| JP2941817B2 true JP2941817B2 (ja) | 1999-08-30 |
Family
ID=16874697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228326A Expired - Lifetime JP2941817B2 (ja) | 1988-09-14 | 1988-09-14 | ベクトル処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5115393A (ja) |
| JP (1) | JP2941817B2 (ja) |
| DE (1) | DE3930313A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658397B2 (ja) * | 1989-06-13 | 1997-09-30 | 日本電気株式会社 | マルチプロセッサシステム |
| JP2607689B2 (ja) * | 1989-07-10 | 1997-05-07 | 株式会社日立製作所 | ベクトル処理装置 |
| US5539891A (en) * | 1989-10-13 | 1996-07-23 | Texas Instruments Incorporated | Data transfer control circuit with a sequencer circuit and control subcircuits and data control method for successively entering data into a memory |
| JP3035828B2 (ja) * | 1989-12-28 | 2000-04-24 | 甲府日本電気株式会社 | 情報処理装置 |
| US5838984A (en) * | 1996-08-19 | 1998-11-17 | Samsung Electronics Co., Ltd. | Single-instruction-multiple-data processing using multiple banks of vector registers |
| KR100522177B1 (ko) * | 2000-07-29 | 2005-10-18 | 죠지 잉-리앙 후앙 | 전기 커넥터 및 이를 전기 케이블에 장착하기 위한 방법 |
| KR100476892B1 (ko) * | 2002-04-29 | 2005-03-17 | 삼성전자주식회사 | 데이터의 부정조작을 방지하는 방법 및 그것을 이용한데이터 처리 시스템 |
| DE10350281A1 (de) * | 2003-10-28 | 2005-06-16 | Infineon Technologies Ag | Speicherzugriffsverfahren mit verzögertem Schreibsteuersignal und Datenverarbeitungsvorrichtung |
| US7797610B1 (en) * | 2005-07-19 | 2010-09-14 | Xilinx, Inc. | Method and apparatus for virtual quad-port random access memory |
| DE102011075019B4 (de) | 2011-04-29 | 2019-05-09 | BSH Hausgeräte GmbH | Filtersperre für einen Staubsauger |
| US9575755B2 (en) | 2012-08-03 | 2017-02-21 | International Business Machines Corporation | Vector processing in an active memory device |
| US9569211B2 (en) | 2012-08-03 | 2017-02-14 | International Business Machines Corporation | Predication in a vector processor |
| US9632777B2 (en) | 2012-08-03 | 2017-04-25 | International Business Machines Corporation | Gather/scatter of multiple data elements with packed loading/storing into/from a register file entry |
| US9594724B2 (en) * | 2012-08-09 | 2017-03-14 | International Business Machines Corporation | Vector register file |
| US9268571B2 (en) | 2012-10-18 | 2016-02-23 | Qualcomm Incorporated | Selective coupling of an address line to an element bank of a vector register file |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS58220291A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 信号伝般時間制御回路 |
| JPH0652530B2 (ja) * | 1982-10-25 | 1994-07-06 | 株式会社日立製作所 | ベクトル・プロセッサ |
| US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
| JPS60136870A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
| JPS60253091A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| US4945479A (en) * | 1985-07-31 | 1990-07-31 | Unisys Corporation | Tightly coupled scientific processing system |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
-
1988
- 1988-09-14 JP JP63228326A patent/JP2941817B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-29 US US07/399,917 patent/US5115393A/en not_active Expired - Fee Related
- 1989-09-11 DE DE3930313A patent/DE3930313A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277882A (ja) | 1990-03-16 |
| DE3930313C2 (ja) | 1992-12-24 |
| US5115393A (en) | 1992-05-19 |
| DE3930313A1 (de) | 1990-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2941817B2 (ja) | ベクトル処理装置 | |
| US12159063B2 (en) | Apparatuses and methods for in-memory operations | |
| US6510510B1 (en) | Digital signal processor having distributed register file | |
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| EP0248906A1 (en) | Multi-port memory system | |
| JPS6334652A (ja) | コンピユ−タ・メモリのアクセス方法およびシステム | |
| JP2679994B2 (ja) | ベクトル処理装置 | |
| JPH0740430B2 (ja) | メモリ装置 | |
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| EP0570164B1 (en) | Interleaved memory system | |
| JPS6120156A (ja) | メモリ・チツプ | |
| JPH05274864A (ja) | 画像専用半導体記憶装置 | |
| US20210208894A1 (en) | Processing-in-memory (pim) device | |
| US7386689B2 (en) | Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner | |
| JPH03189843A (ja) | データ処理システムおよび方法 | |
| JPH06274528A (ja) | ベクトル演算処理装置 | |
| US6532523B1 (en) | Apparatus for processing memory access requests | |
| US5612863A (en) | Sorting sequential data prior to distribution over parallel processors in random access manner | |
| JPH0229988A (ja) | メモリ装置 | |
| JP2596637B2 (ja) | キャッシュ制御方式 | |
| JP2523687Y2 (ja) | 画像データ処理装置 | |
| JP2625145B2 (ja) | メモリアクセス制御装置 | |
| JPS63305448A (ja) | メモリインタフェ−ス制御方式 | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPH0542010B2 (ja) |