JPS58114274A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、プログラム制御のデジタル計算機、特にベク
トル演算を高速で実行するのに好適なディジタル計算機
（以下これをベクトルプロセッサとよぶ）に関する。

（２）従来技術 科学技術計算に頻繁に現れる大形行列計算などの高速処
理用にベクトルプロセッサが考案されている。

特に、複数個のパイプライン演算器の高速性、並列性を
有効に発揮し、演算データの転送能力を向上させるため
、ベクトル・レジスタとそのチェイニング機能を有する
ベクトルプロセッサが提案されている（米国特許４１２
８．８８０号）。

従来の装置ではチェイニングについて次の問題点がある
。このことをベクトル演算の簡単な例を挙げて説明する
。

ＦＯＲＴＲＡＮ文 Ｄｏ　　１０　　Ｉ＝１．Ｌ １０　　Ｙ（Ｉ）−Ａ（Ｉ）＋Ｂ（Ｉ）秦Ｃ（Ｉ）この
処理を、ベクトル命令の形式に表現すると１、ｙｅｃｔ
ｏｒ　ｉ、ｏａｄ　　　　ＶＲ＠０”←Ａｌ　　ｙｅｃ
ｔｏｒ　ＬＯａｄＶＲ”ｌ’←９３、ｖｅｃｔｏｒ　Ｌ
ｏａｄ　　　　ＶＲ”２’←Ｃ４、ｖｅｃｔｏｒＭｕｌ
ｔｉｐｌｙ　　ＶＲ”３”＋−ＶＩ（”１’米　ｖＲ“
２” ５、ｖｅｃｔｏｒ　Ａｄｄ　　　　ＶＲ”４°４−　　
ＶＲ″０゜＋Ｖ）ｔ”３’ ６、　　ｙｅｃｔｏｒ　３ｔｏｒｅ　　　ＶＲ”４”−
＋　ｙ各ベクトル命令は、演算、データ転送を、エレメ
ントＬ個分、繰り返して実行する。

上例では、最終結果を求めるまでの中間結果であるベク
トルＢとＣの乗算結果をベクトルレジスタ（ＶＲ）”３
°へ一時的に格納して、これとベクトルＡとの加算結果
Ｙのみを主記憶にしている。

−ｉ的に、ＶＲｔ−１えるベクトルプロセッサでは、演
算の中間結果のベクトルを一時的にＶＲ’ｌ’へ格納し
、電終結来ベクトルのみを主記憶装置ヘスドアすること
で、実質的に主記憶装置との間のデータ転送回数が減少
するため、ＶＲの書込み読出し動作を高速化し、これに
比べ主記憶装置のアクセス能力は比較的に低く構成して
も、演算に必要なデータ転送能力を十分確保することが
可能である。

ところで、上例の第４と５のベクトル命令に着目してみ
ると、先行命令４０乗算結果を格納するＶｔ−ｔ“３°
は、後続のベクトル加算命令５のオペランドを読出すべ
きＶＲにもなっている。もし、第４のベクトル乗算命令
により、Ｌ個の結果が全てＶＲ”３°へ書込れるまで待
って、後続のベクトル加算命令５を起動するように制御
すれば、複数の演算器（乗算器と加算器）の並列動作を
有効に生かせず、処理時間は延びる。このように、先行
するベクトル命令の演算結果あるいはフェッチ・データ
を格納するＶａｔ、後行のベクトル命令がオペランドと
して読出すための待ち合せの関係は、上例のベクトル命
令の１まえは２と４の間、３と５の間、５とＬの間にも
存在している。この待ち合せを解決する方法がチェイニ
ング機能である。

従来技術ではチェイニング動作として、先行のベクトル
命令で得られる演算結果ｔ−ＶＲＩへ齋込むと同時に、
即時に後行のベクトル命令のオペランドとして演算器へ
転送している。チェイニングが可能ならば、先行ベクト
ル命令の最終エレメントの演算終了まで待つことなく、
先行ベクトル命令の破切のエレメントの演算結果力！出
力されるとともに後行ベクトル命令を起動することがで
きる。

これにより、多項形のベクトル計算においても、複数の
演算器を有効に作動させ、演算の並列性を高めて高速処
理を行なうことができる。

しかし、従来技術でのチェイニングでは、先行ベクトル
命令の演算結果あるいはフェッチ・データがあるＶＲＩ
へ書込まれる時刻に完全に同期して、後続ベクトル命令
のための該ＶＲの読出しを行なっていた。そこで命令起
動時に、演算器の空きの状況の判定のほかにその命令の
オペランドを読出すべきＶＲが、先行命令で書込み中で
あれば、チェイニングの可否を判定して、可能ならその
命令が起動されるが、不可能ならばその命令は、該先行
命令の書込みが全エレメントだけ終了して、そのＶＲが
解放されるまで起動を待合せなければならない、チェイ
ニング可能な命令の起動は、先行ベクトル命令の演算結
果あるいはフェッチ・データの第１番目のエレメントが
■凡へ到着する時点で行なわれる、これはチェイン・ス
ロット・タイムと呼ぶことがある。このチェイン・スロ
ット・タイムの時刻で、以後全エレメントについて、先
行命令の書込みが後続命令の読出しと完全に同期できる
と予測できるときにのみ、チェイニング可能と判定する
。

し禿がって、従来のチェイニングには次の二つの制約が
ある。

（１）第１エレメントの書込み以後（即ち、チェイン・
スロット・タイム以後）に解読されたベクトル命令はす
でに読出しを行なうべき機会を物理的に逸しているので
チェイニングは不可能で、後行命令の起動は先行命令が
書込みが全て終了するまで待たされる０例えば、上記例
でベクトル命令４と５の間に他の複数のベクトル命令を
そう入することはできるが、それで命令５の解読時刻が
命令４のチェイン・スロット・タイムを経過してしまう
と、ＶＢ、”３°のチェイニングは不可能となり、ベク
トル命令４の実行が完全に終了するまで命令５の開始は
待たされ、結局処理時間は延びる。

（２）さらに演算の一多くは、２種のオペランドを演算
して１種の結果を出力する形であるから、この読出すべ
き２種のオペランドを格納するＶＢ２本がともに、各々
先行命令による書込み中であるとき、これら両方をチェ
イニングして同一演算器へ入力するためには、両オペラ
ン゛ドの対応するエレメントが全て同一時刻に両ＶＲへ
書込まれることが保証されなければならない０例えば上
側でベクトル命令１による主記憶装置５からのフェッチ
・データのＶＲ”Ｏｏへの到着と、ベクトル命令４０乗
算結果のＶＲ”３＠への到着が全エレメント対について
同期することが、ベクトル命令５の解読時に予測されつ
るならば、チェイニング可能と判定され即時起動される
。

しかし、一般的に主記憶装置からのフェッチは、アクセ
スのバンク競合や、チャネル動作の介入により、予測で
きないデータ転送の中断Ｃ乱れ）が生じることがある。

従来、上記制限条件を保証するために第１にフエレチ・
データが１サイクル・ピッチで全く乱れなくＶＲＩへ到
着するときのみにチェイニング可能と判定する回路を備
え、それ以外はチェイニングは行なわず、起動を遅らせ
た。

第２に、演算器を完全にパイプライン化して、１サイク
ル・ピッチでオペランドが入力でき、１サイクル・ピッ
チで演算結果を出力できるようにし良。上記２点によっ
て、両方のオペランドに対するチェイン・スロット・タ
イムが同一時刻になれば、チェイニング可能と判定され
て、以後完全に１サイクル・ピッチで（即ち乱れなく連
続して）書込み／読出しが行なわれていくことが保証さ
れるようになってい友。

以上をまとめると、もしオペランドとなるＶＲが先行命
令による書込み中であると、そのチェイン・スロット・
タイム以後に解読された後行ベクトル命令の起動は、先
行ベクトル命令によるそのＶＲ書込みが全て終了するま
で待たされる。さらにベクトル命令に２種以上のオペラ
ンドが必要であれば、全てのオペランドに対する先行ベ
クトル命令のチェイン・スロット・タイムが一致しなけ
れば、チェイニング不可能で起動は待たされる。

しかも、この一致は、原理的には起りうるが、そうなる
場合は多く起らないと考えられる。上述のチェイニング
不可能な場合は演算器は空き状態となり、有効に利用さ
れずひいては命令の処理時間が長くなって、性能が向上
しないことになる。

また、ベクトルプロセッサの性能を向上させるために、
演算器を複数個設け、それらを同時に実行させる方式を
採用しているが、このとき、命令の解読順によってはこ
れらの演算器が有効に利用されないことがある。従来の
ベクトルプロセッサでは、主記憶装置に格納されている
順に命令を読出し、実行の可否を判断し、実行可能であ
れば実行に移る。演算器がすべて使用・中、あるいは、
レジスタが使用中等の理由で実行不可能であ些ば、実行
可能となるまで待つという制御方式をとるものが多い、
この場合、実行不可能な命令の次の命令が実行可能な命
令であっても、無条件に命令の解読が待たされてしまう
ために演算器が利用されないことになる。

この問題全解決するには、命令の解読順に実行させるの
ではなく、解読済の命令をいくつか蓄えておき、ベクト
ルレジスタの使用順序性を考慮し実行可能な順から実行
に移していくような命令実行制御が必要である。

また、従来のベクトルプロセッサでは、命令実行制御に
おいて、実行開始の条件に必要なレジスタ、演算器使用
可能の条件のほかに、必要なデータがそろっているとい
う条件を加えていた。このため、実行開始の制御が複雑
になるばかりでなく、次の命令の解読が遅れ、ひいては
、命令実行時間が長くなり、性能が低下するという問題
があった。

（３）発明の目的 本発明の目的とするところは、ベクトルプロセッサに於
いて毎サイクル、異なるアドレスに対する書込み・読出
しが可能であるようにベクトル・レジスタを構成し、主
記憶装置からのデータ・フェッチや演算結果の出力の書
込みが非連続であることを許し、かつ書込みアドレスが
いずれの位置にあっても、任意の読出し間隔でベクトル
・レジスタ内のベクトル要素を順次読出すことを可能と
するデータ処理装置を提供することにある。

本発明のもう１つの目的とするところは、演算器やメモ
リ・リクエスタにオペランドとしてベクトルデータを供
給するベクトルレジスタの絖出しの制御において、必要
とする全オペランドのベクトルデータの各要素間の同期
をとり、処理に必要なベクトル要素をすべて揃えて演算
器やメモリ・リクエスタに供給することができるような
データ処理装置を提供することにある。

更に本発明の他の目的は解読済みの命令を複数個保持し
、演算器利用状況に応じ、論理的に矛盾することなく命
令の実行順序を入れかえることができる制御回路を備え
ることにより、演算器やメモリ・リクエスタの有効利用
ｔｎｊ為るデータ処理装置を提供することにある。

本発明のもう１つの目的とするところは、命令解読後、
命令実行に必要なベクトルデータの存在を確認すること
なく命令実行を行なう演算器やメモリ・リクエスタを起
動し、ベクトルデータが１エレメントず＼演算器やメモ
リ・リクエスタに到着するたびにそれらデータを処理す
る（演算やメモリ要求を行なう）ようなデータ処理装置
を提供することである。

（４）実施例 以下、本発明を実施例を参照して詳細に説明する。

■　概略装置構成 第１図において主記憶制御ユニツ）Ｕｌは命令続出しユ
ニットＵ２、メモリ・リクエスタＵ１０゜Ｕｌｌからの
メモリ要求（ベクトルデータの読出しまえは格納および
ベクトル命令の読出し）に応じて所定の動作を行なう。

命令読出しユニツ）Ｕ２は、主記憶制御ユニツ）ＵＩＫ
対し、信号線１１で命令読出し要求を、信号線１２で命
令アドレスを送出する。主記憶制御ユニットＵ１はこれ
に応答して、この命令アドレスで指定される複数の命令
を読出し、続出した命令を信号線１３に、それが有効で
あることを示す信号を信号線１４に乗せて返す。

命令読出しユニットＵ２は、読出された命令を命令バッ
ファＣ図示せず）に入れ、これらの命令を一つづつ命令
制御ユニツ）Ｕ３に送る。信号線１６には命令が、ｉ号
線１５には命令の送出を示す信号（命令有効信号）がの
せられる、命令続出、しユニットＵ２は、命令制御ユニ
ットＵ３から信号線１７によって、命令送出の停止が要
求されない限り、次々と命令を読出しては、命令制御ユ
ニットＵ３に送抄こむ。

命令制御ユニツ）Ｕ３は、命令を解読し、命令に応じて
、メモリ・リクエスタＵＩＯ，Ｕｌｌ、ベクトルレジス
タユニットＵ４、演算器Ｕ２０゜Ｕ２１に起動信号他を
送出する。

■　概略動作 （１）　　命令実行起動 命令制御ユニツ）Ｕ３が命令実行を起動するときには、
信号線／１１〜／１４に必要なデータをセットし、起動
信号ｔ＃／１０にセットし、メモリ・リクエスタＵＩＯ
，ＵｌｌとベクトルレジスタユニットＵ４、または、演
算器Ｕ２０．Ｕ２１とベクトルレジスタユニットＵ４に
起動をかける。

ここで、命令起動の条件は、必要なメモリ・リクエスタ
ＵＩＯ又はＵｌｌま九は演算器Ｕ２０又はＵ２１が現在
使用中でなく、かつベクトルレジスタユニットＵ４内に
あるベクトルレジスタＶＲの内、命令に必要なレジスタ
が使用できる状態にあるということである。

ここで、あるベクトルレジスタが使用可能が否かは、後
述するようにそのベクトルレジスタが現在使用中か否か
と異なる。使用中でなくても、使用できないベクトルレ
ジスタもあり、使用中にもかかわらず使用可能なものも
ある。

起僧条件が満友されていない命令は、起動待ち命令列に
登録し、その後、起、、動条件を満す命令が解読、され
九とき、この解読され九命令を先に起動する壷 信号＃／１１は、実行すべき命令の演算の種類、九とえ
ば、加算、乗算、ベクトル読出し、ベクトル書込み等を
指定する命令コードを送出する。

信号線／１２は、命令が使用するレジスタ番号を指定す
る。ここでは、各命令はレジスタを最大３つ指定可能と
する０本実施例では、ベクトルレジスタユニットＵ４に
８つのベクトルレジスタＶＲＯ〜ＶＲ７が設けられ、同
数のベクトルアドレスレジスタＵ５、ベクトルアドレス
増分レジスタＵ６がメモリ・リクエスタ０．１に接続さ
れている。これらのベクトルレジスタ、ベクトルアドレ
スレジスタ、ベクトルアドレス増分レジスタにはそれぞ
れ番号０〜７．８〜１５．１６〜２３があらかじめ割り
あてられている。

信号線ｌ１３は、起動するメモリ・リクエスタまたは演
算器の番号を指定する。ここでは信号線／１３は３本で
、１本はメモリ・リクエスタを指定、１本は演算器を指
定、もう１本は命令が使用するメモリ・リクエスタ又は
演算器のいずれかの番号を指定する。メモリ・リクエス
タ又は演算器の数はそれぞれニクなので、これらの番号
を指定する線は一本でよい。

信号ｍ／１４は処理ベクトル要素数を指定する。

メモリ・リクエスタＵｌ　Ｏ，Ｕｌ　１、ベクトルレジ
スタユニットＵ４．演算器Ｕ２０．Ｕ２１は４１／１０
上の起動信号に応答して次のｗＪ作を行う。

（ｉｔ）　　主記憶からのベクトルデータの読出しこの
ための命令の実行が線／１１上の命令コードにより指定
されると、たとえばメモリ・リクエスタＵＩＯは、信号
線／１２で指定される第１゜第２のレジスタ番号に従っ
て、ベクトルアドレスレジスタＵ５およびベクトルアド
レス増分レジスタＵ６の各々一つを選択してベクトルア
ドレスおよびその増分を内部にセットする。メモリ・リ
クエスタＵＩＯはベクトルアドレスと、それが有効であ
ることを示す信号（アドレス有効信号）とをそれぞれ信
号Ｊｌ／２１．７２３を介して主記憶制御ユニツ）Ｕｌ
に送る。主記憶制御ユニツ）Ｕｌはこのベクトルアドレ
スで指定されるベクトル要素データを主記憶（ここでは
示されていない）から読出して、そのデータと、それが
有効であることを示す信号（データ有効信号）とをそれ
ぞれ信号線／２４．／２５ｔ−介してメモリ会リクエス
タＵＩＯに戻す、メモリ・リクエスタＵＩＯは、このデ
ータとデータ有効信号をそれぞれ信号線１２９゜／３０
にのせて、ベクトルレジスタユニットＵ４に送出する。

ベクトルレジスタユニットＵ４では、信号線／１２によ
り指定された第３のレジスタ番号のベクトルレジスタに
線／２９から入力されたベクトル要素データを格納する
。メモリ・リフニス□りＵＩＯはセットしたベクトルア
ドレス増分値に基づきベクトルアドレスを頁新し、′更
新後のアドレスに基づき、次のベクトル要素データーを
同様に読出す。この動作は信号線／１４で指定されたベ
クトル要素数だけ繰返される。メモリ・リクエスタＵＩ
Ｏは、最終のベクトル要素のデータ有効信号の送出と同
時に、信号線／２６に最終であることを示す信号（最終
ベクトルデータ信号）をのせる、この信号は、命令制御
ユニツ）０３に送られて、このメモリ・リクエスタＵＩ
Ｇが空いたことを知らせるとともに１ベク、・トルレジ
スタエニットＵ４にも送られ、ベクトルレジスタ書込み
の終了制御にも使用される。ベクトルレジスタの書込み
終了は、信号線／１５を経て、ベクトルレジスタユニッ
トＵ４から命令制御ユニットＵ３にも知られる。

（ｉｌｉ）　　主記憶へのベクトルデータの格納主記憶
へのベクトルデータの格納の命令が実行される場合も、
ベクトルアドレス、その増分は（２）と同様にメモリ・
リクエスタＵＩＯにセットされる。

格納の場合には、ベクトルレジスタユニットＵ４にて信
号４Ｉ／１２で指示される番号のベクトルレジスタから
次々とベクトルデータがよみ出され、信号線１２７に乗
せられるとともに、それが有効であることを示す信号（
データ有効信号）が線１２８に乗せられて、たとえばメ
モリ・リクエスタＵＩＯＫ送られる。メモリ・リクエス
タＵＩＯはこれらにさらにベクトルアドレスを付し、ベ
クトルアドレス、ベクトル要素データ、データ有効信号
をそれぞれ信号線／２１．／２２．／２３にのせて主記
憶制御ユニツ）Ｕｌに送本、主記憶制御ユニットＵｌは
さらに主記憶への格納を制御する。

必要な数のベクトル要素の送出がベクトルレジスタユニ
ットＵ４から行なわれると、最終ベクトル要素であるこ
とを示す信号（最終ベクトルデータ信号）が信号線／３
１を経てメモリ・リクエスタＵＩＯに送られ、メモリ・
リクエスタＵＩＯは、（２）と同様、信号線／２６にそ
れをのせて、命令制御ユニットＵ３に知らせる。

（ｌｖ）　　ベクトル演算 ベクトル演算命令実行のために演算器Ｕ２０ｆたはＵ２
１（ここではＵ２０と讐る）とベクトルレジスタユニッ
トＵ４に起動がかかったときには、これらは次のように
動作する。なお、ここでは各演算器は種々の命令が必要
とする複数種類の演算を実行可能とする。

ベクトルレジスタユニットＵ４は、信号線／１２で指定
される一般には二つのレジスタ番号のベクトルレジスタ
から最初の要素データを読出し、それぞれのデータを信
号線／４１．／４２にそれらのベクトル要素がそれぞれ
有効であることを示す信号（データ有効信号）を信号＠
７４３にのせて、演算器０２０に送る。演算器Ｕ２０で
は２組のベクトル要素データｉｉｉ／１１上のＯＰコー
ドに従かい演算後その結果と、それが有効であることを
示す信号（データ有効信号）をそれぞれ信号線／４５．
／４６に乗せて、ベクトルレジスタユニットＵ４に送り
返す、ベクトルレジスタユニットＵ４では、信号線／１
２で指定される番号のベクトルレジスタに結果を格納す
る。これらの処理が順次、次の要素データについて行な
われる。最後のベクトル要素になると、最終であること
を示す信号（最終ベクトルデータ信号）が、信号＠　／
４０ヲ介シてベクトルレジスタユニットＵ４から演算器
Ｕ２Ｇに送られ、演算器Ｕ２０からの最終結果に同期し
て、信号線／４４により、再びベクトルレジスタユニッ
トＵ４に戻される。この信号は、同時に、命令制御ユニ
ツ）Ｕ３にも知らされ、演算器の空きおよびベクトルレ
ジスタの空きを知らせる。

以上において、ベクトル要素データの転送はマシンクロ
ックに応答してなされるが、ベクトルレジスタユニット
Ｕ４は、転送すべき一対のベクトル要素データが二つの
ベクトルレジスタにそろっていないとき、これがそろう
まで転送を禁止する。

したがって、ベクトル要素の読出しあるいは格納が間欠
的に行なわれる。

なお、メモリ・リクエスタＵ１１、演算器Ｕ２１の構成
はそれぞれメモリ・リクエスタＵ１０、演算器Ｕ２０と
全く同一であり、第１図でプライム（１）の付は九信号
線はこれのないものに対応する。

■　レジスタ 詳細な動作説明に先立ち、以下において必要なレジスタ
の形式を以下に述べる。第２図（ａ）は、命令がセット
される命令レジスタＩＲの構成を示す。

ここで、ＯＰフィールドは命令戸−ドを、Ｒ１゜Ｒ２，
Ｉ’ｔ３フィールドはレジス°り番号を示す、勿論、命
令自身この図に示すフィールドを有する・Ｒ１〜Ｒ３フ
ィールドによって示されるレジスタハヘクトルレジスタ
、ベクトル・アドレスレジメタ、ベクトルアドレス増分
レジスタであり、いずれのレジスタが指定されるかは命
令の種類により次のようになる。

（１）演算器にて演算を行う命令（加算、乗算命令等） Ｒ１：演算結果ベクトルを格納すべきベクトルレジスタ
番号 Ｒ２：演算されるベクトルデータ（被加数、被乗数等）
が格納されているベクトルレジスタ番号 Ｒ３：演算すべきベクトルデータ（加数、乗数等）が格
納されているベクトルレジスタ番号 ここでは、Ｒ１，Ｒ２，Ｒ３フィールドではすべて異な
るベクトルレジスタを指定することとする。

なお、命令によっては、Ｒ３フィールド２５１２用され
ない場合があるＣ転送命令等）。

（剥）　　主記憶からデータを読出す命令Ｒ１：データ
を格納すべきベクトルレジスタ番Ｒ２：ベクトルアドレ
スレジスタ番号 Ｒ３：ベクトルアドレス増分し゛ジスタ番号（ｉｔ）　
　主記憶にデータをストアする命令Ｒ１：データが格納
されているベクトルレジスタ番号 Ｒ２：ベクトルアドレスレジスタ番号 Ｒ３：ベクトルアドレス増分レジスタ番号第２図Φ）は
演算器Ｕ２０．Ｕ２１、メモリ・リクエスタＵ１０．Ｕ
１１（以下、これらをまとめてリソースとよぶことがあ
る）の制御にかかわるレジスタ、すなわち、デコードリ
ソースレジスタ（ＤＳＲ）＃！−リソースレジｘ／ＱＳ
ＲＯ／１／２、実行可能リソースレジスタ（ＥＡＲ）レ
ジスタユニットリソースレジスタ・（Ｒ８Ｒ）の形式を
示す、ここで、８．Ａ、Ｎフィールドはそれぞれメモリ
・リクエスタ、９０２用、演算器の使用、メモリ・リク
エスタまたは演算器の番号をそれぞれ指定する。なお、
ＤＳＲ，Ｑｉ９ｉｉにはＮフィールドはない。

第２図（Ｃ）はベクトルレジスタの制御にかかわるレジ
スタ、すなわち、デコードレジスタレジスタ（ＤＧＲ）
キューレジスタレジスタＱＧＲＯ／１／２、メモリ・リ
クエスタレジスタレジスタ（ＭＧＲ）、レジスタユニッ
トレジスタレジスタ（ＲＧＲ）の形式を示す、ここで、
ｖｚｔ＝ｔ〜３）フィールドはＷｉ、ＧＮｉフィールド
に有効データがあるかどうかを指定するフィールド、Ｗ
ｉは、次のＧＮｉのフィールドで指定されたベクトルレ
ジスタが書込みに使用されるか、読出しに使用されるか
を指定するフィールドでそれぞれのときに°１°又は“
０“となり％ＧＮｉフィールドには命令のＲｉミツイー
ルドのものがセットされる。なお、レジスタＭＧＲはＧ
Ｎ２．ＧＮ３フィールドのみを持つ。

第２図（ｄ）はリソースの状態を制御するリソース状態
語レジスタ（Ｒ８８Ｗ）の形式を示す、ここ−で、８０
．８１フイールドはそれぞれメモリ・リクエスタ０，１
が使用中かどうかを示し、ＡＯ。

Ａ１フィールドはそれぞれ演算器０．１が使用中かどう
かを示す（ｔ１！用中のとき“１°とする）。

第２図（ｅ）はベクトルレジスタの状態を制御するレジ
スタ状態語しどスタ（ＲＧＳＷ）の形式を示す、ここで
ＷＯ〜Ｗ７フイールドはそれぞれベクトルレジスタ０〜
７番が書込みのために使用中かどうかを示し、ＲＯ〜Ｒ
７フイールドはそれぞれベクトルレジスタ０〜７番が読
出しのために使用中かどうかを示す（使用中のとき°１
°とする）。

■　命令制御ユニットの詳細 以下に、第１図に述べた各ユニットの詳細を説明する。

なお、主記憶制御ユニット（第５図のＵｌ）、命令読出
しユニット（第１図のＵ２）は、兵、つのメモリ・リク
エスタＵＩＯ，ＵＩＯからのアクセス要求に応答し、か
つ、これらのりクエスタから同時にアクセス要求がなさ
れたときには、その一方を優先して主記憶をアクセスす
るものであり、従来、実現されているものと同等なので
、ここでは説明しない、また、フリップフロップ、レジ
スタへのタイミング入力は省略する。制御信号の入って
いない、フリップフロップ、レジスタは常にあらかじめ
定められたタイミングによって値がセットされるとする
。

第３図を参照するに、命令読出しユニツ）Ｕ２（第５図
）Ｋて続出されたベクトル命令は信号線／６−ｉ介して
その命令に対する有効信号が線１５を介して命令読出し
ユニットＵ２より送られて来、ＩＲ，ｒ３０１に命令が
セットされ、命令有効信号が７リツプフロツプ、ｆ３０
１にセットされる。

゛命令有効信号はＩＲ，ｒ３０１へのセット信号として
も使用される。命令制御ユニツ）Ｕ３が線１７にて、命
令送出停止要求を送出しない限り、命令読出しユニツ）
Ｕ２から次々と命令が送られてくる。この間隔は、ＩＲ
，ｒ３０１の命令が、ＤＩＲ，ｒ３０２に移されるとす
ぐ、次の命令が入力されるように制御される。ＩＲ，ｒ
３０１にセットされ九命令は、４つのルートに分けて転
送される。１つは、デコード命令レジスタ（ＤＩＲ）ｒ
３０２にＯＰフィールドが転送される。このときフリッ
プフロップｆ３０１の出力が、ＤＩＲ。

ｒ３０２へのセットを制御するとともに、フリップフロ
ップ、ｆ３０２へもアントゲ−）ｇ３０７を経て転送さ
れる。ここでアンドゲートｇ３０７には、フリップフロ
ップｆ３０１の出力のほかに指定例外検出回路ｂ３１６
の出力が入力されており、この回路ｂ３１６は１′ｆＬ
、、ｒ３０１に−に７トされているペクートル命令のＲ
１〜Ｒ３フィールドをチェックし、レジスタ指定例外が
ない場合にのみ、°１°を出力する。この結果フリップ
フロップｆ３０２に命令有効信号がセットされる。ＩＲ
。

ｒ３０１内の命令はまた、デコーダｂ３０１へ送られ、
そのＯＰフィールドにより、使用するリン、） 一スがデコードされて、その結果がデコードリソースレ
ジスタ（ＤＳＲ）ｒ３０３にセットされる。

ＤＳＲ，ｒ３０３は第２図Φ）に示すとと＜Ｓ、Ａフィ
ールドを有す、但しＮフィールドはない、デコーダｂ３
０１はこのＯＰフィールドがメモリ・リクエスタＵＩＯ
又はＵＪＩ、を使用するもののときは、Ｓフィールドに
１を入力し、又この命令が演算器Ｕ２０又はＵ２１を使
用するもののときはＡフィールドに１を入力する。ＤＳ
Ｒ，ｒ３０３のこれらのデータのセットにも、アンドゲ
ートｇ３０７の出力が使用される＊　ＩＲ，ｒ３０１の
命令はさらにデコーダ、ｂ３０３へも送られ、そのＯＰ
コード、Ｒ１，Ｒ２，Ｒ３フィールドの内容がデコード
されて、その結果がデコードレジスタレジスタ（ＤＧＲ
）ｒ３０５にセットされる。

ＤＧＲ，ｒ３０５は第２図（Ｃ）Ｋ　示ｔ　ようＫＩＲ
。

ｒ３０１にセットされている命令が使用するベクトルレ
ジスタの番号を示すフィールドＧ１１（ｉ＝１〜３）、
そのレジスタの用途が読出し用か、書込み用かを示すフ
ィールドＷｉ（ｉ−１〜３）およびこれへのフィールド
が有効か店かを示すフィールド■１（ｉ＝１〜３）を有
し、デコーダｂ３０３はＩＲ，ｒ３０１の命令を解読し
てこれらのフィールドの清報を出力する。すなわち、命
令のＯＰコードにより、命令ＯＲ１〜Ｒ３のフィールド
がレジスタ指定として有効か否かがあらかじめ定められ
ているので、デコーダｂ３０３はｏＰヘ コードによ抄ｖ＃を定める。また、有効と判定されたレ
ジスタフィールドＨｉが書込み用が否かも０Ｐコードに
よりあらかじめ定められているので、デコーダｂ３０３
はＯＰコードをみて、ビットＷｉを定めることがで友る
。デコーダｂ３０３はフィールドＲ１の内容をＧＮｉフ
ィールドに入力する。こうして、ＤＬＲ，ｒ３０３への
入力が定まる。ＤＧＲ，ｒ３０５へのセット制御にも、
アントゲ−）ｇ３０７の出力が使用される。

以上の説明から明らかなとおり％　Ｄ８Ｒ１，ｒ３０３
“とＤＧＲ，ｒ３０５にセットされたデコード結果はＤ
ＩＲ，ｒ３０２にセットされた命令コードとともに同一
の命令に対するものであり、以下では、これらのレジス
タにセットされたデータでの各々を命令と呼びあるいは
これらをまとめてＤＩＲ，ｒ３０２内の命令と呼ぶこと
がある。

ＤＩＲ，ｒ３０２．ＤＬＲ，ｒ３０３．ＤＧＲ。

ｒ３０５に命令がセットされると、次はリソースの起動
の可否がチェック゛される。

、／ キュー命令レジスタｆＱＩＲ）Ｑ３０’ｌは、実行待ち
の命令のＯＰコードをＤＩＲ，ｒ３０２から受けとりス
トアするための三つのレジスタＱＩ）ｔ０〜ＱＩ）ｔ３
からなる。同様にキューリソースレジスタ（Ｑ８Ｒ）４
３０２はこれら三つのレジスタＱＩＲＯ〜３内のＯＰコ
ードに対するリソース使用要求ｔＤ８Ｒ，ｒ３０３から
受けとり、ストアする三つのレジスタＱ８ＲＯ〜３から
なり、キューレジスタレジスタｑ３０３Ｕ、レジスタＱ
ＩＲＯ〜３内のＯＰコードに対するベクトルレジスタ使
用要求をＤＧＲ，ｒ３０５から受けとり、ストアする三
つのレジスタＱＧＲＯ〜３からなる。結局、キューレジ
スタｑ３０１〜ｑ３０１により一三つの実行待ちの命令
がストアされることになる。

以下ではこれらの三つのキューレジスタをまとめて命令
中ニーレジスタあるいは命令キューレジスタｑ３０１と
呼ぶことがある。

上述のとと＜、ＤＩＲ，ｒ３０２等に新たにセットされ
た命令に対するリソースの起動可否はこれらの命令キュ
ーレジスタ内にすでに命令がストアされているか否か等
に依存して異なる基準にて判断される。

すなわち、次の場合がある。

（ａ）　　命令キューレジスタに命令が入っていない場
合・ （ａ−１）　　ＤＩＲ，ｒ３０２内の命令に対してすぐ
に起動がかけられる場合。

（ａ−２）　　ＤＩＲ，ｒ３０２内の命令に対してすぐ
に起動が６けられず、命令キューレジスタに命令を入れ
なければならない場合。

世）命令キューレジスタに命令が入っている場合。

（ｂ−１）　　命令キューレジスタ内の命令を起動する
場合。

（ｂ−２）　　命令キューレジスタに命令があるにもか
かわらず、ＤＩＲ，ｒ３０２にある命令を起動する場合
。

各々の場合の装置動作を以下に述べる・（ａ−１）　　
命令キューレジスタ（１３０１中に命令がなくＤＩＲ，
ｒ３０２内の命令を起動する場合。

これは、ＤＩＲ，ｒ３０２内の命令が必要とするリソー
ス（演算器またはメモリ要求回路）およびベクトルレジ
スタがともに使用可能であるときに生じる。

本実施例では各リソース瞑、ある時期には一つの命令に
よってものみ使用可能に構成されており、したがって、
リソースが使用可能か否かはリソースが便用中でないか
あるいは使用中かによりきまる。

リソースの空きの状況の判断は、次のように行なう、概
略的には、Ｄ８Ｒ，ｒ３０３にて指定される要求リソー
スと、Ｒ８５Ｗ、ｒ３０４にて管理しているリソースの
状態をリソース使用チェック回路ｂ３０５がチェックし
、要求リソースが空いているかどうかを線１３１０に、
空いているリソース番号ｔ−／３０９に出力する。詳細
を第５図を参照して説明する。

Ｄ８Ｒ，ｒ３０３中のｆ９フィールドｒ３０３１の出力
は、アントゲ−）ｇ３２０．ｇ３２１に入力され、これ
らのアンドゲートｇ３２０．ｇ３２１にはそれぞれ、さ
らにＲ８８Ｗ、ｒ３０４中の８１：）７（−ルドｒ３０
４１．８１フイールドｒ３０４２の出力がそれぞれ反転
ゲー）ｇ３３５゜ｇ３３６を介して入力されている。し
たがって、アンドゲートｇ３２０．ｇ３２１の出力はそ
れぞれメモリ・リクエスタ０と１の使用が要求され、か
つメモリ・リクエスタ０と１がそれぞれ空きのときに６
１＠となる。アンドゲートｇ３２０゜ｇ３２１の出力は
オアゲー）ｇ３２８に入力される。したがって、オアゲ
ートｇ３３２の出力は、使用要求されたメモリ・リクエ
スタ０又はｌのが空いているとき°１°となる。また、
アントゲ−）ｇ３２０．ｇ３２１の出力はエンコーダｂ
３２０にも入力され、使用可能なメモリ・リクエスタ番
号が出力される。つまり、アンドゲートｇ３２０の出力
が“１″のときにはアンドゲートｇ３２１の出力によら
ず、エンコーダｂ３２０の出力は°０°（メモリ・リク
エスタ０の空きを示す）、アンドゲートｇ３２０の出力
が１０”、アントゲ−）ｇ３２１の出力が＠１１のとき
にはエンコーダｂ３２０の出力は＠１°（メモリ・リク
エスタ１の空きを示す）になる（本実施例では、メモリ
・リクエスタは２つしかないので、′エンコーダの出力
線は１本である）、アントゲ−）ｇ３２０゜ｇ３２０の
出力がともに０のときにはエンコーダｂ３２１の出力は
いずれの値でもよい。同様に、演算器の空きの状況につ
いても、ＤＳＲ，ｒ３０３のＡフィールドｒ３０３２の
出力と、Ｒ８８Ｗ。

ｒ３０４のＡＯ，Ａ１フィールドｒ３０４３゜ｒ３Ｇ４
４の出力とから反転グー）ｇ３３７゜ｇ３３８、アンド
ゲートｇ３２２．ｇ３２３、オアゲートｇ３２９、エン
コーダｂ３２１によってチェックされ、命令で演算器の
使用要求がなされ、使用要求が出され九演算器０又は１
がおいていれば、オアゲートｇ３２９の出力が°１”に
演算器番号がエンコーダｂ３２１から出力される。オア
ゲートｇ３２８．ｇ３２９の出力は、オアゲートｇ３３
２に入力され、この出力線／３１０は要求され九リソー
スが空いていることを指示する。一方、エンコーダｂ３
２０．ｂ３２１の出力はセレクタ５３１０にていずれか
が選択されて線１３０９３にのせられ、オアゲートｇ３
２８．ｇ３２９の出力線／３０９１．／３０９２とあわ
セテ線７３０９として出力される。ここでは、オアグー
）ｇ３２９の出力によりセレクタ５３１０を制御するこ
とにより、演算器の使用要求がなされ、かつこれが空き
のときには、演算器番号がそれ以外のときにはメモリ・
リクエスタ番号が選択されるとした。なお、線１３０９
の内容はセレクタ５３０２で選択され、線１３２０に出
力されるｉ線３２０はメモリ・リクエスタの空きを示す
信号線３２０１、演算器の空きを示す信号線３２０２、
メモリ・リクエスタ又は演算器の番号を示す信号線３２
０３からなり、それぞれに線／３０９１〜／３０９３の
信号がセレクタ５３０２により選択的に出力される。セ
レクタ５３０２は線１３０９と１３１１を入力線１３２
１が°０”か°１°かに応じて選択するもので、今の場
合は後述するように入力線ｊ３２１は＠０′である。こ
うしてＭ／　３２０に要求リソースの内、空いているリ
ソース番号が出力される。線１３２０は、デコーダｂ３
０２にも入力され、Ｒ８８Ｗの各ビットのセットに使用
される。ここで、デコーダｂ３０２は、メモリ・リクエ
スタ番号のデコーダｂ３０２２と、演算器番号のデコー
ダｂ３０２１とから成り、それぞれ、デコード有効端子
Ｅｔ有していて、Ｅが“１°のときのみデコード入力信
号をデコードする。デコーダｂ３０２１のデコード有効
端子ＥにはＭ／３２０のうち、演算器の空きを示す線／
３２０２がデコードされる入力信号端子には番号を示す
線／３２０３が接続されている。同様に、デコーダｂ３
０２２のデコード有効端子Ｅには、線１３２０のうち、
メモリ・リクエスタの空きを示す線１３２０１が、デコ
ードされる信号としては、番号を示すＩｍ！１３２０３
が接続されている。デコーダｂ３０２１．ｂ３０２２の
出力は対応したＲ８５Ｗ。

ｒ３０４ｉ傅成する４つのフィールドｒ３０４１〜ｒ３
０４４　（これらはいずれもフリップフロップからなる
）の８ｃセツト）端子に接続され、線／３２０１．／３
２０３から入力される空きのリソース番号に対応し九、
８０，８１．ＡＯ，ＡＩの各フィールドのいずれかがセ
ットされる。こうして、回路ｂ３０５によりリソース使
用チェックがなされるとともに、チェック結果に応じて
、Ｒ８８Ｗ、　　ｒ３０４が更新される。

次に、第３図に戻ってＤＩＲ，ｒ３０２中にある命令が
使用するベクトルレジスタ使用に関するチェックについ
て述べる。第１のチェックは、ＤＧＲ，ｒ３０５中に示
される使用要求ベクトルレジスタ番号；使用形態（読出
し／書込み）と、ＲＧ８Ｗ、ｒ　３０６中にあるベクト
ルレジスタイ史用状況により、レジスタ使用チェック回
路ｂ３０７がＤＩＲ，ｒ３０２内の命令が要求するベク
トルレジスタが現在使用可能か否かをチェックすること
である。今の場合、命令キューレジスタｑ３０１内に命
令がないと仮定している。しかし一般的には命令キュー
レジスタｑ３０１にリソース空き待ちの命令が蓄えられ
ており、ＤＩＲ，ｒ３０２中にある命令を命令キューレ
ジスタｑ３０１にすでに貯えられた命令を追越して実行
したとき、ベクトルレジスタ使用順序上の矛盾がないか
をレジスタ競合チェック回路ｂ３０９〜ｂ３１１にてチ
ェックする必要がある。これが第２のチェックである、
なお、本実施例ではこの第１．第２のチェックはベクト
ルレジスタのみについて行ない、ベクトルアドレスレジ
スタＵ５、ベクトル７）”ｌ／ス増分レしスタＵ６につ
いては行なわない。本実施例では、簡単化のために、こ
れらのレジスタの内容の変更はなく、二つのメモリ・リ
クエスタが同時に続出し可能に構成されている（詳細後
述）。

このため、これらのレジスタ使用の可否についてチェッ
クする必要がない。

第６図（ａ）は、レジスタに用チェック回路ｂ３０７の
詳細ｔ−ＤＧＲ，ｒ３０５とＲ８８Ｗ、ｒ３０６を含め
て表わしたものである＠　ＤＧＲ，ｒ３０ｓ中のＲ１フ
ィールドｒ３０５１と、ＲＧＳＷ。

ｒ３０６の出力に基づき、第ルジスタ使用チェック回路
ｂ３０７１は第６図（ｂ）に示す場合のみレジスタ使用
可ゝを判断する。すなわち、レジスタの使用要求がベク
トルレジスタに対する書込みのとき（Ｖｌ−Ｗ１＝Ｉ　
　ＧＮＩ＜８）には、番号ＧＮＩのベクトルレジスタが
未使用のとき（Ｗｉ−Ｒ’＝０＠　　１＝ＧＮ１）、使
用要求がベクトルレジスタの読出しのとき（Ｖｌ−１，
Ｗ１＝０゜ＧＮＩ＜８）には、その番号ＧＮＩのベクト
ルレジスタが未使用または書込み中のとき（Ｒｉ＝０゜
１＝ＧＮ１）にのみ使用可と判断し、アントゲ−）ｇ３
４３に°１”を出力する。■１ビットが°０°のときに
は、ベクトルレジスタが使用可とし、この場合にもアン
ドゲートｇ３４３に１゜を出力する。同様に、ＤＧＲ，
ｒ３０５のＲ２フィールドｒ３０５２．Ｒ３フィールド
ｒ、３０５３についてもそれぞれ第２．第３使用チエツ
ク回路ｂ３０７２．ｂ３０７３にて全く同様の基準でチ
ェックされ、アンドゲートｇ３４３に結果が入力される
。こうして、Ｒ１，Ｒ２，Ｒ３フィールドが指定するベ
クトルレジスタがいずれも使用可のときに、線１３１３
にベクトルレジスタ使用可を示す信号°１“が出力され
る。

なお、レジスタ使用チェック回路ｂ３０５は、ＤＩＲ，
ｒ３０，２内の命令が必要とするベクトルレジスタが先
行す−る命令により現在書込み中であっても、そのレジ
スタが使用可能と判断する点に特徴がある。これは、後
述するように本実施例においては、ベクトル要素を書込
み中のベクトルレジスタに対してこの書込み動作に並行
して読出し動作を行えるように、ベクトルレジスタのチ
ェイニングがなされるからである。

第７図（ａ）はレジスタ競合チェック回路ｂ３０９〜ｂ
３１１の詳細を示す、レジスタ競合チェック回路ｂ３０
９は第１〜第３のレジスタ競合チェック回路ｂ３０９１
〜ｂ３０９３からなり、それぞれによりＤＧＲ，ｒ３０
５のＲ１〜Ｒ３フィールドｒ３０５１〜ｒ３０５３にて
指示されるベクトルレジスタ使用要求とキューレジスタ
ｑ３０３にて指示されるベクトルレジスタ使用要求の競
合をチェックする。これらの回路の出力は競合がないと
きに°１１となる（詳細後述）、アンドゲートｑ３５３
は、これらのチェック回路ｂ３０９１〜ｂ３０９３の出
力がいずれも°１”のときにのみ競合なしを示す信号’
ｌ’ｔ−オアゲー）ｇ３５９を介して線１３１５に出力
する。一方オアゲートｇ３５９には、反転グー）ｇ３５
６の出力も入力されている。シ九がって、反転グー）ｇ
３５６への入力線１３２５が°０°のときも、線１３１
５に競合なしを示す信号°１°が出力されるようになっ
ている。レジスタ競合チェック回路ｂ３１０゜ｂ３１１
も回路ｂ３０９と同じ構成を有し、アンドゲートｇ３５
４．ｇ３５５又は、反転ゲートｇ３５７．ｇ３５８、オ
アグー）ｇ３６０゜ｇ３６１により、線／３１６．／３
１７上に競合チェック結果を出力する。

線１３２３〜１３２５は、フリップフロップｆ３０４〜
ｆ３０６　（第３図）に接続されている。

これらのフリップフロップは、命令キューレジスタｑａ
ｏ１（第７図）中のレジスタＱＩＲＯ〜ＱＩＲ２の各々
に対応して設けられ、これらのレジスタ内に命令が存在
するときにセットされる（詳細後述）。

中 今の場合には、命令キューｑ３０３に命令はなΔ いとしているので、これらのフリップフロップはセット
されておらず、その出力線／３２３．／３２４、／３２
５は＠０°となっている。したがつて、線／３１５〜／
３１７の出力はすべて１である。こうして命令キューレ
ジスタｑ３０１中に命令がない場合には競合チェック回
路ｂ３０９〜ｂ３１１の出力とは無関係にベクトルレジ
スタの競合がないことを示す信号を作り出している。

再び第３図に戻って説明する。レジスタ競合チェック回
路ｂ３０９〜ｂ３１１からの出力線、！３１５〜ｌ３１
７は、上記に述べ友ように°１″になっている。し九が
ってこれらを入力とするアンドゲートｇ３０１の出力１
３２２は１となっている。今の場合にはレジスタ使用チ
ェック回路ｂ３０７の出力＠／３１３も、ベクトルレジ
スタが使用することができるとの前提から°ｌ″になっ
ており、したがってアントゲ−）ｇ３０２の出力も＠１
ｍである。ｔた、リソース使用チェック回路ｂ３０５の
出力線１３１０も、リソースが使用することができると
の前提から“１“になっている、さらに、ＤＩＲ，ｒ’
３０２に有効な命令があることを示すフリップフロップ
ｆ３０２の出力線１３０２も°１″となっている。後述
のように、アンドゲートｇ３０５の出力は°Ｏｍのため
、反転グー）ｇ３１０の出力は＠１１となっている。

このような状態のとき、アントゲ−）ｇ３０４の出力も
＠１ゝとなり、従って、オアグー）　ｇ３０６の出力線
／３３０ｉ介してフリップフロップ、ｆ３０３がセット
される。このフリップフロップｆ３０３（タイミングの
みでセット／リセットされるＤタイプフリップフロップ
）は、命令起動信号Ｓ　Ｔｔ−線／１０により、ベクト
ルレジスタユニットＵ４、メモリ・リクエスタＵ１０．
Ｕ１１、演算器Ｕ２０．Ｕ２１に送出する（第１図参照
）。

また、命令キューレジスタｑ３０１中に命令がないこと
から、命令があるときに°１°がセットされている命令
キュ一対応の７リツプフロツプｆ３０４〜ｆ３０６の出
力はいずれも°０°であり、その出力線１３２３〜１３
２５が入力されているセレクタ５３０３の出力もセレク
タ５３０３の選択動作（詳細後述）に無闇ｉ係に＠０”
となっている、従って、この出力線１３２６が入力され
ているアントゲ−）ｇ３０５の出力線１３２１も＠０１
となる。セレクタ８３０１，８３０２゜５３０４は、そ
れぞれＤＩＲ，ｒ３０１）出力線１３０３上のオペコー
ド、リソース使用チェック回路ｂ３０５の出口線１３０
９上のリソース使用要求（リソース種類、番号）および
ＤＧＲ。

ｒ３０５の出力線１３０７上のベクトルレジスタ使用要
求（レジスタ番号、使用形態）。を選択して、それぞれ
ＥＩＲ，ｒ３０８．ＥＡＲ，ｒ３０９、ＥＧＲ，ｒ３１
２にセットする。セットは線１３３０により指示される
。なお、ベクトル長レジスタＶＬＲ，ｒ３０７には、あ
らかじめ別の手段（図示せず）によって処理すべきベク
トル長（ＶＬ）が格納されているとする。これらのレジ
スタの内容は、線／１１−／１４によって、ベクトルレ
ジスタユニットＵ４、各リソースＵＩＯ。

Ｕｌｌ、Ｕ３Ｏ，Ｕ２１に送出される。これにより、命
令実行の起動が指令されたことになる。

なお、ここでは、ＤＩＲ，ｒ３０２中の命令はすぐに起
動可能であるので命令キューレジスタｑ３０１に入れる
必要はない、今の場合、アンドゲート、ｇ３０４の出力
が°１°であることから、反転ゲートｇ３０８の出力は
°０”となり、この出力が入力されているアンドゲート
ｇ３０３の出力線／　３２７が°０″となっている。こ
うして、この信号線１３２７により制御される命令キュ
ーｑ３０１へのＤＩＲ，ｒ３０２ｃ）内容の入カカオさ
えられる。また、同様に、レジスタｑ３０２゜ｑ３０３
への新たな入力も禁止される。命令キュー中に命令が存
在することを示すフリップフロップｆ３０４〜ｆ３０６
へのセット、次に七ッ卜すべきキュー中の場所を示すイ
ンポインタ、ＩＰ。

ｒ３１０等の更新を抑止する・ また、命令の起動にともない、使用するリソース状態を
管理するＲ８８Ｗ、ｒ３０４、ベクトルレジスタの状態
を管理するＲ、Ｇ８Ｗ、ｒ３０６−ｉｉ変更する必要が
ある。このうち、Ｒ８８Ｗ。

ｒ３０４の変更については、第５図の説明において述べ
友、ＲＧＳＷ、ｒ３０６の状態の変更については、次の
ようにする。すなわち、セレクタ、５３０４により選択
されたＤＧＲ，、ｒ３０５の出力が、デコーダｂ３０４
に送られて、そこでベクトルレジスタの番号、読出し、
書込み等が等線され、対応するＲＧ８Ｗ、ｒ　３０６中
のビットが０１ｍにセットされる。すなわち％　ＤＧＲ
，ｒ３０５のフィールドｎ１（ｔ＝ｔ〜３）ごとに、Ｖ
：＝ｔであることを条件に％Ｗｉが１か否かに応じてＲ
Ｇ８Ｗ、ｒ３０５のＷｊ（ｊ＝ＧＮｉ）又はＲＪを１に
する。また、Ｒ，Ｇ８Ｗは後述するように、ベクトルレ
ジスタの書込み又は読出しが終了したことを示す信号が
ベクトルレジスタユニットＵ４から線／１５．／１６−
ｉ介して入力されたとき、この信号で指定されるフィー
ルドＲｊ又はｗｊをリセットする。

（ａ−２）　　命令キューレジスタ４３０１内に命令が
なく、ＤＩＲ，ｒ３０２内の命令に対して起動がかけら
れず、これを命令キューレジスタｑ３０１に入れる場合
。

これは、ＤＩＲ，ｒ３０２中にある命令が必要とするリ
ソース（演算器または、メモリ・リクエスタ）を九はベ
クトルレジスタが使用可能でないときに生じる。

ＤＩＲ，ｒ３０２内の命令が使用するリソースおよびベ
クトルレジスタの使用状況のチェックはついては、第５
〜７図に従って、（ａ−１）の説明にて述べた通りであ
る。今の場合リソースおよびベクトルレジスタの使用状
況のチェックの結果、ＤＩＲ，ｒ３０２中にある命令が
要求するリソースが使用中のため、リソース使用チェッ
ク回路ｂ３０５の出力１３１０が＠Ｏｍになる。また、
ＤＩＲ，ｒ３０２内の命令が要求するベクトルレジスタ
が使用不可の場合には、レジスタ使用チェック回路ｂ３
０７の出力１３１３が＠０°になる。

いずれの場合もアントゲ−）ｇ３０４の出力は０°、従
って、反転グー）ｇ３０８の出力は°１°となる。また
、命令キュー中に命令がないので、（１−８）の説明で
も述べ九ように、セレクタ５３０３の出力線１３２６は
＠０”であるから、アンドゲートｇ３０５の出力は°０
°である。

このため、フリップフロップｆ３０３は何もセットされ
ず、命令起動信号８Ｔ＃ｉ４１／１０に出力゛されない
０反転グー）ｇ３０８の出力が°１°であり、かつフリ
ップフロップｆ３０２の出力も°１゜であるのでアント
ゲ−）ｇ３０３の出力４）ｉｉ！／３２７が１１１とな
る。これによって、命令を命令キューに入れる動作が、
次のように行なわれる。

命令キューレジスタｑ３０１の詳細を第４図に示す、第
４図において、キューへのセット信号Ｓが＠ｌ　３２７
にセットすべきレジスタの番号として、インポインタ（
ＩＰ）レジスタｒ３１０の出力ＩＰが線１３２８を介し
て送られてくると、それぞれデコーダｂ３３０のデコー
ド有効端子（Ｅ）およびデータ端子に入力され、デコー
ドされる。

その結果、線１３２７が°１°のときに線１３２８の内
容がデコードされ、その結果、指定されたレジスタｒ３
５０〜ｒ３５２のいずれかに、入力線（第３図における
線／３０３．／３０５、または／３Ｇ？）の内容がセッ
トされる０以上が命令キューレジスタｑ３０１へのセッ
トである。なお、後に述べるキューレジスタの続出し動
作についてもここで述べておく、読出しとは、アウト・
ポインタ（ＯＰ）・レジスタｒ３１１　（第３図）の出
力ＯＰにより指定される番号のレジスタｒ３５０〜ｒ３
５１の内容を出力することで、これは、各レジスタｒ３
５０〜ｒ３５２の出力が接続されているセレクタ５３５
０の選択制御をＯＰレジスタｒ３１１の出力線１３２９
により行なうことで実現できる。

なお、キューレジスタｑ３０２はレジスタｒ３５０〜ｒ
３５２のビット数の違いを除いて、キューレジスタｑ３
０１と同一構造である。キューレジスタｑ３０２は、レ
ジスタｒ３５０〜ｒ３５２のビット数の違いの他に、レ
ジスタｒ３５０〜ｒ３５２からセレクタ５３５０を介さ
ずに直接出力する信号線が別に設けられている点でキュ
ーレジスタｑ３０１と異なるのみである。

再び第３図に戻って説明する。こうして命令コード、そ
の命令が使用するリソースの種類等、およびし、ジスタ
の番号等をそれぞれ命令キューレジスタｑ３０１〜ｑ３
０３に登録すると、命令キューレジスタに命令が存在す
ることを示すフリツプフクツプｆ３０４〜ｆ３０６のう
ち、今回登録し九レジスタに対応する７リツプフロツプ
をセットする。この動作は、線１３２７が＠１“となり
、これがデコーダｂ３１２のデコード有効端子に入力さ
れ、データ端子に入力された（出力線１３２８）上のＩ
Ｐで指定される番号のフリップフロップｆ３０４〜ｆ３
０６のいずれかがデコーダｂ３１２によりセットされる
ことにより実現される０以上が終了すると、ＩＰレジス
タｒ３１０が更新されるｅＩＰｔ’ジスタｒ　３１０ノ
出力線１３２８は３進カウンタｂ３１４に入力されて、
次のＩＰの値が作成され、線１３２７が１１°となると
、ＩＰレジスタｒ３１０に、次のポインタの値がセット
される。３進カウンタｂ３１４は、入力が０，１゜２に
従って、１．２．Ｏを出力するものである。

なお、命令キュー（ここでは３つまでの命令がキューイ
ングできる）のすべてに命令が入ってしまうと、それ以
上命令を入れることはできないので、命令読出しエニン
）Ｕ２（第１図参照）からの命令送出を抑止する必要が
ある。これは、命令キュー中に命令が存在することを指
定するフリップフロップｆ３０４〜３０６の出力をアン
トゲ−）ｇ３０９に入力し、この出力線１７ｔ−命令読
出しユニットＵ２に送出することによ抄実現される。

以上のごとくにして、起動待ちの命令が、それらの解読
順序にしたがって、命令キューレジスタｑ３０１にスト
アされる。

（ｂ−１）　　命令キューレジスタにある命令を起動す
る場合。

これは、命令キューレジスタｑ３０１内に命令があり、
これが必要とするリソースおよびベクトルレジスタが使
用可能のときに生じる。

これは、ＤＩＲ中の命令の有無あるいはその命令の起動
可否に関係しない、この場合、ＤＩＲ。

ｒ３０２中に命令がある場合にはその命令は実行されな
いので（ａ−２）に述べ九手順に従って、ＤＩＲ中の命
令が命令キューレジスタｑ３０１に登録される。以下で
は、命令キューレジスタｑ３０１から命令をとり出して
起動する処理について述べる。

命令キューレジスタＱ３０１から命令を取出して起動す
る処理は、ＤＩＲ，ｒ３０２中の命令を起動する場合と
よく似ている。すなわち、命令キューレジスタｒ３０１
中のアウトポインタレジスタｒ３１１で指定される命令
と、ＤＩＲ，ｒ３０２中の命令を入れ替えて考えればよ
い。

命令を起動するには、必要なリソースおよびベクトルレ
ジスタが使用可能状態にあることが必要であることは（
ａ−１）でも述べた。

命令キューレジスタｑ３０１内の命令が使用するリソー
スの空きのチェックは、第３図のリソース使用チェック
回路ｂ３０６で、ベクトルレジスタの使用可否のチェッ
クは、同じく第３図のレジスタ使用チェック回路ｂ３０
８にて行なわれる。

リソース使用チェック回路ｂ３０６の詳細は、第５図に
示した通りチェック回路ｂ３０５と同じである。アウト
ポインタ、ＯＰによって選択され九命令キューレジスタ
ｑ３０１中の命令が要求するリソースの種類は、キュー
レジスタｑ３０２から、＠／３１８を介して入力される
。一方、リソースの状態がＲ８８Ｗ、ｒ３０４から入力
されている。これらが、アンドゲートｇ３２４〜ｇ３２
７によって比較されて、リソースの空きがチェックされ
、その結果、オアゲートｇ３３０．ｇ３３１．　　　’
ｇ３３３、エンコーダｂ３２２．ｂ３２３、セレクタ８
３１１等によって蝦終的にはリソースが空いていること
を示す線１３１２と、リソースの種類、番号を示す線１
３１１に結果がのせられる。

以上の動作は、ＤＬＲ，ｒ３０３とＲ８８Ｗ、ｒ３０４
とのチェックにより、線１３１０と１３０９に結果がの
せるリソース使用チェック回路ｂ３０５の動作とまつ九
く同一なので、詳細の説明は省く。

レジスタ使用チェック回路ｂ３０８の構成はチェック回
路ｂ３０７と同じであり、その動作は、第６図（ａ）に
おいて、ＤＧＲ，ｒ３０５ｏ出力ノカわりに、第３図に
おけるキューレジスタｑ３０３の出力線１３１９を接続
した場合の回路ｂ３０７の動作と同一である。チェック
の結果は、レジスタ使用チェック回路ｂ３０８の出力線
１３１４（第３図）に乗せられる。

再び第３図に戻って説明する。リソース使用チェック回
路ｂ３０６からリソースに空きがあることを示す信号線
１３１２に°１°が出力され、そのときのリソースの種
類、番号がｌ／３１１に出力され、さらに、レジスタ使
用チェック回路ｂ３０８からベクトルレジスタが使用可
能であることを示す信号線１３１４に°１°が出力され
、かつ、フリップフロップｆ３０４〜１３０６の出力を
それぞれアウトポインタｏＰが０〜２のトキに選択する
セレクタ８３０３の出力線１３２６が°１°（アウトポ
インタで指定される命令キューに起動可能な命令がある
ことを意味する）Ｋなると、アンドゲートｇ　３０５ｃ
？出カ４！１１３２１ＪＫ６１１になる。この出力線１
３２１が６１°になると、セレクタ８３０１，８３０２
．８３０４Ｈそれぞれ命令キューｑ３０１の出力線／３
０４、リソース使用チェック回路ｂ３０６からの出力線
１３１１およびキューＱ３０３からの出力線１３１９の
内容を選択してそれぞれＥＩＲ，ｒ３０８、Ｅ８Ｒ，ｒ
３０９．ＥＧＲ，ｒ３１２に命令コード、リソースの種
類と番号およびレジスタ番号および使用形態をセットす
る。したがって、命令キューリ３０１内の命令の起動可
能な場合には、ＤＩＲ，ｒ３０２内の命令が起動可能か
否かに無関係に、萌者の命令が起動されることが分かる
。また、線１３２１はオアゲートｇ３０６を介してフリ
ップフロップｆ３０３をセットし、ベクトルレジスタユ
ニット、各リソースに命令の起動信号ＳＴｔ線１１０を
介して送出する。オアグー）ｇ３０６ｃ）出力線１３３
０は、ＥＩＲ，ｒ３０８゜ＥＡＲ，ｒ３０９．ＥＧＲ，
ｒ３１２のセットの制御にも使用される。命令起動につ
いては、（ａ−１）の説明とまったく同様である。さら
に、線１３２１上の１１１の信号は、反転ゲートｇ３１
０により、アンドグー）ｇ３０４を閉じる。その結果、
反転グー）ｇ３０８の出力が°１１とな抄、ＤＩＲ，ｒ
３０２に命令が入っている場合（フリップフロップｆ３
０２が１°の場合）には、線１３２７を１°としてその
命令を命令キューに登録するように制御する。この処理
は（ａ−２）Ｋ述べたとおりである。ま九、線１３２１
は、デコーダｂ３１３のデコード有効端子にも接続され
、デコーダｂ３１３はアウトポインタ、ｏＰで指定され
るフリップフロップｆ３０４〜ｆ３０６のいずれかをリ
セットする。これは、ＯＰで指定される命令キュー中の
命令が取出され、起動される九めである。最後に、ｌ／
３２１はＯＰレジスタｒ３１１のセットに使用され、ア
ウトポインタが更新される。この更新の制御は、インポ
インタの場合と同様、３進で行なわれる。３進の値の生
成は回路ｂ３１４と同じ構成の回路ｂ３１５にて行なわ
れる。

（ｂ−２）　　命令キュー中に命令があるにもかかわら
ず、ＤＩＲの命令が先に起動される場合。

これは、次Ｏような場合に生じうる。

（１）命令キュー中の命令が要求するリソースまたはベ
クトルレジスタが使用不可能で、この命令を起動するこ
とができない、かつ、 （２）　　ＤＩＲ，１３０２中にある命令が要求するリ
ソースレジスタが空いており、かつ、命令キュー１ｑ３
０１中に蓄えられている命令と、ＤＩＲｒ３０２中にあ
る命令間でベクトルレジスタの競合がない。

命令キューｑ３０１中にある命令を追越して、ＤＩＲ，
ｒ３０２中の命令を先に起動するには、レジスタの競合
がないこと、すなわち、命令キューｑ３０１中にある命
令にて変更するベクトルレジスタｔ、ＤＩＲ，ｒ３０２
中の命令が使用しないこと、また命令キューｑ３０１中
にある命令にて読出すベクトルレジスタについては、Ｄ
ＩＲ。

ｒ３０２中の命令が変更しないことが必要である。

命令キュー中の命令で読出すのみのベクトルレジスタｔ
、ＤＩＲ中の命令で読出すことについては、命令の追越
しをしてもレジスタの読出す順序が逆転するだけなので
、問題はない０以上述べたレジスタ競合チェックを朽な
う回路が、第３図の回路ｂ３Ｇ９〜ｂ３１１である。こ
の詳細を第７図に基づき説明する。

第７図の回路の詳細は、回路ｂ３Ｇ９１〜ｂ３０９３の
詳細を除き、すでに説明した・ｇｔレジスタ競合チェッ
ク回路ｂ３０９１はＤＧＲ，ｒ３０５のＲ１フィールド
ｒ３０５１とＱＧＲＯ，ｇ３０３０ｏＲ１−Ｒ３フィー
ルｌ’！：を比較し、次の条件のいずれが満たさいない
場合に、レジスタ競合なしを示す信号゛１°をアンドゲ
ートｇ３５３に出力する。

（１）　　ＤＧＲＯＶ１＝１．Ｗｌ−０（２）とき、Ｑ
ＧＲＯの一つのフィールドＲｊにおいてｖ　ｊ−ｗｊ−
１，ＧＮｊ　＝ＤＧＲＯＧＮ１（２）　　ＤＧＲＯＶ１
＝１．Ｗ１＝１＋７）とき、ＱＧＲＯの一つのフィール
ドＦＬｊにおいてｖｊ−１，ＧＮｊ−ＤＧＲＯＧＮｔ 同様に、ＤＧＲのＲ２７（−ｈドｒ３０５２゜Ｒ３フィ
ールドｒ３０５３についてそれぞれ第２゜＃Ｉ３レジス
タ競合チェック回路ｂ３０９２．ｂ３０９３が同様のチ
ェックをする。

一方、命令キュー中に実行可能な命令が入っていること
を示すフリップ７０ツブｆ３０４（第３図参照）の出方
が９１３２３を介してアントゲ−）Ｒ３５３に人力され
、アンドゲートｇ３５３の入力−がすべてがｌ″のとき
、その出力がオアゲ−）Ｒ３５６を経て、線１３１５に
乗せられる。

こうして、ＤＧＲ，ｒ３０５で指定されるベクトルレジ
スタが、ＱＧＲＯ，Ｑ３０３０中にて指定されるいずれ
のベクトルレジスタとも競合しないか否かがチェックさ
れる。これと同様に、ＤＧＲ。

ｒ３０５で指定されるベクトルレジスタと、ＱＧＲｌ、
Ｑ３０３１で指定されるベクトルレジスタの競合関係が
チェック回路ｂ３１０で、ＤＧＲ。

ｒ３０５で指定されるベクトルレジスタと、ＱＧＲ２，
Ｒ３０３２で指定されるベクトルレジスタの競合関係が
チェック回路ｂ３１１でチェックされ、その結果がそれ
ぞれアントゲ−）Ｒ３５４゜Ｒ３５５を経て、オアゲー
トｇ３，６０．ｇ３６ｉの出力線、／３１６．／３１７
にのせられる。

ＤＩＲ，ｒ３０２中にある命令が要求するリソースおよ
びレジスタの使用状況のチェックについては、（ａ−１
）の処理の説明にて詳細を述べたとおりである。

チェックの結果、第３図において、リソース使用チェッ
ク回路ｂ３０５の出力として、線１３１０にリソースが
空いていることを示す°１”の信号が、線１３０９にリ
ソースの種類、番号がレジスタ使用チェック回路ｂ３０
７の出力として、線１３１３にベクトルレジスタが使用
可能であることを示す°１”の信号が出力される。一方
、命令キュー中のアウトポインタＯＰで指定される命令
が使用するリソースまたはベクトルレジスタのいずれか
一方または双方とも使用可能でないので、リソース使用
チェック回路ｂ３０６の出力線１３１２ま九は、レジス
タ使用チェック回路ｂ３０Ｂの出力線１３１４の少くと
もいずれか一方は°０°になっている。また、命令キュ
ーに命令が存在することから、セレクタ５３０３の出力
線１３２６は＠１°に、ＤＩＲ，ｒ３０２に命令が存在
することから、線１３０２も＠１１になっている。

このような状況のもとで、アンドゲートｇ３０５の出力
線１３２１は°１″とはならない、今の場合、ＤＩＲ中
の命令と、命令キュー中の命令が要求するレジスタ間で
競合がないと仮定しているので、ｆｉｔ／３１５〜／３
１７が°ｌ°とな抄、アンドゲートｇ３０１の出力がＩ
Ｉ　Ｉ　ＩＩとなる。アントゲ−）Ｒ３０１の出力と、
線１３１３が入力されるアントゲ−）Ｒ３０２の出力が
＠１“となり、この出力°１°と線１３１０と、ＤＩＲ
に有効なす命令が入っていやことを示す線１３０２と、
１ｉｔ３２１ｔ−反転グー）Ｒ３１０で反転した出力の
４つの信号とが入力されているアンドグー）　Ｒ３０４
の出力が°１°となる。以後、命令を起動するまでの処
理は（ａ−１）におけるＤＩＲ中の命令起動処理とまっ
たく同様である。なお、アントゲ−）Ｒ３０４の出力が
１“のため、その出力、を反転ゲートｇ３０８で反転し
た結果が入力されてｈるアンドゲートｇ３０３の出力線
＄　３２７、および先に述べた線／３２１はいずれも＠
０°のため、ＩＰおよびＯＰはいずれも更新されること
はなく、また、命令キュー中に命令が存在することを示
すフリップフロップｆ３０４〜ｆ３０６の状態も変らな
い。

■　命令制御ユニットの変形例 以上、命令制御ユニツ）Ｕ３（第１図参照）の詳細を述
べた。本実施例においては、命令実行の追越しは、ＤＩ
Ｒ，ｒ３０２と命令キューとの間でのみ行なわれ、命令
が一旦、命令キューに入ってしまうと、命令キューに入
った順にアウトポインタでとり出されていくので、キュ
ーの間での命令実行の追越しはおこなわれない。しかし
、この命令キュー内の命令の間の追越し実行も、ＤＩＲ
内の命令と命令キュー内の命令の間の追越し実行と同様
圧制御すれば、容易に実現することができる。この場合
には、命令キュー上の命令について、実行順序を記憶し
ておく必要がある。ｔた、キューへの命令の登録も、イ
ンポインタ（ＩＰ）にょする験序通りの登録ではなく、
空いたキューへの登録となる。

第８図は、これを実現するための回路の内、第３図の回
路と相異する部分を主に示したものである０図において
、フリップフロップｆ３０４．ｆ３０５、ｆ３０６は、
命令キューに有効な命令が入っていることを示す（入っ
ているときに°１゜とするフリップフロップで、第３図
のフリップフロップｆ３０４〜ｆ３０６と同一のもので
ある。

このフリップフロップの出力を反転ゲートｇ３８０〜ｇ
３８２で反転後、プライオリティ・エンコーダｂ３９５
に入力すると、出力には、空きの命令キューのうち、も
つとも番号の小さなものが出力される０本変形例では、
第３図のＩＰレジスタｒ３１０．３進カウンタｂ３１４
にかえ、反転ゲ−）ｇ３８０〜ｇ３８１、プライオリテ
ィエンコーダｂ３９５’ｉ用い、プライオリティエンコ
ーダの出力をインポインタＩＰとして、第３図のＩＰの
かわりに使用する。

また、命令キューレジスタＱ３０１中の命令の起動順序
を記憶しておく必要があり、このため、本変形例では、
フリップフロップｆ３８０〜ｆ３８２と実行順序変更回
路ｂ３９３が第３図の回路に追加される。命令キューレ
ジスタｑａｏｉにＩＰ＝０〜２でもってそれぞれセット
された命令ｔ−ＱＯ，Ｑ１．Ｑ２と名づけると、これら
の命令を、 ＱＯ→　Ｑｌ　　−’　　Ｑ２ ＱＯ→　Ｑ２　→　ＱＩ Ｑｌ　　−＋　Ｑ２　　→ＱＯ Ｑｌ　→　ＱＯ→　Ｑ２ Ｑ２　→　ＱＯ→　ＱＩ Ｑ２　→Ｑ１　→　ＱＯ の順に起動する場合があ抄得る。この６つの状態をフリ
ップフロップｆ３８０〜ｆ３８１で記憶する。フリップ
フロップｆ３８０．ｆ３８１゜ｆ３８２の記憶清報とこ
のときの命令実行順序の関係は次の表のとおりである。

ｆ３８０　　ｆ３８１　　ｆ３８２　　　　命令実行順
序０　　　０　　　０　　　　　ＱＯ−＋Ｑ１→Ｑ２０
　　　０　　　１　　　　　ＱＯ→Ｑ２→Ｑ１０　　　
１　　　０　　　　　Ｑｌ→Ｑ２→Ｑ００　　　１　　
　１　　　　　Ｑｌ→ＱＯ→Ｑ２１　　　０　　　０　
　　　　Ｑ２→ＱＯ→Ｑ１１　　　０　　　１　　　　
　Ｑ２→Ｑ１→ＱＯ命令の実行順序の変更は、フリップ
フロップｆ３０４−ｆ３０６が＠ｌ　”から＠０１（使
用中から非使用中）になったときに行なわれる。この変
更を制御するのが変更制御回路ｂ３９３である。

回路ｂ３９３には、フリップフロップｆ３０４〜ｆ３０
６の出力１３２３〜１３２５と現在の起動状ａを表わす
フリップフロップｆ３８０〜ｆ３８２の出力１３９６〜
１３９８が入力され、次の起動状態が線１３７６〜１３
７８に出力されて、再びフリップフロップｆ３８０〜ｆ
３８２にセットされる０回路ｂ３９３の内部では、命令
キューリ３０１内の一つの命令が起動され線１３２３．
〜１３２５が°ｌ°から°０“に変化した時点をとらえ
、次のように線１３９６〜１３９８の内容から、出力を
作成し、線１３７６〜１３７８にのせる。

すなわち、命令キューリ３０１内の残妙の二つの命令を
先ず起動し、かつ、このとき、この二つの命令の起動順
序はそれまでに７リツプフロツプｆ３８０〜ｆ３８１が
指定していた順序とし、これらの二つの命令の起動後に
、今回起動された命令のかわりに新たに命令キューにス
トアされた命令を起動するように、フリップフロップｆ
３８０〜ｆ３８１をセットする。

（１）　　４１ｆｌｌ／３２３カ’　ｌ　”−＋°ｏ°
となったとき、（２）　　緩／　３２４７ｊｔ　“１　
°−＊　６　°とナツタとき、（３）　　＃／３２５カ
°１　”−＋“６　°となったとき、なお、線１３２３
〜１３２５が同時Ｋ”ｌ°→°Ｏ°になることはない、
なぜならば−命令ずつ起動するからである。

命令キューレジスタｑ３０１中のいずれの命令をも起動
可能とするためには、キュー中のすべての命令について
、リソースおよびベクトルレジスタの使用状況のチェッ
クを行ない、かつ、命令キュー上のすべての命令間のベ
クトルレジスタの競合チェックを行なう必要がある。第
８図においてＱ８ＲＯ／１／２．Ｑ３０２０−ｑ３０２
２は命令キューレジスタｑ３０１中の命令が要求するリ
ソースの種類を保持するもので、第３図のキューレジス
タｑ３０２中にあるものである。ただし、本変形例にお
いては、各レジスタＱ３０２０〜ｑ３０３０から、ＯＦ
とは無関係に直接リソース使用要求を送出する信号線が
設けられている・この各命令のリソース要求と、リソー
スの状態を管理するＲ８５Ｗ、ｒ３０４の内容が、第３
図のリソース使用チェック回路ｂ３０６にかえて本変形
例で設けられたリソース使用チェック回路ｂ　３８０〜
ｂ３８２でチェックされ、それぞれからリソースが空い
ているかどうかｔ示す信号が４１ｉ／　３８０〜／３ｇ
２に％開用可能なリソースの種類と番号が４１／　３８
３〜１３８５に出力される。リソース使用チェック回路
ｂ３８０−ｂ３８２は、第５図で説明し九回路ｂ３０５
とまったく同一構成を有する。第８図において、ＱＧＲ
ｏ、Ｑ３ｏａｏ　〜ＱＧＲ２，ｑ３０３２は、命令中ニ
ー中の各命令が要求するレジスタの番号等を記憶してい
るもので、第３図のキューレジスタＱ３０３中にあるも
のである。この各命令のレジスタ要求と１、ベクトルレ
ジスタの状態を管理するＲＧ８Ｗ、ｒ３０６の内容が、
本変形例において新たに設けられたレジスタ使用チェッ
ク回路ｂ３８３〜ｂ３８５でチェックされ、要求するす
べてのベクトルレジスタが使用可能かどうかを示す信号
が１３８６〜１３８８に出力される。これらのレジスタ
使用チェック回路は、第６図で説明した回路ｂ３０７と
まったく同一で轡る。また、各命令の要求するベクトル
レジスタ間の競合をチェックするために、本変形例で新
たに設けられたレジスタ競合チェック回路ｂ３８６〜ｂ
３９１が使用される。命令キュー中の各命令の実行順序
はどのようなものでも許されるようにしたい、命令キュ
ー中に３命令分保持できる場合には、ある命令が他の２
命令に優先して起動させるために２つのチェック回路が
必要で、それか３命令分必要であるから、計６１１ｉｆ
ｆｉのレジスタ競合チェック回路ｂ３８６〜ｂ３９１が
必要となる０回路ｂ３８６は、ＱＧＲＯのＲ１〜Ｒ３フ
ィールドとＱＧ几１のＲ１〜Ｒ３フィールドとが入力さ
れ、前者が後者の各々に対してレジスタ競合チェックを
行い、いずれのフィールドにもレジスタ競合が検出され
ないとき、線／３９０に１′を出力する。第７図のレジ
スタ競合チェック回路ｂ３０９と同一構成を有する０回
路ｂ３８６には、フリップフロップｆ３０５の出力線１
３２４も入力されておりｂｔｇｌ路ｔ１３０９（第７図
）と同様に、この信号線１３２４が°０“のときには、
無条件に［／　３９　Ｇに０１°を出力する。同様に回
路ｂ３８７は、ＱＧＲＩの各フィールドがＱＧＲＯの各
フィールドに対してレジスタ競合を有しないかをチェッ
クする回路である。同様に回路ｂ６８８〜ｂ３９１はそ
れぞれＱＧＲ２に対してＱＧＲＩの、ＱＧＲＩに対して
ＱＧＲ２の、ＱＧＲＯに対してＱＧＲ，２の、ＱＧＲ２
に対してＱＧＲＯの、レジスタ競合をチェックするもの
である。これらのレジスタ競合チェック回路ｂ３８６−
ｂ　３９１（ｉり出力＃／　３９　Ｇ−７３９Ｓｄ＆’
を令１４択回路ｂ３９４に入力される。命令選択回路ｂ
３９４には、先に述べた、リソース使用チェック回路ｂ
３８０〜ｂ３８２の出力線１３８０〜１３８２、レジス
タ使用チェック回路ｂ３８３〜ｂ３８５の出力［／　３
８６〜ｌ３８８、命令の起動順序を指定するフリップフ
ロップｆ３８０〜ｆ３８２の出力および命令キュー中に
実行可能な命令が入っていることを示すフリップフロッ
プｆ３０４〜ｆ３０６の出力線１３２３〜１３２５も入
力され、ベクトルレジスタ、リソースに空きがあり、か
つベクトルレジスタの使用上、競合が生じない命令キュ
ー中の命令が命令選択回路、ｂ３９４にて選択されて、
選択された命令のキュー中の番号がアウトポインタＯＦ
として１３２９に、キュー中の命令が選択されたことを
示す信号が巌１３２１に出力される。

命令選択回路ｂ３９４の詳細を第９図に示す。

アントゲ−）ｇ３８３には、フリップフロップｆ３０４
の出力線／３２３、リソース使用チェック回路ｂ３８０
の出力縁／　３８０、レジスタ使用チェック回路ｂ３８
３の出力＠／　３８６、レジスタ競合チェック回路ｂ３
８６．ｂ３９１の出力縁／３９０．３９５が入力され、
これらの入力がすべてが＠１１のときに、アントゲ−）
ｇ３８３の出力線１３７０が＠１“になる。これは、命
令キュー中の第０番の命令ＱＯが実行してよいことを示
す、同様に、アントゲ−）ｇ３８４．ｇ３８５にも命令
キューの第１．第２番に関する信号線が入力され、４１
７３７１．＄３７２に出力される。

４ｉ／３７０−／３７２は、同時に＠１ｍになることも
あ抄うる。後１３７０−１３７２はオアグー）ｇ３８７
に入力され、いずれか１つでも命令実行が可能のときに
は、゛オアグートｇ３８７の出力＠／３２１’ｉ”１°
とする。線１３７０〜／　３７２に出力された命令実行
可能を示す信号から、いずれを選択するかは命令実行順
序判定回路ｂ３９５にて行なわれる０回路ｂ３９５には
、線１３７０〜１３７２のほかに、命令実行順序を示す
フリップフロップｆ３８０〜ｆ３８１の出力線１３９６
〜１３９８が入力され、次のようにして実行すべき命令
キュー上の番号が９１３２９に出力される。

線１３２９は実際には２本の線１３２９０　（上位）、
／３２９１　（下位）からなり、２本で２進数００゜０
１．１Ｇをあられして、命令キュー内の命令の番号を示
すこととする。

（１）線／３９６〜／３９８５Ｅ’０”０”０’のとき ＄３９０　　／３７１　　／３７２　１３２９０　　／
３２９１００１　　　　１　　　　０ ０１０　　　　０　　　　１ ０１１　　　　０　　　　１ １　　　　＊　　　　＊　　　　　０　　　　０（木は
ドントケアを示す） （２）Ａ［３９６〜／３９８が＠０”Ｏ”１”のとき ／３７０　　／３７１　　／３７２　　／３２９０　　
／３２９１００１　　　　１　　　　０ ０１０　　　　０　　　　１ ０１１　　　　１　　　　０ １　　　　＊　　　　＊　　　　　０　　　　０（３）
４ｉＲ３９６−／３９１！＠０”１″＠ｏ。

：のとき ／３７０　　／３７１　１３７２　　／３２９０　　／
３２９１００１　　　　１　　　　０ ００００ １０１　　　　１　　　０ 本　　　　　　１＊　　　　　　　　　０　　　　　　
　１＋４）＋［３９６〜／３９８が”０”１”１’Ｏと
！１３’ｌｏ　　／３７１　　／３７２　　　／３２９
０　　／３２９１０１１０ ００００ ０１００ 亭　　　１　　　岑　　　　０１ １５）＠／３９６−／３９１Ｅ”ｌ”０”Ｏ”＋２）と
き１３７０　１３’１１　１３７２　　　／３２９０　
　／３２９１０１０　　　　　０　　　　　１ ００００ １０００ ＊　　　ヰ　　　１　　　　１　　　０（６）　　縁／
　３９６〜／　３９８　カ”　１°”Ｏ”１”＋２）と
き１３７０　　／３７１　　／３７２　　　／３２９０
　　／３２９１０１０　　　　　０　　　　　１ ００００ １００１ 岑　　　　＊　　　　ｌ　　　　　１　　　　０命令選
択回路ｂ３９４の出方である線／３２９゜線＄３２１Ｙ
ｒ％第３図においてそれぞれアクトポイｙり（ＯＰ）ｌ
ｚレジスタ３１１の出力、＠１３２９およびアントゲ−
）ｇ３０５の出力線１３２１のかわりに使用すればよい
、したがって、第３図のアウトポインタレジスタｒ３１
１，３進カウンタｂ　３１５、セレクタ８３０３％アン
ドゲートｇ３０５は不用となる。

なお、第８図中のセレクタ８３８０は命令キュー中の命
令が要求するリソースの種類、番号をアウトポインタ（
線１３２９上にある）に従がって選択するもので、この
出力線ｊ３１１が、第３図のリソース使用チェック回路
ｂ３０６の出力線のかわりに使用される。

以上のべ友ように、本発明による命令制御ユニットで畝
続出された命令を次々と解読し、起動できる命令は次々
と起動し、起動できない命令は命令キューに入れていく
、かつ、リソースが空きベクトルレジスタが使用可能と
なると、ベクトルレジスタの使用順序に矛盾がなければ
、解読した順序に関係なく命令を起動していくことによ
り、リソース、ベクトルレジスタが空いている時間を頬
部させ、より短時間に命令を処理させることができる。

かつ、解読した命令順序と、起動する命令順序が無関係
であっても、レジスタの使用順序（解読した命令順序に
レジスタ１２用する）を誤ることがない。

■　ベクトルレジスタユニット （１）概要 第１Ｏ図は、ベクトルレジスタユニットＵ４はベクトル
レジスタ制御ユニット０４Ｇと、ベクトルレジスタデー
タユニットＵ４１に分けられる。

ベクトルレジスタ制御ユニット０４０では命令制御ユニ
ツ）Ｕ３よシの指令にもとづいて、ベクトルレジスタデ
ータユニットＵ４１中にあるベクトルレジスタＶＲから
必要なデータを続出し、演算器Ｕ２Ｇ、Ｕ２１．　メ％
す・リクエスタＵｌｏ。

Ｕｌｌ（第５図）に送出する制御、および演算器Ｕ２０
．Ｕ２１．メモリ・リクエスタＵｌ　Ｏ。

Ｕｌｌから送出されてくるデータをベクトルレジスタＶ
Ｒに書込む制御を行なう。また、ベクトル７レジスタの
使用の終了を命令制御ユニツ）Ｕ３に知らせる。

ベクトルレジスタＶＲの各々は多数のベクトル要素を保
持するものであるが、ここでは従来技術と同様、メモリ
素子で構成されることとする。このため、書込みまたは
読出しアドレスを指示するためのアドレスカウンタ（詳
細後述）がベクトルレジスタＶＲごとに存在する。これ
らのアドレスカウンタは、ベクトルレジスタ制御ユニッ
トＵ４０よ多制御される。

ベクトルレジスタＶＲからのベクトル要素の読み出しは
、ベクトルレジスタ制御ユニットＵ４０の制御下で、次
のように行われるのに注意すべきである。本実施例では
、ある命令の実行によシ、あるベクトルレジスタにベク
トルデータの要素を書込み中のときに、そのベクトルレ
ジスタを読出したい後続の命令があれば、このベクトル
レジスタへ任意数の要素が書込まれた時点で、書込み動
作と並行して続出し動作が開始されるように、ベクトル
レジスタのチェイニングを行う。しかも、このチェイニ
ングでは、先行する命令による書込み動作が間欠的に行
なわれる場合には１、それに応じて後続の命令による読
出しも間欠的に行なわれる。さらに、ある命令が続出し
用に二つのベクトルレジスタを用いる場合にあっては、
これらのベクトルレジスタの少くとも一方に一部のベク
トル要素しか書込まれていない場合であっても、これら
のベクトルレジスタに書込まれたベクトル要素の内、同
一番号の要素を対にして読出す動作を開始する。しかも
、これらのベクトルレジスタへの残シの要素が間欠的に
書込まれる場合には、同一番号の一対の要素が同時に読
出し可能になるごとに、この一対の要素を続出す。

演算器に供給されるベクトルデータは、通常、主記憶か
ら続出され、一旦ベクトルレジスタに入れられ、そこか
ら演算器に供給される。データの絖出しはマシンクロッ
クに同期して行なわれるが、主記憶から続出されるベク
トル要素は、主記憶上の読出しの競合（たとえば２つの
メモリ・リクエスタの同等動作時に生ずる）からマシン
サイクルごとにベクトルレジスタに連続して書込まれる
とは限らない。このとき、演算器に供給すべきベクトル
要素データは、間欠的にベクトルレジスタに到着し、書
込まれていく。このような条件のもとでも、書込みと並
行して読出し動作（チェイニング）を行ない、また、命
令が二つのベクトルレジスタを必要とするときには演算
器に対し、２つのベクトルレジスタの同一ベクトル要素
番号のベクトルデータを同時に供給するようにすること
により、命令の実行開始を早めることができる。

（Ｉ）　　ベクトルレジスタ制御ユニットの概要ベクト
ルレジスタ制御ユニットＵ４０は第１１図に示すように
、命令起動制御回路ｂ４００，８個のベクトルレジスタ
の各々に対応したベクトルレジスタ制御回路ｂ４１０〜
ｂ４１７．２個の演・算器と２個のメモリ・リクエスタ
の各々に対応したオペランド制御回路ｂ４２０〜ｂ４２
３、オペランド制御回路ｂ４２０〜ｂ４２３からの出力
をそれぞれ保持するスリップフロッグｆ４００〜ｆ　４
０７、および、リソース−レジスタ変換回路（以下Ｓ−
Ｇ変換回路とよぶ）ｂ４０１．ｂ４０４゜ｂ４０５．　
　レジスターリンース変換回路（以下Ｇ−８変換回路と
よぶ）ｂ４０２．ｂ４０３から成る。Ｇ−８変換回路ｂ
４０２．ｂ４０３は、命令制御ユニツ）Ｕ３によシ指定
される読出し用の一つ又祉二つのベクトルレジスタ番号
に対する、ベクトルレジスタ制御回路ｂ４１０〜ｂ４１
７からの信号を、命令制御ユニットＵ３により指定され
るリソース番号に対する、オペランド制御回路ｂ４２０
−ｂ４２７へ送出するものであり、５−ＧＫ換回路ｂ４
０１（又はｂ４０２とｂ４０３）は命令制御ユニツ）Ｕ
３によシ指定された番号のリソース（又はこれに対する
オペランド制御回路ｂ４２０〜ｂ４２７）から送られて
くる信号を、命令制御ユニツ）Ｕ３によシ推定された誉
込み用のベクトルレジスタ番号に対応するベクトルレジ
スタ制御回路ｂ４６０〜ｂ４６７　（又はこの番号のベ
クトルレジスタ）へ送出するものである。

まず、命令起動制御回路ｂ４００が命令制御ユニットＵ
３より、起動信号（線ｌｌＯ上）、命令コード（線ｌｌ
ｌ上）、レジスタ番号（線１１２上）、リソース種類番
号（線ｌ１３上）、処理ベクトル長ｃ線１１４上）を受
けとり、命令コードがベクトルレジスタの使用を必要と
するもののときには、次のように動作する。

α）８−Ｇ変換回路、ｂ　４０１　、　ｂ　４０４　、
　ｂ４０５、Ｇ−８変換回路、ｂ４ｏ２．ｂ＋ｏａに変
換に必要なりンース番号とベクトルレジスタ番号、およ
び、それらのセット信号を送出する。

（２）ベクトルレジスタ制御回路ｂ　４１０−ｂ４１７
のうち、指定されたベクトルレジスタ番号のもの＝、書
込み、または読出しの起動信号を出す。

（３）オペランド制御回路ｂ４２０〜ｂ４２３のうち、
指定されたリソースの種類と番号に対する回路に、ベク
トル長データと、そのセット信号、および、オペランド
を１つしか使用しない命令においては、それを指示する
信号を出す。

−命令実行時には、次のように制御信号が伝達される。

ここでは、ベクトルレジスタ０およびｌからデータを読
出して演算器０で演算し、結果をよりトルレジスタ７に
書込む命令の実行時の動作について説明する。

ベクトルレジスタ０にであるベクトル要素の読出しが可
能になると、ベクトルレジスタ制御回路ｂ４１０からベ
クトルレジスタ読出し許可信号が線Ｚ＋ＳＯに出力され
る。同じく、ベクトルレジスタ制御回路ｂ４１１からも
＠１４８１に、ベクトルレジスタ１でのベクトルレジス
タ読出し許可信号が出力される。Ｇ−８変換回路ｂ４０
２゜ｂ４０３にて線１４８０．７４８１の信号は、演算
器０に対する出力線１４９０．　ｔ５００に伝えられ、
オペランド制御回路ｂ４２０に入力される。

オペランド制御回路ｂ４２０は、これらのベクトルレジ
スタ読出し許可信号同時に存在することを条件に１ベク
トル要素ごとのベクトルデータ送出信号を作成し、線ｔ
５２０に出力する。この信号は、フリップフロップｆ４
０１で一旦受けた後、線１４Ｂにて演算器０にデータ有
効信号として送られる。一方、線１５２０上のデータ送
出信号はＳ−Ｇ変換回路ｂ４０４．ｂ４０５にも入力さ
れ、それぞれによりベクトルレジスタ番号０．１に対応
した線１５４０，１５５Ｎに出力され、それぞれ、オア
ゲートｇ４００又はｇ４０１および線ｔ４７０とｔ４７
１に’より、ベクトルレジスタデータユニットＵ４１（
第１Ｏ図参照）中にあるベクトルレジスタＯと１に対す
る読出しアドレスカウンタ（後述）の更新に使用される
。本発明では、ベクトル要素データ送出信号（ｉｆＭ１
５２０上にある）を作成した後、はじめて、ベクトルデ
ータの絖出し用のアドレスカウンタ（後述）を、次のア
ドレスに更新する点が特長の一つである。実際にデータ
をよみ出す動作は、２つ（ここではベクトルレジスタ０
と１）のオペランドのデータ読出しが可能になったこと
を確認してから行なうわけである。

さて、データ有効信号Ｖ（線１４３上）と、ベクトル要
素データが演算器０に送られ、演算されると演算結果が
線ｔ４５（第１θ図）を介してベクトルレジスタデータ
ユニットＵ４１に、データ有効信号Ｖが線１４６を介し
てベクトルレジスタ制御ユニットＵ４Ｇに戻される。こ
のデータ有効信号Ｖは、Ｓ−Ｇ変換回路ｂ４０１にょシ
書込みベクトルレジスタφ７に対応する線ｔ４３７に伝
えられる。線ｔ４３７の信号に応答して、ベクトルレジ
スタ制御回路ｂ４１７は、ベクトルレジスタ７への書込
みアドレスカウンタ更新信号を線ｔ４２７を介してベク
トルレジスタデータユニットＵ４１に伝えるとともに、
ベクトルレジスタ制御回路ｂ４１７内にあシ、ベクトル
レジスタ読出中のどのベクトル要素まで書込みを行なっ
たかのポインタ（後述）の管理に使用する。このポイン
タは、ベクトルレジスタ７を書込みながら、次以降の命
令での続出しに使用する際に、書込んだベクトル要素ま
でを読出すように制御するために使用される。

最終ベクトル要素を演算器０に送出する際に、それが最
終であることを指定するためにオペランド制御回路ｂ４
２０から、ベクトルデータ送出信号と同期して飯終ベク
トルデータ信号ＥがＨｔ５１Ｇに出される。つまり、回
路ｂ４２０は、命令実行開始時にセットされる処理ベク
トル長を憶えておき、この数だけ、ベクトルデータ送出
信号を出すと、最終ベクトルデータ信号を出すように構
成されている。この信号は、フリップフロップｆ４０Ｇ
で一旦記憶された後演算器Ｏに線ｔ４０によシ送され、
最終演算結果と同期して、線ｔ４４により８−Ｇ変換回
路ｂ４０１に戻されてくる。線１４４はＳ−Ｇ変換回路
ｂ４０１にょシベクトルレジスタ７に対応する＠１４２
７に伝達され、ベクトルレジスタ制御回路ｂ４１７に入
力される。制御回路ｂ４１７はベクトルレジスタ７への
書込み動作を終了させるとともに、線４１６にて、命令
制御ユニットＵ３に、ベクトルレジスタ７の書込が終了
したことを伝える。一方、オペランド制御回路ｂ４２０
からの出方）＄３１５１０上の最終ベクトルデータ信号
ＥはＳ−Ｇ変換回路ｂ４０４．ｂ４０５にも入力されて
、ベクトルレジスタ０，１に対応する線１５３０および
１５３１に出力され、さらにオアゲートｇ４１０．ｇ４
１１を経て、＠１４６０．１４６１Ｋｊシ、ベクトルレ
ジスタ制御回路ｂ４１０．ｂ４１１に入力され、へ／）
ルレジスタの耽出し動作蕃終了させるトドもに、線７１
５にて、命令制御ユニットＵ３に１．９１ ベクトルレジスタ０．１の読出しが終了したことを伝え
る。

（１１）　　命令起動制御回路 第１２図に示すように、命令起動制御回路ｂ４００は命
令制御ユニットＵ３よシそれぞれ１ｔ１０〜ｔ１４を介
して入力される命令起動信号８Ｔ、命令コード使用レジ
スタ番号と使用形態、使用リソース種類と番号、処理ベ
クトル長をそれぞれフリップフロップｆ　４１０、レジ
スタＲＧＲ。

ｒ４００．Ｉ’ＬＩＧ、ｒ４０１．Ｒ８Ｒ，ｒ４０２゜
ＲＶＩＲ，ｒ４０３にいずれも命令起動信号８Ｔに応答
してセットする。

フリップフロップｆ４１０の出力は、Ｓ−Ｇ／Ｇ−８変
換回路４０２〜４０５（第１４図）他への情報のセット
信号として、線ｔ４１９により送υ出されるとともに、
内部での各種データ信号の作成に使用される。

ＲＧＲ，ｒ　４００＋７）内容から、８−Ｇ変換回路、
Ｇ−８変換回路（第１１図）に与えるレジスタ番号と、
ベクトルレジスタ制御回路、ベクトルレジスタデータユ
ニットに与える初期化／起動信号を作成する。通常のベ
クトル命令では、ＲＩフィールドで書込みベクトルレジ
スタ％　　Ｒ２／Ｒ３フィールドで絖出しベクトルレジ
スタを使用する。このため、第１１図の８−Ｇ変換回路
ｂ４０１には、Ｒ１フィールドのレジスタ番号を、Ｇ−
８変換回路ｂ４０２、Ｓ−ａ変換回路ｂ４０４にはＲ２
フィールドのレジスタ番号を、Ｇ−８変換回路ｂ４０３
、Ｓ−Ｇ変換回路ｂ４０５には、Ｒ３フィールドのレジ
スタ番号を与えればよい。しかし、第２図でのａ８Ａに
述べたように、主記憶にベクトルデータを格納する命令
においては％Ｒ１フィールドは続出し用のベクトルレジ
スタ番号を指定するのでＲ１フィールドのレジスタ番号
を、通常のＲ２フィールドのレジスタ番号を送出する信
号線に乗せ替える必要がある。このために、ＲＧＲｒ４
００のＧＮＩフィールドとＶｌフィールドは併せて線ｔ
４３９を介して、８−Ｇ変換回路ｂ４０１に送出される
とともに、セレクタ８４００に第１の組として入力され
る。一方、レジスタｒ４００のＧＮ２と■２フィールド
は第２の組としてセレクタ８４００に入力され、このい
ずれかが選択されて、線ｔ４４９にて、８−Ｇ変換回路
ｂ４０４．０−８ｉ換Ｄｏ路ｂ４ｏｚＫ送１１れる。

このセレクタ５４００の選択制御はデコーダ５４３８が
行い、ＲＩＲｒ４０１内の命令コードが主記憶にベクト
ルデータを格納する命令に対するものか否かに応じて前
者又は後者が選択されるようにセレクタ５４００が制御
される。ＲＧＲｒ　４００１Ｚ）ＧＮ３とＶ３フィール
ド岐線ｔ４５９によシ、そのまま、Ｓ−ａ変換回路ｂ４
０５、Ｇ−８変換回路ｂ４０３に送られる。

ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７およびベ
クトルレジスタデータユニットＵ４１中のベクトルレジ
スタに対し、書込みの起動を行なうために、ＲＧＲ，ｒ
４０９のＲ１〜Ｒ３フィールドはデコーダｂ４３０に送
られる。デコーダｂ４３０は、アンドゲート回付デコー
ド有効端子０を有し、アンドゲート（２）への入力線が
すべて°ｌ”のときに、デコードが有効になる。デコー
ダｂ４３０のアンドゲート囚には、Ｖｌフィールド、Ｗ
ｌフィールド、およびフリップフロップｆ４１０の出力
がそれぞれ線ｔ５８０．　ｔ５８１゜１４１９が接続さ
れており、また、デコードされる信号として、ＧＮＩフ
ィールドが＠１４３９を介して入力されている。デコー
ドが有効すなわち、ＧＮＩフィールドのデータに意味カ
アリ（Ｖｌフィールド＝＠１”）、書込みが指定されて
おシ（Ｗｌフィールド＝＠ｌ”）かつ命令起動（ｔ４１
９＝”ｌ’）時に＄１５８２を介して入力されるＧＮＩ
フィールドの内容がデコードされ、このＧＮＩフィール
ドがベクトルレジスタ０〜７のいずれかの番号を有して
いるときには、出力線８本ｔ４１０〜１４１７のうちの
１つが°１１になる。ここでは、ＧＮＩフィールドが′
０°のとき、出力線ｔ４１０が”１°、°１１のとき出
力線ｔ４１１が°ｌ”、＠２″のとき出力＄１４１２が
ａｌｍというようにデコードされるとする。今、例とし
て考えている命令ではＲＧＲ，ｒ４００内のＲ１フィー
ルドがベクトルレジスタ０への書込みを指示（Ｗ１＝１
．ＧＮ１＝０）しているので線１４１０のみが１１１と
なる。デコーダｂ４３０の出力＠１４１０〜ｔ４１７は
、ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７（第１
１図）およびベクトルレジスタデータユニットＵ４１に
送出される。デコーダｂ４３３〜ｂ４３５は、ベクトル
レジスタの読出しの起動を行なうためのものである。こ
れらのデコーダには、アンドゲート（Ａ）付デコード有
効端子へ、Ｗｌ、Ｗ２．Ｗ３フィールドではなく、それ
ぞれを反転グー）ｇ４２０〜ｇ４２２で反転した出力が
線！５８９〜５９１を介して入力され、ＲＧ：ＦＬ、１
４００のフィールドＲｉが続出し用のとき（Ｗ　ｉ　＝
　Ｏ）のみ、デコードが有効となる点が異なるのみで、
あとはまったくデコーダｂ４３０と同様である。デコー
ダｂ４３３〜ｂ４３５の出力は、オアグー）ｇ４４０〜
ｇ４４７を経て、線ｔ４００〜ｔ４０７１１ｃよシ、そ
れぞれベクトルレジ”スタ制御回路ｂ４１０−ｂ４１７
およびベクトルレジスタデータユニットＵ４１に胱出し
起動信号として送出される。以上の実施例においてデコ
ーダｂ４３３を省略し、セレクタ８４００の出力をデコ
ーダｂ４３４に入力させてもよい。このときＫは、゛セ
レクタ８４００には、さらに、ＷｌフィールドとＷ２フ
ィールドの出力もそれぞれＧＮＩ、ＧＮ２フィールドと
ともに入力され、選択されるようにしておく必要がある
。

デコーダｂ４３６は、オペランド制御回路ｂ４２０〜ｂ
４２３に対する起動信号を送出するものである。デコー
ド有効端子Ｅには、線１４１９が、データ端子ＤＩには
、Ｒ２Ｈ，ｒ４０２からリソース種類、番号が入力され
、これらがデコードされて線１４４０〜１４４３のいず
れかが°１”となる。この線ｔ４４０〜１４４３の信号
１１゜は、それぞれオペランド制御回路ｂ４２０〜ｂ４
２３に対する起動信号となる。

デコーダｂ４３７は、オペランド制御回路ｂ４２０〜ｂ
４２３にて２つのベクトル要素の同期をとる必要のない
場合を指示するためにある。２つのオペランドの同期が
不要な場合とは、たとえば一つのベクトルレジスタから
主記憶へのベクトルデータの格納や、一対のベクトルレ
ジスタ間でのベクトルデータの転送、一つのベクトルレ
ジスタ内のベクトルデータを変換して他の一つのベクト
ルレジスタに格納するベクトルデータの変換のように、
読出すべきベクトルレジスタが一つであシ、命令のＲ３
フィールドが不要の場合であシ、このときには、ＲＧＲ
，ｒ４００のｖ３フィールドが＠θ′になっている。デ
コーダｂ４３７は２人カアンドグート■付デコード有効
端子Ｅがあり、そこには、線１４１９（７）他に、ＲＧ
Ｒ，ｒ＋ｏ。

の■３フィールドの出力を反転グー）ｇ４２３で反転さ
せた出力が入力される。デコーダｂ４３７は％　Ｒ２Ｈ
，ｒ４０２から与えられるリソースの種類、番号を解読
して、線１４５０〜４５３の内の一つに１１１を出力す
る。デコーダｂ４３７の出力は、線１４５０〜ｔ４５３
を介してそれぞれオペランド制御回路ｂ４２０−ｂ４２
３に接続される。

Ｒ２Ｈ，ｒ４０２内のリソース種類番号はまた＠１４２
９を介して８−Ｇ変換−路ｂ４０１．ｂ４０４、ｂ４０
５．　Ｇ−８変換回路ｂ４０２．ｂ４０３に共通に入力
される。

ＲＶＬＲ，ｒ４０３内の処理ベクトル長は、線１４６９
により、各オペランド制御回路ｂ４２０〜ｂ４２３に共
通に入力される。

（ｌｖ）　　Ｓ−Ｇ変換回路 第１３図は、Ｓ−ａ変換回路ｂ４０１の内、各リソース
から与えられるデータ有効信号を、命令制御ユニットＵ
３によシ指定されるレジスタ番号に対するベクトルレジ
スタ制御回路に供給する回路を示している。

第１３図において、リソース種類番号が線ｔ４２９によ
りデコーダｂ４３９のデータ端子に入力され、書込み用
のベクトルレジスタ番号が線ｔ４３９を介してリソース
対応に設けたレジスタｒ４１０〜ｒ４１３に入力され、
命令起動信号８Ｔが、１Ｍｔ４１９によシデコーダｂ４
３９のデコード有効端子［Ｆ］に入力される。レジスタ
ｒ４１０〜ｒ４１３は、それぞれメモリ・リクエスタ０
，１および演算器０．１に対応して設けられている。

−１４３９上にはレジスタ番号ＧＮＩの他に、第１２図
の説明でも述べたように、レジスタ番号が有効であるか
どうかを指示する信号ｖ４含まれている。これらの信号
はレジスタｒ４１０〜ｒ４１３の内線ｔ４２９上にある
リソース対応、番号に対応するものにデコーダｂ４３９
によりリセットされる。レジスタｒ４１０〜ｒ４１３内
のレジスタ番号ＧＮＩは、それぞれデコーダｂ４４０〜
ｂ４４３のデコード入力端子に、Ｖビットはデコーダｂ
４４０〜ｂ４４３のアンドゲート■付デコード有効端子
［Ｆ］の一方の入力端子に入力される。これらの端子Ｅ
の他方の入力端子には、それぞれメモリ・リクエスタ０
．１、演算器０．１からデータ有効信号がそれぞれ線１
４６，１４６’　、ｔ２９、　ｔ２９’を介して入力さ
れる。たとえば、レジスタｒ４１０にある■フィールド
の出力°ｌ“がデコ−ダｂ４４０のアンドゲートに入力
されている条件下では線１４６から°ｌ“が入力される
とデコーダｂ４４０がデコード有効状態となシ、レジス
タｒ４１０のＧＮフィールドの出力がデコードされて、
デコーダの出力端子０〜７のいずれかが“ｌｏとなり、
各出力端子に接続して設けられたオアゲートｇ４３０〜
ｇ４３７の出力線ｔ４２０〜ｔ’ａｚｒのいずれかが°
ｌ°となる。この出力＠１４２０〜ｔ４２７はベクトル
レジスタ０〜７に対応していて、それぞれベクトルレジ
スタ制御回路Ｏ〜７にデータ有効信号を供給する。

こうして、一度、レジスタｒ４１０〜ｒ４１３にデータ
がセットされた後、９１４６の“１“。

１０”の変化が、そのまま、線ｔ４２０〜ｔ４２７のい
ずれかに伝えられる。ここで、注意したいことは、レジ
スタｒ４１０〜ｒ４１３内のレジスタ番号が異なる限り
、線１４６．ｔ４６’　、１２９゜１２９′の信号を同
時にそれぞれ線１４２０−１４２７の内の対応する線に
供給することができることである。この同時供給は最大
４つのレジスタ番号に対して可能である。こうして、４
つのリソースを並列に動作させることが可能となる。

なお、８−Ｇ変換回路ｂ４０１の内、各リソースから供
給される最終ベクトルデータ信号を命令制御ユニットＵ
３によシ指定されるレジスタ番号に対するベクトルレジ
スタ制御回路０〜７に供給する回路部分は、第１３図の
線１４６，１４６’。

１２９．１２９’をそれぞれ線ｔ４４．１４４’。

１２６．１２６’によ多置換し、線１４２０〜１４２７
をｉｆＭｔ４３０〜ｔ４３７によ多置換すれば得られる
。

Ｓ−Ｇ変換回路ｂ４０４は、各リソース対応のオペラン
ド制御回路０〜３からそれぞれ線ｔ５２０〜ｔ５２３を
介して入力されるベクトルデータ送出信号を命令制御二
二ツ）Ｕ３により指定されるレジスタ番号のベクトルレ
ジスタへ線１５４０〜　　′ｔ５４３のいずれかを介し
て送出する回路部分と、オペランド制御回路θ〜３から
線！５１０〜ｔ５１３を介して入力される最終ベクトル
データ信号を、命令制御ユニットＵ３により指定される
リソース番号に対するベクトルレジスタ制御回路θ〜７
に線ｔ５３０〜ｔ５３７を介して送出する回路部分とか
らなる。前者は、第１３図において、線１４３９を線ｔ
４４９により置換し、線ｔ４６゜１４６’　、１２９，
１２９’をそれぞれ、ａｔ５２０〜ｔ５２３により置換
し、線ｔ４２０〜ｔ４２７をそれぞれ線１５４０〜１５
４７により置換することによシ得られる。後者は、第１
３図において、同様に軸１４５９．線！５１０〜１５１
３および１５３０〜ｔ５３７を用いることにより得られ
る。Ｓ−Ｇ変換回路ｂ４０５も、回路ｂ４０４と同様に
形成されるので、詳細は省略する、なお、これらの置換
後の信号Ｉｍ１番号を、第１３図において信号線番号１
４６，１４６’　、ｔ２９，１２９’。

ｔ４２０〜ｔ４２７の後のカッコにて示しである。

（ｖ）Ｇ−８変換回路 第１４図は、Ｇ−Ｓ変換回路ｂ４０２　（第１１図）の
詳細を示したものである。命令起動制御回路ｂ４００か
ら線ｔ４２９を介してリソースの種類、番号が入力され
、線ｔ４４９を介してレジスタ番号が入力され、線１４
１９を介してのセット信号が入力される。線ｔ４２９上
のリソースの種類、番号は、ベクトルレジスタ対応のレ
ジスタｒ４２０〜ｒ〜４２７の内、線ｔ４４９上のレジ
スタ番号に対応するものにセットされる。セットすヘキ
レジスタの指定は、線ｔ４３９上のレジスタ番号がデー
タ端子に入力され、線ｔ４１９上のセット信号と、線１
４３９上のレジスタ番号の有効を示す信号Ｖをデコーダ
ｂ４４９のアンドゲート（２）に入力されるデコーダｂ
４４９により制御される。レジスタｒ４２０〜ｒ４２７
の出力は、それぞれに対応したデコーダｂ４５０〜ｂ４
５７に入力されている。デコーダｂ４５０〜ｂ４５７は
、それぞれベクトルレジスタ制御回路０〜７から信号線
ｔ４８０〜ｔ４８７を介してデコード有効端子［Ｆ］に
入力されるベクトルレジスタ続出許可信号が°１°にな
ると、データ入力端子より入力されているリソース種類
、番号に対応した出力端子のいずれか１つから“１”を
出力する。この結果、デコーダｂ４５０〜ｂ４５７のθ
〜４番号の出力端子にそれぞれ接続されたオアゲートｇ
４４０〜ｇ４４３のいずれかにより、線ｔ４９０〜ｔ４
９３の内指定されたりンｉス対応の線が°ｌ°となる。

線ｔ４８０〜ｔ４８７のいずれかが＠Ｏｍになると、デ
コーダｂ４５０〜ｂ４５７の内の対応するものがデコー
ド有効でなくなるので、線ｔ４８０〜１４８７の“ｌ”
、“０”が対応する信号線ｔ４９０〜ｔ４９３へ°１”
、’０”として伝達されることになる。

なお、一度、レジスタｒ４２０〜ｒ４２７にセットされ
たリソース番号種類が相互に異なるときは、線！４８０
〜１４８７の°１”信号をそれぞれ＃１４９０〜１４９
３内の対応する線に同時に供給可能であシ、この同時供
給は最大４つのリソースに対して行いうる。これにより
４つのりンースの並列動作を可能にする。

なお、第１１図のＧ−８変換回路ｂ４０３は、第１４図
の信号ｌ／Ｍ１４４９を線ｔ４５９により置換し、線１
４９０〜１４９７をそれぞれ線ｔ５００〜１５０７によ
シ置換すれば得られる。なお、第１４図には、この置換
後の信号線番号を置換すべき信号線の番号の後にカッコ
をつけて示しである。

０）　ベクトルレジスタ制御回路 第１５図は、ベクトルレジスタ制御回路ｂ４１０の詳細
を示したものである。他のベクトルレジスタ制御回路１
〜７も全く同一構造で、この図の線１４００．１４１０
，１４２０，１４３０．ｔ４６０．１４８０がこれらの
信号線番号の後のカッコ内に記載しである線号線に置換
することにより得られる。この制御回路では、書込み又
は続出しのみの動作と、チェイニング動作（書込み、続
出しの同時動作）の３動作を行なう。

（ａ）　　書込みのみの動作 ベクトルレジスタ０への書込みの起動指示が命令起動制
御回路ｂ４ｏｏ　（第１４図）により線ｔ４１０を介し
て伝えられると、書込み中を示すクリップフロップｆ４
２０がセットされ、アップ／ダウンカウンタ（以下Ｕ／
Ｄカウンタ）Ｃ４００がクリアされる。Ｕ／Ｄカウンタ
Ｃ４００は、Ｕ、Ｄ端子の入力に対して次のような出力
を供給する。

入力　　　出　力 ＵＤ　　　　　（カウンタの内容） ｏ　　　　Ｏ蕎らず ０　　１　　　　−１される ｌ　　　Ｏ＋１される １　　　ｌ　　　　　変らず 縁１４２０を介してＳ−ａ変換回路ｂ４０１よりデータ
有効信号が入力されると、この信号は、フリップフロッ
プｆ４２０の出力°１”Ｋよシ開かれているアントゲ−
）ｇ４２０を経て、Ｕ／ＤカウンタＣ４００のＵ端子に
入力され、カウンタの内容を＋１するとともに、そのま
まベクトルレジスタデータユニットＵ４１（第１θ図）
に送出される。Ｓ−Ｇ変換回路ｂ４０１から線ｔ４３０
により、最終ベクトルデータ信号がつたえられると、こ
の信号はフリップフロッグｆ４２０をリセットし、書込
み中の状態を停止するとともに、直接線ｔ４３０を介し
て命令制御ユニットＵ３（第１図）にも送出され、ＲＧ
ＳＷ、ｒ３０６　（第３図）内の書込み用ヘクトルレジ
スタ番号（たとえばｊ）に対応するビット（Ｗｊ　）を
リセットする。なお、線ｔ４３０を他のベクトルレジス
タ制御回路１〜７の対応する出力線２４３１−ｔ４３７
と一緒に束ねたものが第１図の線４１５である。

Φ）絖出しのみの動作 ベクトルレジスタ０の書込み動作が起動されていない状
態で、このベクトルレジスタのｍ出しの起動指示が命令
起動制御回路ｂ４００（第１１図）より線ｔ４００を介
して伝えられると、読出し中を示すフリップフロップｆ
４２１がセントされる。フリップフロッグｆ４２０はリ
セットされた状態にあるので、その出力を反転ゲートｇ
４５１、オアゲートｇ４５２を介して入力され、またフ
リップフロップｆ４２１の出力が入力される。アントゲ
−）ｇ４５３の出力線１４８０は°ｌ”となる。練ｔ４
８０は続出し可能信号として、Ｇ−８変換回路ｂ４０２
（第１１図）に供給される。したがって、命令制御二二
ツ）Ｕ３に関して説明したように、ある命令においてベ
クトルレジスタが読出し用に使用されているときには、
このベクトルレジスタを書込み用に用いる後続の命令は
この読出しが終わるまで起動されない。したがって、フ
リップフロップｆ４２０は、この読出しが終了するまで
セットされることはないので、線ｔ４８０にはフリップ
フロッグｆ４２１がリセットされるまで絖出し可能信号
が送出されつづけることになる。こうして、ベクトルレ
ジスタ０の全要素の読出しが終了すると、９１４６０を
介してＳ−Ｇ変換回路ｂ４０４から最終ベクトルデータ
信号が入力され、この信号によりフリップフロップｆ４
２１がリセットされる。

なお、栂１４６０は、他のベクトルレジスタ制御回路ｂ
４１１〜ｂ４１７内の対応する信号線ｔ４６１〜ｔ４６
７と一緒にして、線１１６として、命令制御ユニットＵ
３内のＲＧＳＷ。

ｒ３０６　（第３図）に送られ、ベクトルレジスタ０の
絖出しが終了したことを知らせ、このレジスタのビット
ＲＯを０にリセットするのに用いられる。

（Ｃ）　　チェイニング動作 チェイニング動作は、あるベクトルレジスタ式対しては
じめにある命令のために書込み動作が指示され、その動
作が終了する前に他の命令のために読出し動作が指示さ
れたときに生ずる。

書込み動作が指示されても、データ有効信号と書込みデ
ータがリソースから到着しないと、実際にはベクトルレ
ジスタには書込みがおこなわれないが、このデータ有効
信号の到着と、続出し動作の指示の時間的関係はどうで
もよい。

（Ｃ−１）たとえば、書込み動作が線１４１０により指
示され、フリップフロップｆ４２０がセットされ、Ｕ／
Ｄカウンタ０４００がリセットされた後、＃１４２０か
らのデータ有効信号の到層前に、絖出し動作が線１４０
０により指示され、フリップフロップ５４２１がセット
されると、Ｕ／ＤカウンタＣ４００の出力に接続されて
りるカウンタの内容が１以上になっていることを検出す
る正検出回路ｂ４６０の出力は°０°であり、反転ゲー
トｇ、４５１の出力も０”なので、アンドゲートｇ４５
３の出力ｆ＃ＪＨｔ４８０も“０１のままである。ここ
で、あるマシンサイクルｎにおいて線ｔ４２０にデータ
有効信号がくると、アンドゲートｇ４５０を経て、Ｕ／
ＤカウンタＣ４００に、この信号が入リ、このマシンサ
イクルｎにおいて、Ｕ／ＤカウンタＣ４００の内容は＋
１になる。すると、正検出回路ｂ４６０の出力が”ｌ゛
となシ、オアゲートｇ４５２、アントゲ−）ｇ４５３を
経１、ｋｔ４８０にベクトルレジスタ続出し可能信号が
出力される。線ｔ４８０は、Ｕ／ＤカウンタＣ４００の
Ｄ端子に接続されておシ、マシンサイクル（ｎ＋１）に
おいて次のデータ有効信号が＠１４２０から入って乙な
いときには、マシンサイクル（ｎ＋１．）以降ではカウ
ンタＣ４００の値は０に戻る。したがって、続出し可能
信号は＃Ｉｌｔ　４８０に１回のみ出力されることにな
る。その後も、データ有効信号が間けつ的に入力される
場合に拡、その都度続出し可能信号＠１４８０に出力さ
れる。一方、マシンブイクー（・＋１）以降もデータ有
効信譬が連続して入力されると、Ｕ端子とＤ端子に１”
が１１１１ 人力されるのでカウンタＣ４００の値は変化せず°ｌ°
のままとなり、線ｔ４８０には続けて°１°が出力され
ることになる。

（Ｃ−２）　　書込み動作が線１４１０により指示され
、フリップフロップｆ４２０がセットされ、Ｕ／Ｄカウ
ンタＣ４００がリセットされた後、データ有効信号が複
数マシンサイクルにわたり到着して、その都度Ｕ／Ｄカ
ウンタＣ４００がカウントアンプされて、０でない値を
表示している状態で、マシンサイクルｎにおいて読出し
起動によシフリップフロップｆ４２１がセットされると
仮定する。Ｕ／ＤカウンタＣ４００の出力に接続されて
いる正検出回路ｂ４６０の出力は“ｌ”となっているの
で、ベクトルレジスタ続出し可能信号が線ｔ４８０に出
力される。

線ｔ４８０がＵ／ＤカウンタＣ４００のＤ端子に入力さ
れているので、線ｔ４２０からデータ有効信号が次のマ
シンサイクル（ｎ＋１＞におい、いヵよ、、、Ｔニー、
轟、いカケゎゎイ値は変らない。Ｕ／ＤカウンタＣ４，
００の内容が０になるまで、上記動作が繰返し行なわれ
る。

読出し起動後あるマシンサイクルまでの間に線ｔ４８０
に出力される続出し可能信号の数は、フリップフロップ
ｆ４２１がセットされる前のＵ／ＤカウンタＣ４００の
内容と、その彼Ｈｔ４２０から入力されたデータ有効信
号の数の和となる。このように、（Ｃ−１）、　　（Ｃ
−２）のいずれの場合においてもベクトルレジスタに書
込まれたベクトル要素数をこえては絖出しがなされない
ように保証される。なお、Ｕ／ＤカウンタＣ４００の内
容は、ベクトルレジスタに誓込んだベクトル要素数とそ
こから読出しベクトル要素数の差分を表視していると考
えることができる。

チェイニング動作中に１込みが完了して、フリップフロ
ップｆ４２０がリセットされると、Ｕ／Ｄカウンタの内
容は意味をもたなくなり、（ｂ）の胱出しのみの動作と
同等となる。

＆ｉｌ）　　オペランド制御回路 第１６図は、オペランド制御回路０．ｂ４２０の詳細を
示したものである。他のオペランド制御回路１〜３の構
成も同じで、この図の信号線番号を、その後のカッコ内
に記した信号線番号に変更すればよい。

命令起動制御回路ｂ４００から起動信号が線１４４０を
介して出されると、セレクタ５４１０にて、線ｔ４６９
上の処理ベクトル長（ＶＬ）（必ず１以上であると仮定
する）が選択され、ベクトル長カウンタ（ＶＬＣＴＲ）
Ｃ４０３にセットされる。また、°この起動信号により
Ｕ／Ｄカウンタｃ４０１．ｃ４０２の内容がクリアされ
る。さらに、フリップフロップｆ４３１がセットされて
、本オペランド制御回路０の処理が有効になったことを
記憶する。オペランド制御回路０に対応するメモリ・リ
クエスタ０を必要とする命令が一つのベクトルレジスタ
の読出ししか必要としない場合（ここでは命令のＲ３フ
ィールドがベクトルレジスタの読出しを指定しないと仮
定する）はそれを指示する信号が命令起動制御回路ｂ４
００から線ｔ４５０を介して伝えられて、フリップフロ
ップとする命令のＲ２，Ｒ３フィールドともベクトルレ
ジスタの絖出しを指定している場合について説明する。

この場合には、フリップフロッグｆ４３０は“Ｏｏであ
る。籾１４９０．ｔ５００はそれぞＦＬＣｘ−８ｉｍ回
Ｍｂ４０２．ｂ４０３からべ／）”レジｘｆｉｒｒｔｔ
出し許可信号をそれぞれカウンタｃ４０１．ｃ４０２の
Ｕ端子に入力する信号線で、この信号の入力のされ方に
は、いろいろのケースがある。

各マシンサイクルごとにこれらのケースに応シた動作が
なされる。ここでカウンタ０４０１．Ｃ４０２は、カウ
ンタＣ４００（第１５図）と同じもので、正検出回路ｂ
４６１．ｂ４６２は正検出回路ｂ４６０　（第１５図）
と同じものである。

（ａ）　　両方とも入力されないケースこのケースはさ
らに、次の４つのケースがある。

（ａ−１）　　Ｕ／ｌ）カウンタＣ４０１，Ｃ４０２の
いずれも０のとき、 （ａ−２）　　Ｕ／［）カウンタＣ４０１（７）み正の
とき、 （ａ−３）　　Ｕ／ＤカウンタＣ４０２のみ正のと（ａ
−４）　　Ｕ／ＤカウンタＣ４０１，Ｃ４０２のいずれ
も正のとき、 （ａ−１）〜（ａ−３）のケース これらのケースでは、アンドゲートｇ４６１〜ｇ４６４
のいずれの出力も“１１とはならす、何らの出力も出さ
れない。

（ａ−４）のケース このケースはすでに、線ｔ４９０．　ｔ５００を介して
ベクトルレジスタ続出し許可信号が送られた後に生じる
。このときには正検出回路ｂ４６１゜ｂ４６２の出力が
“ｌｏになり前者は直接に、後者はオアゲートｇ４６０
を経てアンドゲートｇ４６４に入力される。このアント
ゲ−）ｇ４６４の出力°ｌ”は、オアグー）ｇ４６５を
経て、アンドゲートｇ４６６に入力される。アンドゲー
トｇ４６６には、クリップフロップｆ４３１の出力°１
”が入力されている。また、アンドゲートｇ４６６には
＠１６３０．　ｔ６３１が入力されているが、これにつ
いては後述する。ここではいずれも“１”であるとする
。アンドゲートｇ４６６の出力＃Ｍｔ５２０にベクトル
データ送出信号が出される。出力線ｔ５２０は、Ｕ／Ｄ
カウンタＣ４０１゜Ｃ４０２のＤ端子に一人力され、カ
ウンタの内容が１だけ減少される。

また、出力線ｔ５２０は、ＶＬＣＴＲ，Ｃ４０３のセッ
ト信号として入力され、カウンタの値をまたけ減する。

すなわち、ＶＬＣＴＲ，Ｃ４０３の出力が−ｌ減算回路
ｂ４６３に接続されて−１された値がセレクタ５４１０
に入力されている。このときもはやセレクタ５４１０の
制御端子には、線ｔ４４０を介して命令起動信号がきて
いないので一１減算回路ｂ４６３の出力が選択され、Ｖ
ＬＣＴＲ。

Ｃ４０３にセットされる。この次の回路動作は、Ｕ／Ｄ
カウンタＣ４０１，Ｃ４０２の内容に応じて、また、線
１４９０．　ｔ５０Ｇからのベクトルレジスタ続出し許
可信号の入力状況に応じて異なる。

なお、ベクトルデータ送出信号が線ｔ５２０に出力され
た場合、１検出回路ｂ４６４により、ＶＬＣＴＲ，Ｃ４
０３の、ｌ減じる前の元の内容が°ｌ”であることが検
出されると、その信号はアンドゲートｇ４６７にてベク
トルデータ送出信号とアンドがとられた後、最終ベクト
ルデータ信号として、線ｔｓｘｏに乗せられる。また、
この線１５１０上の信号によって、クリップフロップｆ
４３１．ｆ４３０をリセットする。

Φ）線ｔ４９０の方のみ入力されるケース又は（Ｃ）　
　線ｔ５００の方のみ入力されるケースいずれのケース
も動作は同様であるので、ここではΦ）のケースについ
て説明する。このケースでは、さらに、次の三つのケー
スがある。

（ｂ−１）　　Ｕ／ＤカウンタＣ４０２が００′のとき
、 （ｂ−２）　　Ｕ／ＤカウンタＣ４０２が°ｌ“のとき
、 （ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は１０“であ
るので、アントゲ−）　ｇ　４．６１〜ｇ４６４のいず
れも出力は＠ｌ”とならず、従ってオアグー）ｇ４６５
の出力、アンドゲートｇ４６６の出力も“０”でＵ／Ｄ
カウンタＣ４０１゜Ｃ４０２のＤ端子入力は“Ｏｍのま
まである。ベクトルデータ送出信号は線ｔ５２０には出
力されない。Ｕ／ＤカウンタＣ４０１のＵ端子には、線
ｔ４９０からベクトルレジスタ続出し許可信号が入力さ
れているので、Ｕ／ＤカウンタＣ４０１は＋１される。

（ｂ−２）のケース このときには、正検出回路ｂ４６２の出力は°ｌ”であ
るので、アンドゲートｇ４６２の出力が“１１となり、
オアゲートｇ４６５、アンドゲートｇ４６６を経て、ベ
クトルデータ送出信号が線ｔｓ２ｏに送られる。ＶＬＣ
ＴＲＣ４０３、フリップフロップｆ４３０．ｆ４３１の
リセット等の動作は（ａ−４）のケースと同一であるの
で、ここでは省略する。線１５２０が°１″となるので
、Ｕ／ＤカウンタＣ４０１，Ｃ４０２のＤ端子はいずれ
も“１”となる。Ｕ／ＤカウンタＣ４０１のＵ端子には
°１“が入力されているので、カウンタの内容は変らな
い。Ｕ／ｂカウンタＣ４０２のＵ端子には、”０”が入
力されているので、カウンタの内容は−１される。

（ｄ）　　線１４９０．１５００のいずれも同時に入力
されるケース このケースはさらに次の４つのケースに分けられる。

（ｄ−１）　　Ｕ／Ｄカウンタｃ４０１．Ｃ４０２がい
ずれも０のとき、 （ｄ−２）　　Ｕ／ＤカウンタＣ４０１のみ正のとき、 （ｄ−３）　　Ｕ／ＤカウンタＣ４０２のみ正のとき、 （ｄ−４）　　Ｕ／Ｄカウンタｃ４０１．Ｃ４０２がい
ずれ４正のとき、 （ｄ−１）のケース このケースでは、線１４９０．　ｔ５００上のベークト
ルレジスタ続出し許可信号によシアノドゲートｇ４６１
の出力信号が°１°となシ、この結果ベクトルデータ送
出信号が線ｔ５２０に出力される。Ｕ／ＤカウンタＣ４
０１，Ｃ４０２のＵ端子は＠１１であシ、Ｄ端子も線ｔ
５２０上の°ｌ”が入力されるのでカウンタの内容はか
わらない。

ＶＬＣＴＲ，Ｃ４０３の制御等の動作は（ａ−４）のケ
ースの説明と同一である。

（ｄ−２）、（ｄ−３）のケース この両ケースでの動作は同様であるので、（ｄ　−２）
のケースについて述べる。

（ｄ−２）のケースでは、Ｕ／ＤカウンタＣ４０１のみ
内容が正であるから、正検出器ｂ４６１の出力が１”と
なり、アントゲ−）ｇ４６１およびｇ４６３の出力が°
１１となる。従ってオアグー）ｇ４６５．アントゲ−）
ｇ４６６を経て、線ｔ５２０に、ベクトルデータ送出信
号が送出されることになる。ＶＬＣＴＲ，Ｃ４０３等の
制御は、（ａ−４）のケースと同一なので、説明は省略
する。Ｕ／ＤカウンタＣ４０１，Ｃ４０２＋７）内容は
、（ｄ−１）のケースでの動作と同様なので変化しない
。

（ｄ−４）のケース このケースでは、Ｕ／ＤカウンタＣ４０１゜Ｃ４０２の
内容は正であるから、正検出回路ｂ４６１．ｂ４６２の
出力が°１“となり、アンドゲートｇ４６１〜ｇ４６４
のすべての出力が　　　。

°ｌ°となる。以下の動作は（ｄ−２）のケース　　゛
と同様で、ベクトルデータ送出信号が線１５２０に送出
される。Ｕ／ＤカウンタＣ４０１、Ｃ４０２の内容は同
様に変化しない。

以上の動作の説明かられかるように、Ｕ／ＤカウンタＣ
４０１，Ｃ４０２は２つのオペランド（ベクトルデータ
）の送出に関し同期をとる役割を果たす。一方のみしか
ベクトルレジスタ続出し許可信号がとないときには、そ
れをカウンタに記憶しくカウンタを＋１する）、それを
取り出すとカウンタを−エしていく。ベクトルレジスタ
読出し許可信号が同時に到着したときにはカウンタの内
容は変化しない。

次に、オペランドを一方しか使用しない場合について説
明する。この場合には、オペランド制御回路の起動時に
、オペランドを一方しか使用しないことを示すフリップ
フロップｆ４３０がセットされる。この出力は、正検出
回路ｂ４６２の出力に接続されるオアグー）ｇ４６０の
もう一方の入力端子に入力され、オアゲートｇ４６０の
出力をＵ／ＤカウンタＣ４０２の内容の如何にかかわら
ず°１°としてしまう。こうすると、線１４９０から入
力されるベクトルレジスタ読出し許可信号のみによって
、先と同様に、ベクトルデータ送出信号が作成される。

なお、第１６図中に示した線ｔ６３０は、ベクトルデー
タ送出信号の送出を許可する信号で必要に応じて用いる
ものである。（本発明においてはとくに必要とはしない
）。これは、たとえば、演算器に対し、一定間隔以上は
なしてベクトルデータ（従ってデータ有効信号ンを送出
したいとき（たとえば演算器が連続してデータを受取る
ことができないとき）に使用される。この場合には、こ
の許可信号はオペランド制御回路内で作成される。たと
えば、データ有効信号によってリセットされ、データ有
効信号から一定時間後にセットされるフリップフロップ
の出力づ；この許可信号となる。また、メモリ・リクエ
スタに送出するベクトルデータを一時停止するとき（主
記憶格納がまたされるとき）などにも使用される。この
場合には、この許可信号は主記憶制御ユニツ）Ｕｌ（第
５図参照）、ま喪はメモリ・リクエスタにて作成される
。線１６３０にて、ベクトルデータ送出が不許可のとき
、＠１４９０，１５００から入力されるヘクトルレジス
タ続出し許可信号はＵ／Ｄカウン　　。

りＣ４０１，、Ｃ４０２に入力されてカウンタが更新さ
れる。線ｔ６３０から許可信号が入力されると、線７．
４’９０．ｔ５００から信号の入力がなくても、Ｕ／Ｄ
カウンタｃ４０１．ｃ４０２の内容が正であるため、ア
ンドゲートｇ４６４の出力が１１１となって、ベクトル
データ送出信号がａｔ５２０に出されることになる。同
時に、Ｕ／ＤカウンタＣ４０１，Ｃ４０２は−１される
。

また、タイミング制御回路ｂ４６５はベクトルデータ送
出信号の送出タイミングを制御する回路である。第１８
図の説明にて詳述するように１ベクトルレジスタに対し
続出し書込みをみがけ上回時に行なうために各ベクトル
レジスタを二つのメモリ素子にて構成し、各メモリ素子
に対して読出し書込みを交互に行なう。すなわち、ある
メモリ素子に書込みを行なうときには、もう一方のメモ
リ素子は続出しを、次のサイクルにはその逆を行なうと
いうように制御する。従って、書込みを行なっているメ
モリ素子に対しては同時に読出しを行なうことはできな
いので、そのサイクルは読出しを待たせ、次のサイクル
にて胱出すように制御する必要がある。このために、ぺ
、クトルデータ送出信号の送出を一旦またせるように制
御する。この役割を相当するのがタイミング制御回路ｂ
４６５で、次のサイクルでは、ベクトルデータ送出信号
を送出してはならないと判断されると、タイミング制御
回路ｂ４６５は出力４［［６３１を°０”としてアント
ゲ−）ｇ４６６の出力を抑止する。

具体的には、タイミング制御回路ｂ４６５は、次のよう
な動作をする。すなわち、あるマシンサイクルニベクト
ルデータ送出信号が入力されると、次のマシンサイクル
、その２サイクル、４サイクル・・・・・・後のマシン
サイクルに１１”を出力する。

１サイクル、３サイクル・・・・・・後のマシンサイク
ルには°０°を出力する。このタイミングを第１７′図
に示す。連続してベクトルデータ送出信号が入力される
と、次のマシンサイクルは＠１１が出力されることから
、タイミング制御回路ｂ４６５から連続して“１“が出
力されることに注意されたい。

本実施例においては、オペランド制御回路は、２つのベ
クトルレジスタの読出し可能信号を入力した場合につい
て述べているが、３つ以上のベクトルレジスタの続出し
可能信号を入力して、ベクトルデータ送出信号を作成す
ることも同様に容易に実現できる。

（Ｖｌ　　ベクトルレジスタデータユニット第１８図に
おいて、８個のベクトルレジスタの各々はそれぞれベク
トルレジスタ回路ｂ４７０〜ｂ４７７中にある各ベクト
ルレジスタは、その容量が大きいために、メモリ素子に
て構成される。

メモリ素子は、アドレスを与えて、その個所にデータを
書込みか、または、その個所のデータを読出すが、同時
に異なるアドレスについて続出し、書込みを行なうこと
はできない。チェイニング動作を実視するには、あるベ
クトル要素を帯込み、同時に他のベクトルデータを読出
す必要があるので、本実施例では、１つのベクトルレジ
スタに対し２つのメモリ素子ｍ４００．ｍ４０１にて−
っのベクトルレジスタを構成し、これらに対して交互に
続出しと書込みを行なう。こうすると異なるアドレスに
対し同時に続出しと書込みを行うことができる。

ベクトル要素の番号付けは偶数番目のベクトル要素と、
奇数番目のベクトル要素がそれぞれ同一のメモリ素子に
なるように配置されるとする。

以下に動作の詳細を説明する。ここではベクトルレジス
タ０に対する書込＋および続出しについて説明するが、
他のベクトルレジスタへの動作についてもまったく同様
である。

命令が起動されると、ベクトルレジスタ制御ユニットＵ
４０中の命令起動制御回路ｂ４００（第１２図）より、
Ｓ−ａ変換回路ｂ４８０．Ｇ−８変換回路ｂ４８１．ｂ
４８２にリソース種類、番号が線１４２９を介して、書
込みベクトルレジスタ番号が＠１４３９を介して、読出
しベクトルレジスタ番号（２つオペランドがあるので双
方の番号）が線１４４９．１４５９を介して、以上のセ
ット信号が線１４１９を介して送られてきて、Ｓ−Ｇ変
換回路ｂ４８０、Ｇ−８変換回路ｂ４８１゜ｂ４８２中
にセントされる。８−Ｇ／Ｇ−８変換回路ｂ４８０．ｂ
４８１．ｂ４８２は第１３図、第１４図にて説明したも
のと同一である。

ベクトルレジスタ０への書込みは、次のよ５に動作する
。まず、ベクトルレジスタ０への書込み開始を指示する
信号が、＠１４Ｎｏを介して命令起動制御回路ｂ４００
より送出されてくる。この信号によって書込み、アドレ
スカウンタＣ４１１を０にクリアする。書込みアドレス
カウンタＣ４１１の出力は、セレクタ８４２０．８４２
１に入力される。セレクタ８４２０．８４２１の他の入
力は続出しアドレスカウンタＣ４１０の出力であシ、コ
ｈ　Ｉ、（２）セレクタの制御端子にはそれぞれタイミ
ング制御回路ｂ４８２の出力およびそれを反転ゲートｇ
４８０で反転した出力が入力される。タイミング制御回
路ｂ４８２は、１マシンサイクルごとに出されるクロッ
クをトリガタイプフリップフロップ（図示せず）にて受
信するように構成されており、ｌマシンサイクルごとに
”０”と°１″を交互に出力する。従って、タイミング
制御回路ｂ４８２は、これらのセレクタを、セレクタ８
４２０にて、絖込みアドレスカウンタＣ４１０１７）出
力を選択するときには、セレクタ８４２１では、書込み
アドレスカウンタＣ４１１の出力を導抗し、次のマシン
サイクルでは、その逆を選択するように制御する。セレ
クタ８４２０の出力がメモリ素子ｍ４００のアドレスと
して、セレクタ＄４２１の出力がメモリ素子ｍ４０１の
アドレスとして与えられる。さて、演算器０．１または
メモリ・リクエスタ０．１から線１４５．１４５’　、
　１２９゜１２９′を介して書込みデータが８−Ｇ変換
回路ｂ４８０に到着すると、このデータは線ｔ４２９で
指定されたリソースから線１４３９で指定されたベクト
ルレジスタに対応するベクトルレジスタ回路ｂ４７０〜
ｂ４７７のいずれかに入力される。

ここでは、ベクトルレジスタ０に書込むとしているので
、回路ｂ４７０に入力される。書込みデータは、回路ｂ
４７０の入口に設けられたレジスタＶＲＩＲＥ、ｒ４３
０．ＶＲＩＲＯ，ｒ４４０にＶＲＩＲ入力制御回路ｂ４
８４の指示により、交互にセットされる。ＶＲＩＲ入力
制御回路ｂ４８４には、データ有効信号ｔ４２０が入力
され、データ有効信号の偶数番目、奇数番目ごとにそれ
ぞれＶＲＩＲＥ、ｒ４３０．ＶＲＩＲＯ，ｒ４４０にそ
れぞれデータをセットするように制御する。書込みを行
なうべきサイクルが２つのメモリ素子ｍ４００゜ｍ４０
１に交互に割当てられており（詳細後述）、任意のサイ
クルに、任意のベクトル要素に書込みを行なうことはで
きず、１サイクル待たされることがあシ、このときに、
同じベクトルレジスタ回路ｂ４７０に次の誓込みデータ
が到着することがあるので、２つのレジスタＶＲＩＲＥ
、ＶＲＩＲＯを設け、相続く二つの書込みデータを異な
るメモリ素子ｍ４００．ｍ４０１に書込めるようにした
。

書込みの指示は、ベクトルレジスタ制御回路０、（第１
４図）から線１４２０を介して入力されるデータ有効信
号によりなされる。この信号は、書込みタイミング制御
回路ｂ４８３に入力される。

回路ｂ４８３は偶数番目／奇数番目の讐込み指示に従っ
て２マシンサイクル間保持した信号第１９図に示すよう
なタイミングで２本出力し、この出力はそれぞれアント
ゲ−）ｇ４８１．ｇ４８２に入力される。一方、これら
のアンドゲートには、タイミング制御回路ｂ４８２の出
力、およびそれを反転グー）ｇ４８０で反転させた出力
が入力され、その出力がそれぞれメモリ素子ｍ４ＱＱ。

ｍ４０１の書込み有効信号となる。書込みアドレスカウ
ンタＣ４１１は次のアドレスをさすように＋１回回路４
８１を経て＋１される。この制御はアンドゲートｇ４８
１．ｇ４８２の出力をオアゲ−）ｇ４８でオアした出力
により行なわれる。なお、書込みはメモリ素子ｍ４００
．ｍ４０１に交互に書いていくので、書込みアドレスカ
ウンタＣ４１１は、メモリ素子ｍ４００．ｍ４０１の双
方に書込んだ後に＋１すればよいことになるが、ここで
は、書込みアドレスカウンタの下１ビットを無視した値
を書込みアドレスとして、セレクタ５４２０，５４２１
に入力させる。これは、絖出しアドレスカウンタＣ４１
０についても同様である。以上述べたように、ベクトル
要素はメモリ素子ｍ４００．ｍ４０１に交互に書込まれ
ていく。

以上の動作のタイムチャートにして第１９図に示す。

ベクトルレジスタ０からの読出しは、次のように動作す
る。最初に、ミクトルレジスタ０からの読出し開始を指
示する信号が、線１４００を介して命令起動制御回路ｂ
４００より送出されてくる。

この信号によって、読出しアドレスカウンタＣ４１０を
クリアする。最初は、読出しアドレスカウンタＣ４１０
は０にクリアされているので、セレクタ５４２０，５４
２１を経て、アドレスがメモリ素子ｍ４００．ｍ４０１
に与えられ、０番地のデータが続出されて、セレクタ５
４２２に入力される。セレクタ＄４２２の制御端子には
、タイミング制御回路ｂ４８２の出力を反転ゲートｇ４
８０で反転した出力が入力され、いずれのメモリ素子か
ら続出されたデータを選択するかが指示されてメモリｍ
４００のよみ出しブイクルには一メモリｍ４００の出力
を、次のサイクルにはメモリｍ４０１の出力とを交互に
選択するように制御される。これによって選択されたデ
ータは、レジスタ（ＶＲＯＲ）ｒ４５０にて−Ｈセット
された後、Ｇ−８変換回路ｂ４８１．ｂ４８２により、
リソース対応のデータに変換され、たとえば演算器０へ
の被演算数のデータならば、線１４１によって、演算器
０へ送出される。メモリ・リクエスタへのデータ（主記
憶への格納データ）は１つでよいのでＧ−８変換回路を
１つ使用すればよい。ここでは回路ｂ４８１にて、Ｇ−
８変換を行なうようにしている。ベクトルデータのうち
ｌべ、クトル要素を送出するごとに、ベクトルレジスタ
制御二二ツ）０４０ｊｌ、ベクトルレジスタの続出しア
ドレスカウンタＣ４１０の更新信号が、線１４７０を介
して送出される。これによって、続出しアドレスカウン
タＣ４１０が１ずつ更新される。更新は、カウンタＣ４
１０の出力を＋１加算回路ｂ４８０を経てカウンタＣ４
１０の入力に戻すことによって行なう。

以上述べてきたように、ベクトルレジスタユニットでは
、リソースに供給するベクトルデータの続出し、および
リソースから送出されてくるベクトルデータの格納を行
なう。ここで、リソースに供給するデータは、演算には
２つ必要なので、２つのベクトルデータを揃えてから送
出しなけ昨ばならない。しかも、チェイニング動作によ
って、各ベクトルレジスタに不等間隔で格納される任意
の２つのベクトルレジスタ上のベクトル要素について、
２つともデータが揃ったことを確認した上で、読出す必
要がある。このために、ベクトルレジスタの各々が、読
出し可能か否かを検出する回路ト、リソース対応に、２
つのデータが続出し可能を検出する回路を設け、読出し
可能のときはじめて、ベクトルレジスタからデータを読
出す（実際には、すでにデータが読出されており、次の
続出しのために１続出しアドレスカウンタを更新する）
。

■　メモリ・リクエスタ メモリ・リクエスタ０の回路の詳細を第２０図に示す。

メモリ・リクエスタの動作は、命令起動時の初期化動作
、主記憶からの読出し動作、主記憶への格納動作の３つ
に分けられる。

（：）命令起動時の初期化動作 嬉２０図において、命令制御ユニッ）Ｕ３により、ｌ１
ｌｉＩｌｌＯを介して命令起動信号が、線ｔ１３を介し
て、リソース種類、番号が線１１１を介して、命令コー
ドが、線１１．２を介してレジスタ番号が、線ｔ１４を
介して、処理ベクトル長が送られてくる。ｍｔｌｓ上の
り：イース種類、番号は、デコーダｂ１００でデコード
され、自メモリ・リクエスタであることが指定されてい
ると、デコーダｂ１００より“１′が出力され、線ｔ１
０上の命令起動信号とともに、アントゲ−）ｇｌｏＯに
入力され、その出力線１１００に”ｌ”が出力される。

線ｔ１００はフリップフロッグｆｌｏｏに入力されてフ
リップフロップをセットするとともに、レジスタＭＩＲ
，ｒ　１０Ｇ、ＭＧＲ，ｒｌｏｌのセット端子に入力さ
れて、それぞれ、命令コード、およびレジスタ番号をＭ
ＩＲ，ＭＧＲにセットする。また１ｔ１００はセレクタ
８１０３の制御端子に入力されて、線ｔ１４上の処理ベ
クトル長を選択し、処理ベクトル長カウンタ（ＭＶＬＣ
ＴＲ）。

Ｃ１００に処理ベクトル長をセットする。

ＭＶＬＣＴＲ，Ｃ１００のセット端子にも、線ｔ１００
が接続されている。以上で初期化動作を終了する。

（−）主記憶からの続出し動作 主記憶からの読出し動作であることは、命令コードがセ
ットされているＭＩＲ，ｒｌｏｏの出力をデコーダｂ１
０１でデコードすることによって知る。デコーダｂ１０
１の出力線１２０は主記憶制御ユニツ）Ｕｌ　（第１図
参照）に送られて、読出しか、格納かの動作指定をする
とともに、セレクタ８１０４，８１０５，８１０６．８
１０７の制御端子に入力され、それぞれのセレクタの“
Ｆ″と記入されている側を選択する。なお、主記憶への
格納がＭＩＲ，ｒｌｏｏにて指定している場合には、セ
レクタの°Ｓ”と記入されている側を選択する。

ベクトルアドレスレジスタＵ５、およびベクトルアドレ
ス増分レジスタＵ６（第１図参照）の出力がそれぞれ４
［１１８，線ｔ１９を介してそれぞれセレクタ８１００
．８１０１に入力されて、レジスタ番号がセットされて
いるＭＧＲ，ｒｌｏｌの出力により指定されたベクトル
アドレスレジスタＵ５、およびベクトルアドレス増分レ
ジスタＵ６の内容が選択され、さらに、ベクトルアドレ
スはセレクタ５１０２を経て作業用ベクトルアドレスレ
ジスタ（ＷＶＡＲ）ｒ　１１０、オヨび、作業用ベクト
ルアドレス増分レジスタ（ＷＶＡＩＲ）ｆｉｌｌにセッ
トされる。両レジスタへのセットは、フリップフロップ
ｆｌｏｏの出力Ｈｔ１０１により制御される。また、セ
レクタ５１０２の制御端子にもＩｖｔｌｏｌが接続され
、セレクタ＄１００の出力を選択するように制御する。

ベクトルアドレスがＷＶＡＲ，ｒｌｌＧにセットされる
と、線ｔ２１によυ、主記憶制御ユニツ）Ｕｌ（第１図
）に最初のベクトル要素アドレスが送られる。同時に、
ＭＶＬＣＴＲ，Ｃ１００の出力に接続された非零検出回
路ｂ１０４よ＃）（処理ベクトル長として１以上がＭＶ
ＬＣＴＲにセットされているとすると）°ｌ°が出力さ
れ、セレクタ８１０７を経て、線１２３により、アドレ
ス有効信号として、主記憶制御ユニットＵ１に送られる
。線ｔ２３はまた、ＭＶＬＣＴＲ，Ｃ１００の制御端子
に入力されて、ＭＶＬＣＴＲ，Ｃ１００（７）内容を一
１スル。１減じた値は、ＭＶＬＣＴＲ，Ｃ１００（７）
出力に接続された、１減算回路ｂ１０３により作成され
、セレクタ５１０３を経て、ＭＶＬＣＴＲ。

ｒｌｏｏに入力される。さらに、線ｔ２３は、ＷＶＡＲ
，ｒ　１１０の制御端子にも入力され、ＷＶＡＲ，ｒｌ
ｌｏと、ＷＶＡＩＲ，ｆｉｌｌ　の内容を加算器ｂ１０
２で加算した結果を、セレクタ５１０２を経て再びＷＶ
ＡＲ，ｒ　ｌ　１０にセ７卜するように制御する。これ
によって、次のベクトル要素アドレスがＷＶＡＲ，ｒ　
１１０にセットされたことになる。これを次々と繰返し
て、ベクトルアドレスを求めては、アドレス有効信号Ｃ
ｌｌＡｔ２３）とと本に、主記憶制御ユニツ）Ｕｌに線
ｔ２１を介して送出し、主記憶の続出し動作が行なわれ
る。

主記憶での続出し動作が完了すると、主記憶制御ユニッ
トＵｌよシ８１２４を介して続出しデータが、線ｔ２５
を介して、データ有効信号が返される。＃ｔ２４上の絖
出しデータは、セレクタ８１０５を経てデータレジスタ
ＤＲ，ｒ１２０に入力され、線１２５がセレクタ８１０
４を経て、ＤＲ，ｒ１２０のセット端子に入力されて、
続出しデータが％　ＤＲＩ　ｒ１２０にセットされ、そ
の出力が線１２９を介して、ベクトルレジスタデータユ
ニット０４１（第１０図）に送られる。また、１Ａｔ２
５上のデータ有効信号はフリップフロップ、ｆ１０２に
−Ｈセットされ、線ｔ３０により、ベクトルレジスタ制
御ユニット［Ｊ４０に送られる。

ＭＶＬＣＴＲ，Ｃ１００がｌＲＫさＦＬ−Ｃいき、内容
が“１”になると、！検出回路ｂ１０５によって、最終
ベクトル要素であることが検出され、゛線ｔ３２によっ
て、最終ベクトルデータ信号が、主記憶制御ユニットＵ
１にベクトルアドレス（１ｗｔ２１）、アドレス有効信
号（線ｔ２３）とともに送出され、線ｔ３３によって、
読出しデータと同期し環戻される。線ｔ３３上の最終ベ
クトルデータ信号は、フリップフロップｆ１０３にて−
Ｈセットされ、セレクタ８１０６を経て、ｌｌ１ｌｔ２
６によシ、ベクトルレジスタ制御ユニットＵ４（第１０
図）に送られる。ＭＶＬＣＴＲ，ｃｌｏｏ　ｏ内容は、
１減算回路ｂ１０３を経て°０”になると、非零検出回
路ｂ１０４は°０°を出力し、アドレス有効信号の送出
が停止される。以上で、ベクトルデータの続出し動作が
終了する。

（Ｍｌ）　　ベクトルデータの格納動作ベクトルデータ
の格納においては、まず、格納であることを指定する信
号が、線ｔ２０を介して主記憶制御ユニットＵ１に送ら
れる。この信号はＭＩＲ，１１００の内容をデコーダｂ
１０１でデコードすることにより作成される。格納すべ
きデータの主記憶アドレスの送出は、続出し動作とまっ
たく則しである。すなわち、ベクトルアドレスレジスタ
およびベクトルアドレス増分レジスタ中の指定された１
つがセレクタ８１００．８１０１により選択されて、そ
れぞれＷＶＡＲ，ｒｌｌＯ。

ＷＶＡＩＲ，ｒ１２０　　Ｋセフ　１．Ｊれる。ＷＶＡ
Ｒ。

１１１０の出力線ｔ２１によシ主記憶制御ユニツ）Ｕｌ
にベクトルアドレスが送られることも続出し動作と同様
である。

格納されるデータは、線１２７によシ、データ有効信号
（線１２Ｂ上）とともにベクトルレジスタユニットＵ４
より送られてくる。ベクトルデータはセレクタ５１０５
を経て％　ＤＬ　　ｒ１２０にセットされる。ＤＲ，ｒ
１２０へのセットの制御は、＠１２Ｂ上のデータ有効信
号をセレクタ８１０５を経てＤＲ，ｒ１２Ｇのセット端
子に入力することによシ行なう。線１２７３上のデータ
有効信号はまた、フリップフロップ、ｆｌｏｌにも入力
され、一旦セットされた後、その出力は、セレクタ５１
０７を経て、１ｌｊｔ２３によりＤＲ，ｒ１２０上の格
納すべきベクトルデータとともに主記憶制御ユニツ）Ｕ
ｌへおくられる。これによって、主記憶制御ユニットは
、主記憶への書込み動作を行なう。＠１２３上のアドレ
ス有効信号は、ＷｖＡＲ。

ｒｌｌｏのセット端子に入力されて、ＷＶＡＲ。

ｒｌｌｏの更新に使用されることは続出し動作と同様で
ある。以上のようにして、ベクトルレジスタユニットか
ら格納すべきデータとデータ有効信号が送られてくるた
びに、そのアドレスを付して主記憶制御ユニットへ送出
すると同時に、ＷＶＡＲ。

ｒｌｌｏを更新して、次のベクトルデータの格納にそな
える。これを、ベクトルレジスタユニットからデータが
送られてくる限シ繰返し行なう。

なお、格納動作においては、ＭＶＬＣＴＲ。

Ｃ１００は、胱出し動作と同様に動作はするが、意味は
もたない。最終ベクトルデータ信号が線ｌ３２により主
記憶制御ユニットにおくられても、格納動作時は無視さ
れる。

■　演算器 第２１図は、演算器０の概略を示したものである。演算
器ｌも同一構造である。本実施例においては、演算回路
ｂ２１０〜ｂ２１３はすでに公知のごとく、各々への入
力に対する部分演算を演算制御回路ｂ２０１〜ｂ２０４
の制御の下で行なうものである。ここで、パイプライン
演算は４つのステージに分けて実行されると仮定してい
るが、このステージ数に％に制限はない。又、演算器０
゜ｌは命令で指定される各種の演算を行いうるものとす
る。本実施例においては、入力オペランドとしてベクト
ルデータ、およびそのデータ有効信号が入力されると、
パイプライン・ステージによって演算され、結果のベク
トルデータと、データ有効信号が同期して出力され□る
こと、最終ベクトルデータ信号が入力されたときには、
この信号もデータ有効信号と同期して出力されることが
特長である。

動作の概略を以下に説明する。

命令制御ユニツ）Ｕ３より線ｔ１０を介して命令起動信
号がアントゲ−）ｇ２ＧＧに入力され、線１１３を介し
てリソース種類、番号がデコーダｂ２００に入力され、
ｌｌＭｔｌｌを介して命令コードがレジスタｒ２００に
入力される。デコーダｂ２００の出力は、それへの入力
が自演算器に対する本のであるときに、°１°となシ、
アンドゲートｇ２００を介しテレジスタＡＩＲ，ｒ２Ｇ
Ｇに線ｔ１１上の命令コードのセットを指示する。

ＡＩＲ，ｒ２ｏｏｏ出力は、演算制御回路ｂ２０１〜ｂ
２０４に入力されて、各ステージにおける演算回路ｂ２
１０〜ｂ２１３の動作を制御する。

一方、ベクトルレジスタユニットから、演算すべきベク
トルデータが線１４１，１４２により、データ有効信号
が線ｔ４３により送出されてくると、ベクトルデータは
レジスタｒ２１０．ｒ２２０に、データ有効信号はフリ
ップフロップｆ２００にセットされる。データ有効信号
＜１４３）は、レジスタｒ２１０．ｒ２２０へのセット
信号としても使用される。レジスタｒ２１０，１２２０
上の内容は、演算回路ｂ２１０にて演算されて、次のサ
イクルにはレジスタｒ２１１．ｒ２２１に中間結果がセ
ットされる。レジスタへのセットはフリップフロップｆ
２００の出力が使用され、この出力はまたフリップフロ
ップｆ２１０に伝えられる。同様に、レジスタｒ２１１
．ｒ２１２の出力は、演算回路ｂ２１１に入力されて演
算を行ない、次のブイクルには、レジスタｒ２１２．ｒ
２２２に中間結果がセットさ、れる。これと同期して、
フリップフロップｆ２０１の出力は、フリップフロップ
ｆ２０２に移される。以下、これを繰返して、演算回路
ｂ２１２、レジスタｒ　２１３、演算回路ｂ２１３とデ
ータが移動するとともに演算が進行し、最終結果がレジ
スタｒ２１４にセットされる。

データ鳴動信号もフリップフロップｆ２０２からフリッ
プフロップｆ　２０３、フリップフロップｆ２０４と移
される。演算結果と、そのデータが有効であることを示
すデータ有効信号は、それぞＦＬ、線１４５と線ｔ４６
により、ベクトルレジスタユニットに戻される。

演算すべきデータがレジスタｒ　２１０　、　ｒ２２Ｇ
から、レジスタｒ２１１．ｒ２２１に移されると、次の
演算すべきデータがレジスタｒ２１０゜ｒ２２０にセッ
トされることは、一般のパイプライン演算器と同様であ
る。

最終ベクトルデータ信号が線１４０により、フリップフ
ロップｆ２１０に入力されると、レジスタへのセットと
同様にして、フリップフロップｆ２１Ｇにセットされる
。データ有効信号が、フリップフロップｆ２００〜ｆ２
０４を移動するのと同期して、最終ベクトルデータ信号
がフリップフロップｆ２１０〜ｆ２１４を移動し、線１
４４に出力され、ベクトルレジスタユニツ）Ｕ４に戻さ
れる。

以上述べ是ように、本発明における演算器ではベクトル
データと、データ有効信号が同期して入力され、データ
有効信号がパイプラインステージを移動すると同期して
、データが演算され、結果＾ がデータ有効信号と同期して出力されることが特長であ
る。最終ベクトルデータ信号についても同様である。

（５）　　まとめ 以上ＨｊｔｋｌＪＬ、たごとく、本発明によれば、次の
ような、従来のベクトルプロセッサにはない機能が実埃
され、よシ性能の高いベクトルプロセッサを実埃するこ
とができる。

α）命令の起動時に、命令の実行に必要な演算器やメモ
リ・リクエスタ等のリソースとベクトルレジスタの空き
の況状のみをチェックすればよく、実行に必要なデータ
が揃っていることまでチェックする必要はないので、命
令起動制御を簡単に行なうことができる。

（２）　　解読済みの命令を複数個保持できる命令キュ
ーを有し、演算器やメモリ・リクエスタの空きの状況に
応じて、論理的に矛盾することなく命令の実行順序を入
れかえて起動することができる回路を備えることにより
、演算器、メモリ・リクエスタの有効利用をはかること
ができる。

（３）毎サイクル、異なるアドレスに対する書込み、絖
出しが可能であるようにベクトルレジスタを構成し、ベ
クトルレジスタへの書込みが非連続であることを許し、
かつ書込みアドレスがいずれの位置にあっても、任意の
時点で続出しを開始し、ベクトル要素を書込みアドレス
を越えることなく読出していくことができるようなチェ
イニング動作が可能となる。

（４）演算器やメモリ・リクエスタにオペランドとして
ベクトルデータを供給するベクトルレジスタの読出しＣ
チェイニングを含む）において、必要とする全オペラン
ドのベクトルデータ間の各要素間の同期をとり、処理に
必要なベクトル要素をすべて揃えて演算器やメモリ・リ
クエスタに供給することができる。

【図面の簡単な説明】

第１図は、本発明によるベクトルプロセッサの概略構成
図、第２図は、本発明にて使用する各種レジスタの形式
を示す図、第３図は、命令制御ユニットの詳細を示す図
、第４図は、命令キューの詳細を示す図、第５図は、リ
ソース使用チェック回路の詳細を示す図、第６図（ａ）
は、レジスタ使用チェック（ロ）路の詳細を示す図、（
ｂ）はチェック条件を示す図、第７図は、レジスタ競合
チェック回路の詳細を示す図、第８図は、命令制御ユニ
ットの変形例を示す図、＃！９図は第８図のｂ３９４の
詳Ｈ７”　ｏ　ｙ　／　図ｓ　Ｋ　１０図は、ベクトル
レジスタユニットの構成を示す図、第１１図は、ベクト
ルレジスタ制御ユニットの詳細図、第１２図は、命令起
動制−回路の詳細を示す図、第１３囚仇ｓ−醸換回路の
詳細を示す図、第１４図は、Ｇ−８変換回路の詳細を示
す図、第１５図は、ベクトルレジスタ制御回路の詳細を
示す図、第１６図は、オペランド制御回路の詳細を示す
図、第１７図は第１６図のタイミング制御回路の動作の
タイムチャート、第１８図は、ベクトルレジスタデータ
ユニットの詳細を示す図、第１９図Ｆｉ第１８図の回路
のタイムチャート、第２０図は、メモリ・リクエスタの
詳細を示す図、第２１図は、演算器の詳細を示す蔦　１
５　　　図 第　１６　　図

Claims (1)

1. 【特許請求の範囲】 １、主記憶と複数のレジスタ間のデータ転送を司さどる
   データ転送回路又は演算器のごとく、命令の指定するデ
   ータ処理の実行に関与する複数のリソース回路と、命令
   を順次解読し、該解読された命令を複数個保持する手段
   と、該リソース回路の各々の使用状況を記憶する第１の
   記憶手段と、該レジスタの各々の使用状況を記憶する第
   ２の記憶手段と、該解読された命令の各々が必要とする
   レジスタとリソース回路の使用可能性を判断する手段と
   、該解読された各々の命令について、当該命令が必要と
   するレジスタとその使用組機および当該命令より先に解
   読され九命令が必要とするレジスタとその使用態様を比
   較し、当該命令を該先に解読された命令より先に実行す
   ることが許されるか否かを検出する手段と、骸判断手段
   と検出手段の出力に依存して該解読された命令の起動順
   序を制御する手段とを有するデータ処理装置。 ２　読出しと書込みが並行して行える複数のベクトルレ
   ジスタと、複数の演算器と、該ベクトルレジスタの各々
   に対応して役けられ、各々が対応するベクトルレジスタ
   に対する先行命令による書込みアドレスを、当該ベクト
   ルレジスタに対する後読の命令による読出しアドレスが
   越えない範囲で該読出しアドレスの更新を行い、中断ご
   とに読出しデータとともにデータ有効信号を送出する複
   数の送出手段と、核複数の送出手段からの骸データと該
   データ有効信号を、核後読命令が使用する演算器に送出
   する手段と、該演算器の各々に対応して設けられ、当該
   演算器を使用する命令の実行に必要なすべてのベクトル
   レジスタから該データ有効信号が入力されたときに、そ
   れらのデータ有効信号とともに入力される核データにつ
   いて演算を行うとともに演算有効データを送出するごと
   く、当該演算器を制御する手段とを有するデータ処理装
   置。