JPS59158441A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置のパイプライン制御方式に関す
る。

（従来技術） 一般にパイプライン制御方式を採用した情報処理装置で
は、命令は複数のパイプラインステージにより分割して
処理されていた。

例えば、命令の取出し、命令の解読、オペランドアドレ
スの計算、オペランドの取出し、演算の実行、結果の格
納などに分割されてきた。

したがって、このような場合には複数の命令を並行に処
理することができるとは云え、先行する命令により記憶
されていたデータが後続する命令のオペランドであった
場合には不具合が生じると云う欠点があった。

牙１図は、このような場合のタイムチャートの一例であ
る。

第１図において、記憶されるべきデータが記憶装置上に
おいて確定されるのはサイクル５で行われ、ＡＤＤ命令
によるオペランドの取出しはサイクル３で行われている
。

したがって、ＡＤＤ命令の処理を一時中断して記憶され
るべきデータを記憶装置に格納した後、オペランドの取
出しを実行しなおさなければならない。　これはパイプ
ラインの乱れと々って性能低下を招くので、このようが
場合には高速な情報処理装置を使用し、オペランドを記
憶装置から取出さずに演算ユニットの内部にある記憶デ
ータをオペランドとして使用していた。

第２図はそのような場合の情報処理装置の一構成例を示
す図である。　第２図において、１．２は第１および第
２のデータ演算レジスタ、３はデータ演算器、４は結果
レジスタ、５はデータ選択器である。　演算器３の出力
、もしくは結果レジスタ４の出力をデータ選択器５に加
えて選択することにより、先行する命令の演算結果を後
続する命令のオペランドとすることができる。

いっぽう、高速の情報処理装置では、演算の高速化のた
めに複数の演算器を設けることがある。

例えば、固定小数点加算器、浮動小数点加算器、乗算器
などを備えることがあるわけである。

このような場合、上記のように演算ユニットの内部のデ
ータをオペランドとして使用しようとすると、ある演算
器の出力を他の演算器の演算レジスタに接続された入力
データ選択器のひとつの入力端子に接続しなければなら
ない。

しかし、この機能を実現しようとすると金物量が増大し
、それに伴って遅延時間が増大して、結果的にはクロッ
クサイクルが長くなす、性能が低下するという欠点があ
った。

（発明の目的） 本発明の目的は、アドレス登録レジスタの内容トオペラ
ンドアドレスレジスタの内容とが一致し、制御情報登録
レジスタの内容と制御情報レジスタの内容とが一致しな
い場合には演算の開始を抑止し、これによりデータが有
効化されていないタイミングを検出して命令の開始を遅
らせ、パイプラインの不具合を検出することができるよ
うに構成したパイプライン制御方式を提供することにあ
る。

（発明の構成） 本発明によるパイプライン制御方式は少なくトモオペラ
ンドアドレスレジスタと、アドレス登録レジスタと、制
御情報レジスタと、制御情報登録レジスタと、牙１およ
び第２の比較器とを具備した構成により実現するもので
ある。

オペランドアドレスレジスタはオペランドアドレスを生
成して格納するためのものであシ、アドレス登録レジス
タはオペランドアドレスを登録するためのものである。

また、制御情報レジスタはパイプラインの制御情報を生
成して格納するだめのものであシ、制御情報登録レジス
タはパイプラインの制御情報を登録するだめのものであ
る。

第１の比較器は、先行する命令に対する制御情報登録レ
ジスタの内容と、後続する命令に対してパイプラインの
制御情報を生成して格納するだめの制御情報レジスタの
内容とを比較するためのものである。

第２の比較器は、先行する命令に対するアドレス登録レ
ジスタの内容と、後続する命令に対するオペランドアド
レスレジスタの内容とを比較するだめのものである。

本発明によるパイプライン制御方式においては、牙１の
比較器の出力が不一致を検出し、牙２の比較器の出力が
一致を検出している場合には、後続する命令の演算実行
の開始を抑止するように動作する。

（実施例） 次に、本発明の実施例について図面を参照して詳細に説
明する。

第３図は、本発明によるパイプライン制御方式を採用し
た情報処理装置の一実施例の概略図である。

第３図において、１００は先行制御ユニット、１０２　
ｉｊｌ演算ユニット、１０４は記憶制御ユニット、１０
６は記憶装置である。

第４図は牙３図に示した先行制御ユニット１００の詳細
なブロック図である。

牙４図において１０は命令レジスタ、１１はインデック
スレジスタファイルである。　インデックスレジスタフ
ァイル１１は信号線２６により命令レジスタ１０に接続
されている。　１３は命令解読器であり、命令レジスタ
１０に対して信号線２５により接続きれている。　命令
解読器１３は命令レジスタ１０の内容を解読し、制御情
報レジスタ１５に対して信号線２９によって接続されて
いる。

１４は加算器であり、命令レジスタ１０のアドレス部と
インデックスレジスタファイル１１とに対してそれぞれ
信号線２７．２８を通じて接続されている。　加算器１
４の出力はオペランドアドレスを示し、これは了ドレス
レジスタ１６に信号線３０により接続されている。

これと同時に、記憶制御ユニット１０４に対して加算器
１４の出力は送出されている。１８１４ストア命令のス
トアアドレスを登録するためのアドレス登録レジスタで
あり、アドレスレジスタ１６に信号線（により接続され
ている。

１７はアドレス登録レジスタ１８の内容に対応してスト
ア命令のパイプライン制御情報を登録するだめの制御情
報レジスタであり、制御情報レジスタ１５に対して信号
線３１により接続されている。

１９は牙１の比較器であり、入力は信号線３１により制
御情報レジスタ１５に接続され、信号線３３により制御
情報登録レジスタ１７に接続されている。

２０は第２の比較器であり、入力は信号線３２によりア
ドレスレジスタ１６に接続されるとともに、信号線３４
によりアドレス登録レジスタ１８に接続されている、 第５図は、第３図に示す演算ユニット１０２のさらに詳
細なブロック図である。

第５図において４０は汎用レジスタファイルであし、演
算に使用される。

４１．４２．４３．４４はそれぞれ牙１〜第４の演算デ
ータ選択器であり、演算に使用するデータを選択するも
のである。

４５．４６．４７．４８はそれぞれ第１〜第４の演算レ
ジスタであり、入力は信号線６１．６２．６３．６４に
よって対応する第１〜第４のデータ選択器４１．４２．
４３．４４に接続されている。　４９は第１の演算器で
あり、入力はそれぞれ信号線６５．６６により対応する
第１および第２の演算レジスタ４５１４６から加えられ
ている。

出力は信号線６９により第１の結果レジスタ５１、なら
びに第１および第２のデータ選択器４１．４２のひとつ
の入力へ接続されている。

５０は第２の演算器であり、入力はそれぞれ信号線６３
．６４により対応する第３および第４の演算レジスタ４
７．４８から加えられている。　出力は信号線７０によ
り第２の結果レジスタ５２、ならびに第３および第４の
データ選択器４３．４４のひとつの入力へ接続されてい
る。

５３は第５のデータ選択器であり、信号線７１．７２に
よシ第１および牙２の結果レジスタ５１．５２にそれぞ
れ接続されている。

その出力は信号線８０により汎用レジスタファイル４０
と、第１〜第４のデータ選択器４１．４２．４３．４４
のひとつの入力へ接続されるとともに、信号線２０２に
よ）先行制御ユニツ）　１００に接続され、信号線２０
８により記憶制御ユニット１０４へ接続されている。

牙１および第３のデータ選択器４１．４３のひとつの入
力端子は信号線６０により汎用レジスタファイル４０に
接続されている。　また、牙２および第４のデータ選択
器４２．４４のひとつの入力端子は信号線２０６により
記憶制御ユニット１０４へ接続されている。

５４はインバータであり、信号線２００により先行制御
ユニット１００に接続されている。

インバータ５４は出力されてくる制御信号の論理を反転
させ、第１および第２のＡＮＤゲート５５．５６に対し
て信号線７２により接続されている。

次に、第４図と第５図とを使用して本発明によるバイブ
ライン制御方式を採用した情報処理装置の動作を詳細に
説明する。

命令が記憶装置から取出され、命令レジスタ１０にセッ
トされると処理が開始される。

命令レジスタ１０の内容は命令解読器１３により解読さ
れ１パイプライン制御情報が制御情報レジスタ１５にセ
ットされる。

そこで、加算器１４によりオペランドアドレスが生成さ
れ、オペランドアドレスはアドレスレジスタ１６にセッ
トされると同時に、記憶制御ユニット１０４に送出され
る。　ここで、パイプライン制御情報は上記命令を演算
ユニット１０２において演算するにあたって、牙１およ
び第２の演算器４９．５０のうちのどちらの演算器を使
用するのかを識別する情報である。

ここでは、第１の演算器４９により実行されるストア命
令と、そのストア命令のストアデータをオペランドとし
、乏・２の演算器５０を使用して実行される演算命令と
を、連続して実行する場合を想定する。

オ６図は、本発明によるパイプライン制御方式の動作を
説明するタイムチャートであシ、各クロックサイクルに
おける各レジスタの内容を表現するものである。

次に、）・４図〜才６図を使用して動作を詳細に説明す
る。

サイクル１で命令レジスタ１０にストア命令がセットさ
れると、命令解読器１３により解読され、パイプライン
制御情報が出力される。

これと同時に、オペランドアドレス（ストアアドレス）
が加算器１４により計算される。

サイクル２でストア命令のオペランドアドレスがアドレ
スレジスタ１６にセットされ、パイプライン制御情報が
制御情報レジスタｂにセットされる。　ことでは、スト
ア命令のパイプライン制御情報の値はＯであり、この値
は第１の演算器４９を使用して演算していることを示す
ものである。

同時に、命令レジスタ１０には次に処理する演算命令が
セットされ、命令解読器１３にょシ解読される。　そこ
で、加算器１４ではオペランドアドレスが計算される。

サイクル３においては、演算命令のオペランドアドレス
がアドレスレジスタ１６にセットされ、パイプライン制
御情報が制御情報レジスタ１５にセットされる。　ここ
では、演算命令のパイプライン制御情報の値は１であり
、この値は第２の演算器５０を使用して演算することを
示すものである。　この場合、ストア命令のオペランド
アドレスがアドレス登録レジスタ１８にセットされ、同
様にストア命令のパイプライン制御情報が制御情報登録
レジスタ１７にセットされる。

また、牙１の演算レジスタ４５がセットされ、ストア命
令の演算が第１の演算器４９により実行される。

このサイクルでは、実行が完了していないストア命令の
オペランドアドレス（アドレス登録レジスタ１８の内容
）と、演算命令のオペランドアドレス（アドレスレジス
タ１６の内容）とが第２の比較器２０で比較される。

同様に、ストア命令のパイプライン制御情報（制御情報
登録レジスタ１７の内容）と、演算命令のパイプライン
制御情報（制御情報レジスタ１５の内容）とが牙１の比
較器１９によシ比較される。

通常、このサイクルで演算命令のオペランドの取出しが
行われる。　このとき、牙２の比較器２０により比較さ
れたアドレス登録レジスタ１８の内容とアドレスレジス
タ１６の内容とが一致していれば、実行が完了していな
いストア命令のストアデータをオペランドとして処理が
行われているわけである。

そこで、演算ユニット内のデータを演算命令のオペラン
ドとして使用するように牙２の比較器２０から制御信号
−人が送出され、これによ′り第２および牙４の選択器
’２．４４が制御される。

このとき、第１の比較器１９によシ比較された制御情報
登録レジスタ１７の内容と制御情報レジスタ１５の内容
とが不一致であれば、ストア命令を実行している演算器
と、演算命令を実行する演算器とが異方るわけである。

この場合、他の演算器の出力からさらに別の他の演算器
により使用される演算レジスタに通じるデータバスが存
在し危いので、演算命令のオペランドは準備できず、演
算開始を遅らせなければならない。

したがって、牙２の比較器２０により一致が検出されて
信号線３６の論理値が１に々す、第１の比較器１９によ
り不一致が検出されて信号線３５の論理値が１になる。

　そこで、第１のＡＮＤゲート２１により信号線２００
上の信号の論理値が１になる。

次に、インバータ５４でコンブリメントがとられ、信号
線７２の論理値がＯとなると、この信号は第３のＡＮＤ
ゲート５６を通り、第３および第４の演算レジスタ４７
．４８のストローブを抑止して演算開始を抑止する。　
ここで、制御信号−Ｂは信号線Ｍを介して牙１のＡＮＤ
ゲート２１のひとつの入力に接続され、上記検出出力を
制御する。

サイクル４ではストア命令により記憶されるデータハ、
第１の結果レジスタ５１にセットされる。

したがって、ｆ５の選択器５３により信号線７１を介し
て第１の結果レジスタ５１の内容が選択され、信号線８
０を介して第４の選択器４４に導かれ、さらに第４の演
算レジスタ４８へと転送される。

次に、サイクル５ではこのデータが第４の演算レジスタ
４８に演算命令のオペランドとしてセットされ、命令の
実行が開始される。

以上説明したように、演算ユニット内でデータが有効化
されていないタイミングを検出し、命令実行開始を遅ら
せることＫより、金物量の増加やクロックサイクルが長
くなることを防ぎ、性能低下を防ぐことができる。

本実施例においてｉｄ、演算器が２組の場合を説明した
が、演算器が３組以上ある場合にも適用できるととは勿
論である。

まだ、ストア命令のアドレス登録レジスタと制御情報登
録レジスタとけ１紹であるが、複数組である場合にも本
発明を適用することができる。

（発明の効果） 本発明は以上説明したように、アドレス登録レジスタの
内容とオペランドアドレスレジスタの内容とが一致し、
制御情報登録レジスタの内容と制御情報レジスタの内容
とが一致しない場合には演算の開始を抑止し、これによ
りデータが有効化されていないタイミングを検出して命
令実行開始を遅らせるように構成することにより必要な
金物量を削減し、クロックサイクルを短縮してバイブラ
イン処理の性能を向上できると云う効果がある。

【図面の簡単な説明】

牙１図は、従来のパイプライン制御方式による情報処理
装置において、不具合が生ずる場合の演算タイムチャー
トの一例を示す図である。 牙２図は、従来のパイプライン制御方式による演算ユニ
ットの一構成例を示すブロック図である。 牙３図は、本発明によるパイプライン制御方式を採用し
た情報処理装置の一実施例を示すブロック図である。 牙４図は、第３図に示す先行制御ユニットの詳細なブロ
ック構成図である。 第５図は、第３図に示す演算ユニットの詳細なブロック
構成図である。 劃・６図は、本発明によるパイプライン制御方式の動作
を説明するタイムチャートである。 １．２．４．１０．１５〜１８．４５〜４８・・・レジ
スタ３．４９・・・演算器 ５．４１〜４４．５３・・・選択器 １１．４０・・・ファイル　　１３・・・解読器１４・
・・加算器　　　　　１９．２０・・・比較器２１．５
５．５６・・・ＡＮＤゲート ５４・・・インバータ １００・・・先行制御ユニット １０２・・・演算ユニット １０４・・・記憶制御ユニット １０６・・・記憶装置 特許出願人　日本電気株式会社 代理人　弁理士　　井　ノ　ロ　　　壽才１図 り０−２り　１イクノＬ　　　　　トーに一や−−ニー
ａヨーー二竺−ヨーー戸］−や−−６−ヨ５ＴＯＲＥ　
介＋　　　　　　　　−−一−−−　実ｆＴヂ４蛸オ２
図 才３図 ００

Claims (1)

【特許請求の範囲】
1. 少なくともオペランドアドレスを生成して格納するだめ
   のオペランドアドレスレジスタと、前記オペランドアド
   レスを登録するだめのアドレス登録レジスタと、パイプ
   ラインの制御情報を生成して格納するだめの制御情報レ
   ジスタと、前記パイプラインの制御情報を登録するだめ
   の制御情報登録レジスタと、先行する命令に対する前記
   制御情報登録レジスタの内容と後続する命令に対して前
   記パイプラインの制御情報を生成して格納するだめの制
   御情報レジスタの内容とを比較するための第１の比較器
   と、前記先行する命令に対する前記アドレス登録レジス
   タの内容と、前記後続する命令に対する前記オペランド
   アドレスレジスタの内容とを比較するための牙２の比較
   器とを具備し、前記第１の比較器の出力が不一致を検出
   し、かつ、前記第２の比較器の出力が一致を検出してい
   る場合には、前記後続する命令の演算実行の開始を抑止
   するように構成したことを特徴とするパイプライン制御
   方式。