JPS5844569A - 命令処理同期制御方式 - Google Patents
命令処理同期制御方式Info
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- JPS5844569A JPS5844569A JP14297681A JP14297681A JPS5844569A JP S5844569 A JPS5844569 A JP S5844569A JP 14297681 A JP14297681 A JP 14297681A JP 14297681 A JP14297681 A JP 14297681A JP S5844569 A JPS5844569 A JP S5844569A
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- 230000001360 synchronised effect Effects 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 21
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 241000255925 Diptera Species 0.000 description 1
- 208000003028 Stuttering Diseases 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ベクトル処理においてメモリビジーなどによ
り処理中断が生じた場合の命令処理同期制御方式に関す
る。
り処理中断が生じた場合の命令処理同期制御方式に関す
る。
複数のエレメントを有する第２オペラ／ドＡ＝１・ｅＵ
ｓ・・・・・−・・ｅａｎ−’＋と複数のエレメントを
有する第３オペランドＢ＝ｂ・、ｂ！、・・・・・・・
・・ｂｎ−ｔで対応するエレメント同士に演算１施し、
結果の第１オペランド、Ｃ＝ｅ・、ＣＩ、・＋＋＋＋＋
＋＋Ｃｎ−１（ここで演算が加算なら、ｅｌ＝ｌｉ＋ｂ
ｉ 、 ｉは０ 、１ 、２ 、 ＝−＝−ｎ−１のい
ずれか）を得るような処理装置がある。これはベクトル
処理装置と呼ばれ、これに対してオペランドのエレメン
トが１１１（ｎ＝１）に限定された従来の汎用処理装置
をスカラー処理装置と称する。第１図にベクトル処理装
置の構成を示す。この図に示すようにベクトル処理装置
は命令制御部、主記憶Ｍ８ｕの制御部＠ ＭＣｕに対−
しロード、ストア処理をするメモリアクセス処理部、ベ
クトルレジスタ、加算器および乗算器を含む演算処理部
を備える。ベクトルレジスタは、ロード／ストアされる
複数の工レメントからなる複数のベクトルデータ金収容
する。ベクトル命令は命令コード、第１オペランド指定
、第２オペランド指定および第３オペランド指定より成
る。例えばＶＭｌ、２．３はベクトルレジスタ２とベク
トルレジスタ３の内容を乗算（ＶＭ：ベクトルマルチ）
シ、ベクトルレジスタ１に結果を入れようというベクト
ル乗算命令である。またＶＡ４．５．１ｕベクトルレジ
スタ５とベクトルレジ艮夕１や内容を加算（ＶＡ：ペク
ト〃ア、ド）し、結果をベクトルレジスタ４に入れよと
いうベクトル加算命４大ある。
ｓ・・・・・−・・ｅａｎ−’＋と複数のエレメントを
有する第３オペランドＢ＝ｂ・、ｂ！、・・・・・・・
・・ｂｎ−ｔで対応するエレメント同士に演算１施し、
結果の第１オペランド、Ｃ＝ｅ・、ＣＩ、・＋＋＋＋＋
＋＋Ｃｎ−１（ここで演算が加算なら、ｅｌ＝ｌｉ＋ｂ
ｉ 、 ｉは０ 、１ 、２ 、 ＝−＝−ｎ−１のい
ずれか）を得るような処理装置がある。これはベクトル
処理装置と呼ばれ、これに対してオペランドのエレメン
トが１１１（ｎ＝１）に限定された従来の汎用処理装置
をスカラー処理装置と称する。第１図にベクトル処理装
置の構成を示す。この図に示すようにベクトル処理装置
は命令制御部、主記憶Ｍ８ｕの制御部＠ ＭＣｕに対−
しロード、ストア処理をするメモリアクセス処理部、ベ
クトルレジスタ、加算器および乗算器を含む演算処理部
を備える。ベクトルレジスタは、ロード／ストアされる
複数の工レメントからなる複数のベクトルデータ金収容
する。ベクトル命令は命令コード、第１オペランド指定
、第２オペランド指定および第３オペランド指定より成
る。例えばＶＭｌ、２．３はベクトルレジスタ２とベク
トルレジスタ３の内容を乗算（ＶＭ：ベクトルマルチ）
シ、ベクトルレジスタ１に結果を入れようというベクト
ル乗算命令である。またＶＡ４．５．１ｕベクトルレジ
スタ５とベクトルレジ艮夕１や内容を加算（ＶＡ：ペク
ト〃ア、ド）し、結果をベクトルレジスタ４に入れよと
いうベクトル加算命４大ある。
ベクトル命令を処理する場合には′、処理を高速に行な
う冷めに１演算処理部をノくイブライン構造にし、先行
のエレメントの演算処理が完了する前に後続のエレメン
トを投入するよう吟じている。
う冷めに１演算処理部をノくイブライン構造にし、先行
のエレメントの演算処理が完了する前に後続のエレメン
トを投入するよう吟じている。
例えば、ベクトル加算命令を行なうときは■デーｐｏＨ
出１．．ＣＲＥｈｏ ）、０両オペランドの指数比較（
ＣＯＭＰＡＲＥ ）、■指数を合わせるためのシフト（
ＰＲＥ ５ＨＩＦＴ）、■加算（ＡＤＤ）、■演算後正
規化のためのシフト（ＰＯ８Ｔ ５）ＬＩＦＴ）、■デ
ータの書込み（ＷＲＩＴＥ）、０６段階の処理となあ−
、′これらが第２図に示すように逐次かつ同時に実行さ
れる。即ちエレメントＯＫついてはａ・、ｂ・の続出し
、指数比較、プリシフト・・・・・・・・・が逐次行な
われ、エレメントについても同様であるがタイミングは
１処理タイミングτ拳だけ遅れ１、−エレメント２につ
いても同様であるがタイミングは２処理タイミングだけ
遅れ、以下これに準する。従ってエレメント全体の処理
状況は図示のように平行四辺形で表わされる。ＥＯＴＩ
ＩＴ・・・・・・・・・はエレメント０の処理、エレメ
ント１の処理・・・・・・・・・を示す。
出１．．ＣＲＥｈｏ ）、０両オペランドの指数比較（
ＣＯＭＰＡＲＥ ）、■指数を合わせるためのシフト（
ＰＲＥ ５ＨＩＦＴ）、■加算（ＡＤＤ）、■演算後正
規化のためのシフト（ＰＯ８Ｔ ５）ＬＩＦＴ）、■デ
ータの書込み（ＷＲＩＴＥ）、０６段階の処理となあ−
、′これらが第２図に示すように逐次かつ同時に実行さ
れる。即ちエレメントＯＫついてはａ・、ｂ・の続出し
、指数比較、プリシフト・・・・・・・・・が逐次行な
われ、エレメントについても同様であるがタイミングは
１処理タイミングτ拳だけ遅れ１、−エレメント２につ
いても同様であるがタイミングは２処理タイミングだけ
遅れ、以下これに準する。従ってエレメント全体の処理
状況は図示のように平行四辺形で表わされる。ＥＯＴＩ
ＩＴ・・・・・・・・・はエレメント０の処理、エレメ
ント１の処理・・・・・・・・・を示す。
ところで演算処理ではある処理ＴＲＩの結果を使用して
次の処理ＴＲ１’ｉ行なう場合があるが、メモリビジー
などで処理部ＴＲ，の実行が遅れると当然次の処理ＴＲ
２は実行できず、ＴＲ，処理待ちとなる。
次の処理ＴＲ１’ｉ行なう場合があるが、メモリビジー
などで処理部ＴＲ，の実行が遅れると当然次の処理ＴＲ
２は実行できず、ＴＲ，処理待ちとなる。
そして蚊ＴＲｔの処理が終って次の処理ＴＲ：の実行が
開始される。例えば次のような命令群を考える。
開始される。例えば次のような命令群を考える。
■ＶＬ２ 、 Ａ （メモリアドレスＡの内容をベクト
ルレジスタ２にロードせよ）、■ＶＡ３，０．２（ベク
トルレジスタ２．０の内容を加算してレジスタ６に入れ
よ）、■ＶＡ４ 、１ 、２、■ＶＬ５．Ｂ（メモリア
ドレスＢの内容をベクトルレジスタ５にロードせよ）、
■ＶＭ６．．５ 、５ （ベクトルレジ、Ｘり３１５の
内容を乗算して結果をベクトルレジスタ６に入れよ）、
■ＶＭ７．４．５、この命令列では処理■。
ルレジスタ２にロードせよ）、■ＶＡ３，０．２（ベク
トルレジスタ２．０の内容を加算してレジスタ６に入れ
よ）、■ＶＡ４ 、１ 、２、■ＶＬ５．Ｂ（メモリア
ドレスＢの内容をベクトルレジスタ５にロードせよ）、
■ＶＭ６．．５ 、５ （ベクトルレジ、Ｘり３１５の
内容を乗算して結果をベクトルレジスタ６に入れよ）、
■ＶＭ７．４．５、この命令列では処理■。
■などは、処理■、■の実行が終了しないと実行できな
い。このように、先行命令の結果を後続命令で使用する
とき、それらの命令間に連＠（チェイン）、があ、ると
いう。そしてメモ゛すはアクセス処理部だけでなくチャ
ネルその他も使用するので常にアクセスヅとは限らない
。
い。このように、先行命令の結果を後続命令で使用する
とき、それらの命令間に連＠（チェイン）、があ、ると
いう。そしてメモ゛すはアクセス処理部だけでなくチャ
ネルその他も使用するので常にアクセスヅとは限らない
。
メモη・アクセスに遅れがなければ上記命令列゛、の実
行は第・６図の如くなる。即ち命令■ＶＬ２．Ａは各ベ
クトルエレメントＥ・ｅ Ｅｌ・・・・・・・・・につ
いて逐１次実行され、ベクトルレジスタ２へ書込まれて
ゆく、次の命令■ＶＡ５，０．２はレジスタ２にエレメ
ントＥｏ、ｇ１・・・・・・・・・が書込まれるにつれ
て、第０．第１・・・・・・・・・エレメントから実行
してゆけるので、レジス、＄２へ最１７）のニレメン）
ＫＯが書込ま、れる時点力ら１タイミング以上ずれた
だけで直ちに第０エレメント側から実行開始される。こ
れをベク）λ処理の連鎖化（チェイニング）という二次
の命令■け■の結果を使うだけであるから■と同時にス
タートさせてもよいが、■と同じベクトルアット°ＶＡ
であるので使用ノ１−ドウエアが同じであるという関係
上■の処理待ちとなる。次の命令■の結果は命令■で使
用するだけであるのでそれ迄に終れば（レジスタ５への
第０エレメントの格納を裟）よく、図示の如き適当なタ
イミングで実行する。命令■は乗算器が加算器とは別で
あれば命令■２．■などと同時に実行してよいが、本例
ではＩ司じ、、Ｅ＊ウェアを使用する、従って■の後と
している。命令のは命令■と■の結果を使用するのでそ
れらの実行後なら何時でもよいが、同様な理由で命令■
の後で行なう。
行は第・６図の如くなる。即ち命令■ＶＬ２．Ａは各ベ
クトルエレメントＥ・ｅ Ｅｌ・・・・・・・・・につ
いて逐１次実行され、ベクトルレジスタ２へ書込まれて
ゆく、次の命令■ＶＡ５，０．２はレジスタ２にエレメ
ントＥｏ、ｇ１・・・・・・・・・が書込まれるにつれ
て、第０．第１・・・・・・・・・エレメントから実行
してゆけるので、レジス、＄２へ最１７）のニレメン）
ＫＯが書込ま、れる時点力ら１タイミング以上ずれた
だけで直ちに第０エレメント側から実行開始される。こ
れをベク）λ処理の連鎖化（チェイニング）という二次
の命令■け■の結果を使うだけであるから■と同時にス
タートさせてもよいが、■と同じベクトルアット°ＶＡ
であるので使用ノ１−ドウエアが同じであるという関係
上■の処理待ちとなる。次の命令■の結果は命令■で使
用するだけであるのでそれ迄に終れば（レジスタ５への
第０エレメントの格納を裟）よく、図示の如き適当なタ
イミングで実行する。命令■は乗算器が加算器とは別で
あれば命令■２．■などと同時に実行してよいが、本例
ではＩ司じ、、Ｅ＊ウェアを使用する、従って■の後と
している。命令のは命令■と■の結果を使用するのでそ
れらの実行後なら何時でもよいが、同様な理由で命令■
の後で行なう。
ベクトル処理では主記憶は複数のノ（ンクに分け、イン
ターリーブ全行なっている。し力為し、・インターリー
ブしていても、主記憶のサイクルタイムの間に同一パン
クに後続−のアクセス力（来たてきには後続のアクセス
は待たされる。またチャネルプロセ、す（ＣＨＰ）等の
他装置とメモリアクセスバンクが競合すると、ベクトル
命令のメモリアクセスは待たされる。メモリアクセスが
待たされる場合は単純にはチェイニングは行なえない。
ターリーブ全行なっている。し力為し、・インターリー
ブしていても、主記憶のサイクルタイムの間に同一パン
クに後続−のアクセス力（来たてきには後続のアクセス
は待たされる。またチャネルプロセ、す（ＣＨＰ）等の
他装置とメモリアクセスバンクが競合すると、ベクトル
命令のメモリアクセスは待たされる。メモリアクセスが
待たされる場合は単純にはチェイニングは行なえない。
例えば命令■の処理であるエレメントＥｌまでのレジス
タ２への格納が終って次のエレメントＥｉ、、ではメモ
リアクセス全待機させられたとすると、命令■ではその
Ｅｉ＋ｌ 以Ｎのエレメントはレジスタ２のＥｉ＋１以
降に対応する個所の無意味なデータとの加算をしてしま
う。そこで従来は（１）ロード命令を出すとき、その命
令内の各エレメント間で、サイクルタイム間にバンクの
ぶつかシがないことを確認し、（＋ｉ） ＣＨＰ等の他
からのアクセスがないことを確認し、０１Ｄそのロード
命令がメモリアクセス全行なっているときは、他のメモ
リアクセステ禁止する、ようＫして即ちメモリアクセス
に遅れが生じないようにした状態でのみ、チェイニング
を行なうよう処していた。このため前記命令■のあるエ
レメントで、サイクルタイムの間バンクのぶつかシがあ
る場合にはチェイニングを行なえず、第４図のような命
令処理タイムチャートになる。
タ２への格納が終って次のエレメントＥｉ、、ではメモ
リアクセス全待機させられたとすると、命令■ではその
Ｅｉ＋ｌ 以Ｎのエレメントはレジスタ２のＥｉ＋１以
降に対応する個所の無意味なデータとの加算をしてしま
う。そこで従来は（１）ロード命令を出すとき、その命
令内の各エレメント間で、サイクルタイム間にバンクの
ぶつかシがないことを確認し、（＋ｉ） ＣＨＰ等の他
からのアクセスがないことを確認し、０１Ｄそのロード
命令がメモリアクセス全行なっているときは、他のメモ
リアクセステ禁止する、ようＫして即ちメモリアクセス
に遅れが生じないようにした状態でのみ、チェイニング
を行なうよう処していた。このため前記命令■のあるエ
レメントで、サイクルタイムの間バンクのぶつかシがあ
る場合にはチェイニングを行なえず、第４図のような命
令処理タイムチャートになる。
第４図を見れば明らかなようＫこの方式では、後続する
■命令の一部のエレメントは実行できるのに命令■の実
行完了まで命令■の実行は待たされ、システム資源が有
効に使用されていないことＫなる。またＣＨＰ等の他装
置は完全に待たされるため、インタリープの効果が減少
させられる。
■命令の一部のエレメントは実行できるのに命令■の実
行完了まで命令■の実行は待たされ、システム資源が有
効に使用されていないことＫなる。またＣＨＰ等の他装
置は完全に待たされるため、インタリープの効果が減少
させられる。
本発明はかかる点を改善し、処理待ちを可及的に減少さ
せて所要時間を短縮し、また資源の有効利用を図ろうと
するものである０本発明ではメモリアクセスに中断があ
っても、それ迄にロードされてきたエレメントは半速処
理するようなチェイニング制御を行なうようにする。
せて所要時間を短縮し、また資源の有効利用を図ろうと
するものである０本発明ではメモリアクセスに中断があ
っても、それ迄にロードされてきたエレメントは半速処
理するようなチェイニング制御を行なうようにする。
すなわち第５図に示すように、ロード命令■でエレメン
トデータをベクトルレジスタ２に書込んだときにはチェ
イニングを行ない、後続命令■を実行させるが、先行ロ
ード命令■がメモリアクセス不可のため、途中でエレメ
ントデータを書込めなぐなったときは、チェイニングし
ている後続命令■を停止させるようにする。このとき、
チェイニングが有るか無いかを確認しないで、単にロー
ド命令においてエレメントデータをベクトルレジスタに
書込めなかったということだけでこのとき走っている演
算処理を停止させるなら５、チェイニングの同期制御は
簡単になるが、第５図の命令■。
トデータをベクトルレジスタ２に書込んだときにはチェ
イニングを行ない、後続命令■を実行させるが、先行ロ
ード命令■がメモリアクセス不可のため、途中でエレメ
ントデータを書込めなぐなったときは、チェイニングし
ている後続命令■を停止させるようにする。このとき、
チェイニングが有るか無いかを確認しないで、単にロー
ド命令においてエレメントデータをベクトルレジスタに
書込めなかったということだけでこのとき走っている演
算処理を停止させるなら５、チェイニングの同期制御は
簡単になるが、第５図の命令■。
■のように、■の実行中断によってチェイニングしてい
ない命令■まで中断させてしまい、性能はよくない。
ない命令■まで中断させてしまい、性能はよくない。
本発明は、先行するロード命令に後続命令がチェイニン
グしているか否かを検査し、チェイニングしているとき
で、先行するロード命令におけるエレメントデータのベ
クトルレジスタへの書込みが中断し象ときのみ、その期
間中、後続のチェイニングしている命令処理を中断させ
て、同期処理を行ない、チェイニングしていないときＫ
は、それらのロード命令および他命令は非同期に並列処
理させることｋよってシステム資源の有効利用と、性能
向上を計るものである。
グしているか否かを検査し、チェイニングしているとき
で、先行するロード命令におけるエレメントデータのベ
クトルレジスタへの書込みが中断し象ときのみ、その期
間中、後続のチェイニングしている命令処理を中断させ
て、同期処理を行ない、チェイニングしていないときＫ
は、それらのロード命令および他命令は非同期に並列処
理させることｋよってシステム資源の有効利用と、性能
向上を計るものである。
第６図に本発明の場合のタイムチャー）１示す。
命令■においてアクセス可能は第４ニレメン） Ｅｓま
でで以後は待機となったとすると、チェイニングしてい
る命令■があるのでニレ、メントＥ３がレジスタ２に書
込まれたタイミングでクロ、りｔｔｈめる。従りて命令
■では第１．第２．第３エレメントＥ・ｅ Ｅｌ ＊
Ｅ２の処理が一部実行されてただけで処理中断となる。
でで以後は待機となったとすると、チェイニングしてい
る命令■があるのでニレ、メントＥ３がレジスタ２に書
込まれたタイミングでクロ、りｔｔｈめる。従りて命令
■では第１．第２．第３エレメントＥ・ｅ Ｅｌ ＊
Ｅ２の処理が一部実行されてただけで処理中断となる。
そして本例では４クロ、り周期後にアクセス可となり、
後続のエレメントｇａ ｅ Ｉｊｌ・−・・・・・・・
がレジスタ２に書込まれ始めたとき命令■の実行を再開
する。次にロード命令■においても中断が生じたが、同
時に実行されている演算命令■は■とチェイニングして
いないのでクロックを止めることはせず、命令■の実行
中断、命令■け処理続行とする。このようにすれば第４
図の方式では中断は同様に４＋４＝８クロック周期であ
るのに命令■の実行間、始までに４２クロック周期要し
たが、第６図の方式では６０り目、り周期で済む。
後続のエレメントｇａ ｅ Ｉｊｌ・−・・・・・・・
がレジスタ２に書込まれ始めたとき命令■の実行を再開
する。次にロード命令■においても中断が生じたが、同
時に実行されている演算命令■は■とチェイニングして
いないのでクロックを止めることはせず、命令■の実行
中断、命令■け処理続行とする。このようにすれば第４
図の方式では中断は同様に４＋４＝８クロック周期であ
るのに命令■の実行間、始までに４２クロック周期要し
たが、第６図の方式では６０り目、り周期で済む。
またこの方式では前記（ｉ） （ｉｉ） （ｉｉＤの制
御は不要に、なるため、ロード命令を出すとき、その命
令内の各ニレメン、ト間でサイクルタイムの間にバンク
のぶつかシが有るか否かを確認する必要がなくなシ、更
に、メモリには、ＣＨ２等他装置からのアクセスも並行
して実行できるととくなる。
御は不要に、なるため、ロード命令を出すとき、その命
令内の各ニレメン、ト間でサイクルタイムの間にバンク
のぶつかシが有るか否かを確認する必要がなくなシ、更
に、メモリには、ＣＨ２等他装置からのアクセスも並行
して実行できるととくなる。
これは、ベクトル処理装置に複数のメモリアクセス処理
部すなわち複数のロード−理部やストア処理部を置いて
も、それらｔ並＾に実行させながらチェイニングを行な
うことを可能とするので、ロード処理部ｔ−２個置き、
後続演算命令の第３オペランドと第２オペランドを各ロ
ード処理部でロード１ながら、その後続演算命苓ヲチエ
イニング゛しながら実行するようなとき、とりわけ有効
となる。ま禿命令■と命令■のプログラ４上の順序を入
れすえておけばＶＬ命令■の実行を早（スーートさせる
。ことができるため、＃ｖＬ命令命令部理が遅れたとし
ても、ｖ人命令■の処理を非同期に並列に実行しながら
、ＶＭ命令■の、実行時にはベクトルレジスタにデータ
が揃っているようｋすることができる。すなわち、メモ
リアクセスによる遅れを見えなくすることができる。第
７図に本発明の実施例を示す、１０．１２，１４．１６
，１８はレジスタ、２０は命令デコーダ、２２は命令発
信制御回路、２４．２６は一致回路、２８はオーア′ゲ
ート、５０．５２はアンドゲート、５４はインバータで
ある。矩形枠６６は実行中アクセス命令管理部、５８は
実行中演算命令管理部を示す。！７図は第１図のベクト
ル処理部に相当するもので、命令処理部、ロード処理部
、ベクトルレジスタ、演算処理部は第１図のそれに対応
する。
部すなわち複数のロード−理部やストア処理部を置いて
も、それらｔ並＾に実行させながらチェイニングを行な
うことを可能とするので、ロード処理部ｔ−２個置き、
後続演算命令の第３オペランドと第２オペランドを各ロ
ード処理部でロード１ながら、その後続演算命苓ヲチエ
イニング゛しながら実行するようなとき、とりわけ有効
となる。ま禿命令■と命令■のプログラ４上の順序を入
れすえておけばＶＬ命令■の実行を早（スーートさせる
。ことができるため、＃ｖＬ命令命令部理が遅れたとし
ても、ｖ人命令■の処理を非同期に並列に実行しながら
、ＶＭ命令■の、実行時にはベクトルレジスタにデータ
が揃っているようｋすることができる。すなわち、メモ
リアクセスによる遅れを見えなくすることができる。第
７図に本発明の実施例を示す、１０．１２，１４．１６
，１８はレジスタ、２０は命令デコーダ、２２は命令発
信制御回路、２４．２６は一致回路、２８はオーア′ゲ
ート、５０．５２はアンドゲート、５４はインバータで
ある。矩形枠６６は実行中アクセス命令管理部、５８は
実行中演算命令管理部を示す。！７図は第１図のベクト
ル処理部に相当するもので、命令処理部、ロード処理部
、ベクトルレジスタ、演算処理部は第１図のそれに対応
する。
命令制御部において、フェッチ（巧した命令はレジスタ
１０に格納され、次いで命令デーコード（ロ）用レジス
タ１２に移され、デコーダ２０で解読され、然るのち命
令発信待合せ（２）レジスタ１４に格納される。レジス
タ１４内の命令は、先行中の命令とオペランドレジスタ
のレジスタ干渉がないこと、演算処理部が空−ているこ
と、かつ命令制御部の管理部５６．３８が空いているこ
と等を確認して命令実行に移る。前記命令列■〜■の場
合は次のようＫなる。フェッチされた命令■はレジスタ
１０．１２．デコーダ２０、レジスタ１４、回路２２を
通って管理部３６のレジスタ１６に入る。
１０に格納され、次いで命令デーコード（ロ）用レジス
タ１２に移され、デコーダ２０で解読され、然るのち命
令発信待合せ（２）レジスタ１４に格納される。レジス
タ１４内の命令は、先行中の命令とオペランドレジスタ
のレジスタ干渉がないこと、演算処理部が空−ているこ
と、かつ命令制御部の管理部５６．３８が空いているこ
と等を確認して命令実行に移る。前記命令列■〜■の場
合は次のようＫなる。フェッチされた命令■はレジスタ
１０．１２．デコーダ２０、レジスタ１４、回路２２を
通って管理部３６のレジスタ１６に入る。
続いて命令■がフェッチされかつシフト等されてレジス
タ１４に入り、該レジスタで回路２２により命令発信条
件が検査される。命令■のオペランドはその第５が命令
■の第１オペランドと一致しているのでチェイニングし
ていることが分ね、該命令■はレジスタ１４で待たされ
る。命令■の実行が進んでロードデータエレメントをベ
クトルレジスタ２に書込み開始すると、それを示すフラ
グＷＦがロード処理部から送られ、これはインバータ３
４で反転されてＨ（ハイ）ｄレベル信号がＬ”（ｏ −
） ｖベル信号に変り、アンドゲート３０を閉じて命令
発信条件信号を消滅させる（Ｌレベルにするう・、そこ
で待機は解除となり、演算命令゛■は回路２・２を通っ
てベクトル処理装置の演算処理部／アクセス処理部の起
動情報ｓｂとなり命苓■の実行を開始させると共に、管
理部３βのレジスタ１８に格納される。またこのとｉア
ンドゲート３２から同期動作開始信号Ｓｔが出力され、
ロード処理部の同期制御回−に入力される。これＫより
ロード処理部は、命令■の実行中アクセス中断が生じて
レジスタへ後続データエレメントの書込臥が不可能にな
り友ときは、クロ、りを止めて漏＋（２）の実行も中断
させる。Ｓ命は演算処理部へ入力する同期制御信号であ
り、演算停止、再開を指示する。
タ１４に入り、該レジスタで回路２２により命令発信条
件が検査される。命令■のオペランドはその第５が命令
■の第１オペランドと一致しているのでチェイニングし
ていることが分ね、該命令■はレジスタ１４で待たされ
る。命令■の実行が進んでロードデータエレメントをベ
クトルレジスタ２に書込み開始すると、それを示すフラ
グＷＦがロード処理部から送られ、これはインバータ３
４で反転されてＨ（ハイ）ｄレベル信号がＬ”（ｏ −
） ｖベル信号に変り、アンドゲート３０を閉じて命令
発信条件信号を消滅させる（Ｌレベルにするう・、そこ
で待機は解除となり、演算命令゛■は回路２・２を通っ
てベクトル処理装置の演算処理部／アクセス処理部の起
動情報ｓｂとなり命苓■の実行を開始させると共に、管
理部３βのレジスタ１８に格納される。またこのとｉア
ンドゲート３２から同期動作開始信号Ｓｔが出力され、
ロード処理部の同期制御回−に入力される。これＫより
ロード処理部は、命令■の実行中アクセス中断が生じて
レジスタへ後続データエレメントの書込臥が不可能にな
り友ときは、クロ、りを止めて漏＋（２）の実行も中断
させる。Ｓ命は演算処理部へ入力する同期制御信号であ
り、演算停止、再開を指示する。
一致回路２４．２６の一方の端子へはレジスタ１６中の
命令■の第１オペランド本例ではレジスタ番号２が入力
され、２４の他方の端子にはレジスタ１４内の命令■の
第２オペランドがまた２６の他方の端子には同レジスタ
１４内の命令■の第５オペランドが入力され（これらは
逆−＋吃よい）、両者比較される。従って命令■の＠２
．第３オペランドの一方でも命令■の第１オベラレドと
同じであれば、従りて命令■が命令■とチェイニングし
ておれば一致回路２４．２６のいずれかから一致出力が
あり、これがアントゲ−）５０．３２の一方の入力とな
る。従ってチェイニングしていなければアンドゲート３
０の出力Ｓｓはなく、回路２２けロード命令の次の演算
命令は直ちに発信号とする。チェイニングしている場合
は、前述のようにフラグＷＦの到来を待つ。またアンド
３２はチェイニングしておればオアゲート２８の出力で
開可能となっており、回路２２が演算処理部起動信号Ｓ
ｄｉ出力するとき前述の信号Ｓｅ′ｆｒ出力する。
命令■の第１オペランド本例ではレジスタ番号２が入力
され、２４の他方の端子にはレジスタ１４内の命令■の
第２オペランドがまた２６の他方の端子には同レジスタ
１４内の命令■の第５オペランドが入力され（これらは
逆−＋吃よい）、両者比較される。従って命令■の＠２
．第３オペランドの一方でも命令■の第１オベラレドと
同じであれば、従りて命令■が命令■とチェイニングし
ておれば一致回路２４．２６のいずれかから一致出力が
あり、これがアントゲ−）５０．３２の一方の入力とな
る。従ってチェイニングしていなければアンドゲート３
０の出力Ｓｓはなく、回路２２けロード命令の次の演算
命令は直ちに発信号とする。チェイニングしている場合
は、前述のようにフラグＷＦの到来を待つ。またアンド
３２はチェイニングしておればオアゲート２８の出力で
開可能となっており、回路２２が演算処理部起動信号Ｓ
ｄｉ出力するとき前述の信号Ｓｅ′ｆｒ出力する。
第６図の下部タイムチャートのＦ 、 Ｄ 、 Ｑ 、
Ｌ 、 Ｅ。
Ｌ 、 Ｅ。
ＷＦは第７図で説明したそれに対応し、第６図上部の命
令実行状況を命令フェッチ、デコードなどを含めて説明
するものである。
令実行状況を命令フェッチ、デコードなどを含めて説明
するものである。
以上説明したように本発明によればアクセス中断が生じ
てもベクトル処理遅れを可及的に短縮す゛ること瀘でき
、勿論ベクトル処理−に何ら不都合、支障はない利点が
得られる。なお以上ではロード命令と演算命令とでチェ
イニングがある場合、ない場合に・ついての同期制御に
ついて説明したが、。
てもベクトル処理遅れを可及的に短縮す゛ること瀘でき
、勿論ベクトル処理−に何ら不都合、支障はない利点が
得られる。なお以上ではロード命令と演算命令とでチェ
イニングがある場合、ない場合に・ついての同期制御に
ついて説明したが、。
本発明は・これのみに限定されず、第１の種類の命令と
第２の種類の命令との間にチェイニングが有ったり無か
つたりする場合に適用で卒るものであ図、第２図はベク
トル処理要領を説明する図、第３図〜第５図は命令列実
行状況ｋ 説明する図、第６図は本発明の制御方式の説
明図、そして第７図は本発明の実施例を示すブロック図
であるー。
第２の種類の命令との間にチェイニングが有ったり無か
つたりする場合に適用で卒るものであ図、第２図はベク
トル処理要領を説明する図、第３図〜第５図は命令列実
行状況ｋ 説明する図、第６図は本発明の制御方式の説
明図、そして第７図は本発明の実施例を示すブロック図
であるー。
図面でブロック「ロート８処理部」は第１の処理部、ブ
ロック「ストア処理部」は第２の処理部、１４．１６，
２４，２６はチェイン検出手段である。
ロック「ストア処理部」は第２の処理部、１４．１６，
２４，２６はチェイン検出手段である。
出願人 富士通株式会社
Claims (2)
- （１）並列実行可能な第１９Ｍ２の処理部を備えるベク
トル処理装置における命令処理同期制御方式先行して実
行中の第１の命令と後続して発信される第２の命令との
間にチェイ／があるか否かを検出する手ＩＩ＆を設け、
チェインがあることが検知されかつ先行命令の実行が遅
れるときはそれに応じて該後続発信命令の実行を遅らせ
、チェインかゝないことが検知されたとき後続発信命令
の実行は鋏先行命令とは非同期に実行することを特徴と
した命令処理同期制御方・式。 - （２）！１の処理部はロード処理部、第２の処理部は演
算処理部であり、ｔａｌの命令はロード命令、第２の命
令は演算命令であることｔ特徴とする特許請求の範８第
１項記載の命令処理同期制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14297681A JPS5844569A (ja) | 1981-09-10 | 1981-09-10 | 命令処理同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14297681A JPS5844569A (ja) | 1981-09-10 | 1981-09-10 | 命令処理同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844569A true JPS5844569A (ja) | 1983-03-15 |
| JPS6259829B2 JPS6259829B2 (ja) | 1987-12-12 |
Family
ID=15328027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14297681A Granted JPS5844569A (ja) | 1981-09-10 | 1981-09-10 | 命令処理同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173170A (ja) * | 1982-03-20 | 1983-10-12 | ベ−・ア−・エス・エフ・フアルベン・ウント・フア−ゼルン・アクチエンゲゼルシヤフト | カチオン電着塗料用の水分散可能な結合剤及びその製法 |
| JPS60178580A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 命令制御方式 |
| JPS6116335A (ja) * | 1984-07-02 | 1986-01-24 | Nec Corp | 情報処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638633U (ja) * | 1986-07-03 | 1988-01-20 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51854A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Deijitarukeisankino senkoseigyohoshiki |
-
1981
- 1981-09-10 JP JP14297681A patent/JPS5844569A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51854A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Deijitarukeisankino senkoseigyohoshiki |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173170A (ja) * | 1982-03-20 | 1983-10-12 | ベ−・ア−・エス・エフ・フアルベン・ウント・フア−ゼルン・アクチエンゲゼルシヤフト | カチオン電着塗料用の水分散可能な結合剤及びその製法 |
| JPS60178580A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 命令制御方式 |
| JPH0512751B2 (ja) * | 1984-02-24 | 1993-02-18 | Fujitsu Ltd | |
| JPS6116335A (ja) * | 1984-07-02 | 1986-01-24 | Nec Corp | 情報処理装置 |
| JPH0248932B2 (ja) * | 1984-07-02 | 1990-10-26 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259829B2 (ja) | 1987-12-12 |
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