JPS6020245A

JPS6020245A - デ−タ処理装置の命令制御回路

Info

Publication number: JPS6020245A
Application number: JP58127716A
Authority: JP
Inventors: Tadahiko Nishimukai; 西向井　忠彦; Atsushi Hasegawa; 淳長谷川; Takeshi Aimoto; 毅相本
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-07-15
Filing date: 1983-07-15
Publication date: 1985-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データ処理装置の命令制御回路に関し、特に
パイプライン制御のデータ処理装置における分岐命令実
行を高速化できる命令制御回路に関するものである。

〔発明の背景〕

データ処理装置は、一般に、第１図に示すような構成を
有しておシ、記憶装置５．！：の間でデータの授受を行
うインターフェイス回路４と、実行すべき命令の制御を
行う命令制御ユニット２と、命令を実行する命令実行ユ
ニット３からなる。記憶装置５から読出された命令は、
インターフェイス回路４を経由して命令制御ユニット２
に転送される。命令制御ユニット２は、転送された命令
を解析し、その結果を命令実行ユニット３に転送する。

命令実行ユニット３は、解析結果にしたがって命令を実
行する。具体的には、解析の結果、各種制御信号を発生
させ、それらの制御信号によシ命令実行ユニット３内の
各ゲートを開閉して演算、格納、シフト等の処理を行わ
せる。命令制御ユニット２は、次の命令の読出しをイン
ターフェイス回路４を介して記憶装置５に指示する。こ
れらの一連の動作を繰返すことによシ、データ処理装置
１は、記憶装置５に格納されているプログラムを実行す
るのである。

第２図、第３図および第４図は、それぞれ従来の命令処
理のタイムチャートでろる。

第１図において、記憶装置５からの命令読出し、命令制
御ユニット２での命令解析、および命令実行ユニット３
での命令実行は同時並行動作が可能であり、これによシ
バイブフィン制御が行われている。

先ず、第２図に示すように、Ｔ１とＴ２の２サイクルを
かけて読出された命令■は、Ｔ３のサイクルで解析され
る。記・は装置５は空きとなるので、Ｔ３．Ｔ４で次の
命令■の：６′６出しｔｖ’Ａ始する。一方、Ｔ３のサ
イクルで解析された機械語命令■は、Ｔ４；　Ｔ５の２
サイクルを用いて実行される。

Ｔ５のサイクルでは、命令■が解析されているため、次
の命令■の読出しが開始され、命令実行ユニット３は空
きを生ｐることな（、Ｔ６．Ｔ７のサイクルで命令■の
実行を開始する。このようにパイプライン制御を行うと
、１命令当シの実行時間を短縮することができる。

しかし、一連の処理の途中で、分岐命令を実行した場合
には、分岐先アドレスは命令実行後でなければ、決定さ
れないため、第３図に示すように、分岐命令■の実行後
、分岐先の命令■が実行されるまで、３サイクルの遊び
時間が生じてしまう。

このように、従来のパイプライン制御式データ処理装置
では、分岐命令を実行すると、その期間だけ並行処理が
できなくなシ、パイプラインの効果が現われないため、
性能の低下を招いている。

そこで、従来、これを改善するため、記憶装置５に格納
されている命令の写しを、データ処理装置１内に設けら
れた高速小容量の記１意装置（以下キャッシュ・メモリ
）に保持しておき、このキャッシュ・メモリに分岐先の
命令が存在した場合には、第４図に示すように命令読出
し時間を短縮する方法がとられている。すなわち、キャ
ッシュ・メモリから高速読出しが可能であるため、Ｔ６
の１サイクルで命令■を読出し、Ｔ７のサイクルで命令
■の解析を行い、Ｔ８．Ｔ９のサイクルで命令■を実行
する。しかし、第３図の場合に比較すると、パイプライ
ンの遊びは３サイクルから２サイクルに短縮されるのみ
で、やはり処理の遅延は免れない。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決し、分岐
命令実行時のパイプラインの乱れを少なくして、分岐命
令実行時間を短縮することができるデータ処理装置の命
令制御回路を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明によるデータ処理装置
の命令制御回路は、記憶装置より命令を読出し、該命令
を解析して命令実行のだめの制御情報を生成し、該制御
情報を命令実行回路に転送する命令制御回路において、
記憶装置より読出された命令と、該命令を解析した制Ｘ
Ｉ情報とを記憶して２ぐキャッシュ・メモリを有し、分
岐命令実行後に上記キャッシュ・メモリから上記制御情
報を読出して命令実行回路に転送することに特徴がある
。

〔発明の実施例〕

以下、本発明の実施例を、図面によシ説明する。

第５図は、本発明の実施例゛を示す命令処理タイミング
・チャートであシ、第６図は本発明の実施例を示す命令
制御ユニットのブロック図である。

第６図において、１０，１６．２２はレジスタ、１１は
命令デコーダ、１２はキャッシュ・メモリ、１３．１４
，１５，２３はセレクタ、１７．２４はインクリメンタ
、１８は加算器、１９は比較回路、２０はカウンタ、２
１は制御回路である。゛また、第６図における命令アド
レス信号１００１命令データ信号１０１、命令フェッチ
要求信号１２７、命令フェッチ終了信号１２６はいずれ
もインターフェイス回路４から、あるいはインターフェ
イス回路４に転送される信号であシ、実行ユニット制御
信号１１３、命令語信号１１５、ブランチ信号１２３、
次命令要求信号１２４、命令実行禁止信号１２５および
ブランチ・アドレス信号１３１は、いずれも命令実行ユ
ニット３から、あるいは命令実行ユニット３に転送され
る信号である。

第６図においては、キャッシュ・メモリ１２０制御回路
を簡単化するため、キャッシュ・メモリ１２に保持され
る命令は一連の連続したアドレスを有しているものとす
る。したがって、分岐命令の実行等によ多連続しないア
ドレスの命令が実行される場合には、それ以前に保持さ
れていた命令をすべて無効化するとい９制御を行ってい
る。

キャッシュ・メモリ１２に保持されている命令はすでに
解析、実行された命令であるので、本発明においては、
この解析結果を命令とともにキャッシュ・メモリ１２に
保持しておき、２度目以降の命令実行時には、命令解析
を行わず、キャッシュ・メモリ１２に保持された解析結
果を用いてプログラム実行を行うのである。

これにより、分岐命令実行時のパイプラインの乱れを、
第５図に示すように、第４図に比べてさらに１マシン・
サイクル矧縮することができる。

記憶装置５から読出された命令は、インターフェイス回
路４から、命令信号１０１を介して命令制御ユニット２
に転送され、レジスタ１０にラッチされる。レジスタ１
０の命令は、信号１１０を介して命令デコーダ１１に送
られ、ここで命令の解析が行われる。命令デコーダ１ｌ
Ｆｉ、解析結果として命令実行ユニット３を制御するマ
イクロプログ２ムの命令実行サブルーチン・アドレス、
演算語長等を出力し、信号１１１、セレクタ１３を経由
して実行ユニット制御信号１１３となシ命令実行ユニッ
ト３に転送される。

レジスタエ０にラッチされた命令のうち、オペランド・
アドレス等のオペランド指定部は、信号１１０、セレク
タ１４を介して命令語信号１１５となシ、命令実行ユニ
ット３に転送される。

第７図は、第６図のΦヤツシュ・メモリの詳細ブロック
図である。

キャッシュ・メモリ１２は、第７図に示すように、Ｎ個
のレジスタ２０１〜２０３と、その制御回路２００から
構成される。ラッチ指示信号１１６がオンとなると、制
御回路２００はレジスタ２０１の保持内容をレジスタ２
０２に転送し、レジスタ２０２の保持内容をその次のレ
ジスタ２０３に転送し、順次Ｎ−１４目のレジスタの保
持内容をＮ番目のレジスタに転送して、シフト動作を行
ｈ、レジスタ２０１には信号１１１および信号１１０の
値をラッチする。各レジスタはアドレス付けされておシ
、それぞれｌ−＃目のレジスタ２０１は−１，２番目の
レジスタ２０２は−２、Ｎ番目のレジスタは−Ｎになっ
ている。信号１１９によシアドレスｉが指定されると、
−１番目のレジスタの保持内容が信号１１２および信号
１１４に出力される。

第６図のレジスタ１６は、キャッシュ・メモリ１ｚから
読出すべきアドレスを保持するレジスタである。インク
リメンタ１７は、そのアドレスを更新する回路であシ、
入力値が負の場合には＋１を加算し、入力値が０あるい
は正の場合には０を出力する。加算器１８は、分岐アド
レスの相対アドレス値を計算する回路であり、レジスタ
１６の出力とレジスタ２５に保持された命令語中のディ
スプレイスメント（分岐アドレス相対値）を加算し、信
号１１７に出力する。カウンタ２０は、キャッシュ・メ
モリ１２内に保持されている命令数をカウントする。比
較回路１９は、加算器１８の出力信号１１７とカウンタ
２０の出力信号１２０との比較を行い、信号１１７の値
が負であり、かつその絶対値が信号１２０以下の場合に
は、分岐命令実行先がキャッシュ・メモリ１２内に存在
すると判定し、ヒツト信号１３２をオンにする。しジス
タ２２は、次に読出す命令のアドレスを保持する。イン
クリメンタ２４は、命令アドレスの更新を行う回路であ
シ、命令アドレス信号１００の値を＋１して信号１３０
に出方する。

制御回路２１は、これまでに述べた命令制御ユニット２
の各回路の制御信号を作成する回路である。

命令制御ユニット２の動作は、命令を順次実行するシー
ケンシャル・モード、分岐命令の分岐先がキャッシュ・
メモリ１２内に保持されていた場合のキャッシュ・モー
ド、および分岐命令の分岐先がキャッシュ・メモリ１２
内に保持されていなかった場合の分岐モードの３種に分
けられる。

先ず、シーケンシャル・モードの動作を述べる。

制御回路２１は、命令フェッチ要求信号１２７をオンに
し、インターフェイス回路４にレジスタ２２に保持され
たアドレスからの命令読出しを要求する。読出しが終了
すると、インターフェイス回路４からの命令フェッチ終
了信号１２６がオンとなシ、レジスタ１ｏに命令データ
信号１０１の値をラッチするように、ラッチ指示信号１
３３が制御回路２１から出力される。レジスタ１０の内
容は命令デコーダ１１によシ解析が開始される。

制御回路２１は、次の命令フェッチを開始するため、制
御信号１２８を出力し、レジスタ２２の内容をインクリ
メンタ２４によシ＋１してセレクタ２３を介し再びレジ
スタ２２にラッチするように指示する。次に、命令フェ
ッチ要求信号１２７を出力し、次の命令の読出しを要求
する。レジスタ１６は、シーケンシャル・モードにおい
ては、常に０を保持している。この出力信号１１９が０
の場合には、セレクタ１３は命令デコーダ１１の出力信
号１１１を、またセレクタ１４はレジスタ１０の出力信
号１１０を、それぞれ選択するようになっておシ、次に
実行すべき命令の解析結果は、′実行ユニット制御信号
１１３と命令語信号１１５に出力されている。命令実行
ユニット３は命令実行を終了すると、この解析結果を取
シ込み、次命令要求信号１２４を送出する。この時点で
実行ユニット制御信号１１３に出力されている次命令の
解析結果がブランチ命令を示していた場合信号１１５上
の命令語中のディスプレイスメント部がレジスタ２５に
ラッチされる。次命令要求信号１２４を受けると、制御
回路２１は信−ｑｉ　ｉ　ａを出力し、キャッシュ・メ
モリ１２に信号１１１と信号１１０をラッチさせる。こ
の後インターフェイス回路４からの命令フェッチ終了信
号１２６がオンになると、制御回路２１は信号１３３を
出力し、レジスタ１０に読出した命令を７エツチさせ、
次命令のデコードを開始させる。また、すでに述べたよ
うに、命令アドレスの更新を行い、命令フェッチ要求信
号１２７をオンにする。以上の動作を繰返し行うことに
よシ、シーケンシャル・モードの動作が行われる。

命令実行ユニット３が命令実行を終了して、次命令要求
信号１２４を出力する以前に命令読出しが終了した場合
には、次命令要求信号１２４が制御回路２１に入力され
るまで待機し、キャッシュ・メモリ１２へのラッチ操作
が終了してからレジスタ１０への命令ラッチを行う。

記憶装置５からの命令読出しに時間がかかり、次に実行
すべき命令の解析結果が準備できていない場合、制御回
路２１は命令実行禁止信号１２５をオンにする。命令実
行ユニット３は、命令実行終了時に、この信号１２５を
調べて、オンであったときにはオフになるまで命令の実
行を中止する。

次に、キャッシュ・モードにおける動作を述べる。

命令実行ユニット３は、分岐命令を実行すると、分岐先
アドレスの計算を行い、分岐先アドレス信号１３１に出
力した後、ブランチ信号１２３を出力して実行を終了す
る。

この時点で、命令制御ユニット２内では、レジスタ２５
にラッチされたディスプレイスメントを用いて加算器１
８で分岐先アドレスを計算した後、その分岐先アドレス
とカウンタ２０のキャッシュ・メモリ１２内命令数との
比較を行い、比較回路１９からその比較結果のヒツト信
号１３２を出力している。ヒツト信号１３２がオンのと
きに、ブランチ信号１２３を受けると、制御回路２１は
次の動作を行う。

信号１２２を出力し、加算器１８から出力されている分
岐先アドレスをセレクタ１５を介してレジスタ１６にラ
ッチさせる。加算器１８から出力される分岐アドレスは
、レジスタ１０にラッチされている命令のアドレスをＯ
とした相対的なものである。したがって、レジスタ１６
からの出力信号１１９をキャッシュ・メモリ１２に直接
与えることにより、分岐先アドレスの命令およ・び解析
結果の読出しが行える。また、セレクタ１３およびセレ
クタ１４は、信号１１９が負の場合、それぞれキャッシ
ュ・メモリ１２からの出力信号１１２および１１４を選
択するので、分岐先命令の解析結果と命令語が命令実行
ユニット３に出力される。

制御ユニット２１は、キャッシュ・メモリ１２の読出し
を行う間、命令実行禁止信号１２５を出力する。次に、
制御ユニット２１は信号１２２を出力し、レジスタ１６
の値をインクリメンタ１７により＋Ｉして、セレクタ１
５を介し再びレジスタ１６にラッチし、その値を更新す
る。更新された値を用いて、キャッシュ・メモリ１２か
ら次の命令および解析結果を読出す。レジスタ１６の値
が０となった場合、次に実行すべき命令は、キャッシュ
・メモリ１２内には存在しないので、命令フェッチ要求
信号１２７をオンにして、記憶装置５からの命令読出し
を指示する。

キャッシュ・モードで命令を実行している場合、分岐命
令が実行されたときで亀、加算器１８よ多出力される分
岐先アドレスはレジスタ１０に保持されている命令のア
ドレスを０とした相対アドレスであるため、比較回路１
９でカウンタ２０の値と比較を行うことによシ、分岐先
の命令がキャッシュ・メモリ１２内に保持されているか
否かの判定を行うことができる。それ以後の動作は、シ
ーケンシャル・毒−ドで分岐命令を実行した場合と同一
である。

制御回路２１は、命苓実行ユニット３よシブランチ信号
１２３を受け取ると、分岐先アドレス信号１３１の値を
セレクタ２３を介してレジスタ２２にラッチする。以後
、キャッシュ・メモリ１２から命令を読出すごとに、イ
ンクリメ／り２４の出力をセレクタ２３を介してレジス
タ２２にラッチすることによシ、命令アドレスを更新す
る。この操作により、次に命令を読出すべきアドレスが
、レジスタ２２に常に保持されるため、レジスタ１６の
値が０となった場合、命令７工ツチ要求信号１２７をオ
ンにするだけで、次命令の読出しを指示することができ
る。

最後に、分岐モードにおける動作を述べる。

分岐先アドレスの命令がキャッシュ・メモリ１２に存在
しない場合には、ヒツト信号１３２がオフとなっている
。この状態で命令実行ユニット３からブランチ信号１２
３を受けると、制御回路２１は信号１２８を出力するこ
とにより、分岐先アドレス信号１３１をセレクタ２３を
介してレジスタ２２にラッチさせる。また、信号１２２
を出力することによシ、セレクタ１５を介してレジスタ
１６に０をセットし、信号１２１を出力することによシ
、カウンタ２０の値をクリアする。次に、命令フェッチ
要求信号１２７をオンにし、インク−７工イス回路４に
命令の読出しを指示する。命令フェッチ終了信号１２６
を受けると、レジスタ１０に読出された命令をランチし
、命令デコーダ１１による解析を行う。レジスタ１６の
値がＯであるため、解析結果および命令語はセレクタ１
３および１４を介して命令実行ユニット３に送られる。

ブランチ信号１２３が出力されてから、命令の解析結果
が出力されるまでの間、命令実行禁止信号１２５はオン
にされる。これ以後、命令制御ユニット２はシーケンシ
ャル・モードと同じように、順次命令の処理を行う。

このように、従来のパイプライン制御式データ処理装置
では、分岐先の命令がキャッシュ・メモリ内に保持され
ている場合でも、分岐命令実行後、次の命令を実行する
までに、キャッシュ・メモリの読出しと、読出された命
令の解析という２つのステージを必要とするのに対し、
本発明においては、キャッシュ・メモリに命令の解析結
果も保持しておくので、分岐命令実行後の命令解析ステ
ージを省くことができ、その分だけ命令処理時間を短縮
することができる。また、本実施例においては、分岐命
令のアドレスと、分岐先アドレスとの差を、分岐アドレ
ス指定のディスプレイスメントとして有しているので、
制御回路のハードウェア量を多くすることなく、分岐命
令の高速化を実現することができる。

〔発明の効果〕

以上説明したように、本発明によれば、キャッシュ・メ
モリに命令の解析結果も保持しておくので、分岐命令実
行時のパイプライン処理の乱れを少なくすることができ
、パイプライン制御データ処理装置の分岐命令実行時間
を短縮することが可能である。

【図面の簡単な説明】

第１図はデータ処理装置の全体ブロック図、第２図、第
３図および第４図は従来の命令処理のタイムチャート、
第５図は本発明による命令処理のタイムチャート、第６
図は本発明の実施例を示す命令制御回路のブロック図、
第７図は第６図のキャッシュ・メモリの詳細ブロック図
である。１・・・データ処理装置、２・・・命令制御ユニット、
３・・・命令実行ユニット、４・・・インターフェイス
回路、５・・・記憶装置、１１・・・命令デコーダ、１
２・・・キャッシュ・メモリ、１３，１４，１５．２３
・・・セレクタ、１０．１６，２２．２５・・・レジス
タ、１７゜２４・・・インクリメンタ、１８・・・加算
器、１９・・・比較回路、２０・・・カウンタ、２１・
・・制御回路。

Claims

【特許請求の範囲】１、記憶装置よシ命令を読出し、該命令を解析して命令
実行のための制御情報を生成し、該制御情報を命令実行
回路に転送する命令制御回路において、記憶装置よシ読
出された命令と、該命令を解析した制御情報とを配慮し
ておくキャッシュ・メモリを有し、分岐命令実行後に上
記キャッシュ・メモリから上記制御情報を読出して命令
実行回路に転送することを特徴とするデータ処理装置の
命令制御回路。２　記憶装置よシ命令を読出し、該命令を解析して命令
実行のための制御情報を生成し、該制御情報を命令実行
回路に転送する命令制御回路において、記憶装置よシ読
出された命令と、該命令を解析した制御情報とを記憶し
ておくキャッシュ・メモリ、該キャッシュ・メモリに記
憶された連続アドレスを有する命令の数をカウントする
手段、先頭アドレスを基点として次に実行する命令の相
対アドレス値を計算する手段を有し、該相対アドレス値
と上記命令数を比較することによ）、次に実行する命令
が上記キャッシュ・メモリに記憶されそいるが否かを判
定し、記憶されているときには、該キャッシュ・メモリ
から該命令の制御情報を読出して命令実行回路に転送す
ることを特徴とするデータ処理装置の命令制御回路。