JPH02287626A - パイプライン方式の分岐命令制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はパイプライン方式の分岐命令制御ｌｌ装置、特
に分岐命令の履歴情報にしたがって命令の分岐の有無を
予測し命令を実行することにより、分岐によるパイプラ
インの乱れを最小にした分岐命令制御装置にｖＡするも
のである。

（従来の技術） 近年においては、命令の実行処理のためにパイプライン
方式を採用してマイクロプロセッサなど、データ処理装
置の高性能化を図っている。該パイプライン方式の基本
構成は、命令フェッチ段、命令デコード段、実行アドレ
ス計算段、オペランドフェッチ段、命令実行段の５つの
段（ステージ）からなっている。

このようなパイプライン方式において、各段ごとに別の
命令が処理され、バイブラインの乱れなしに命令が処理
されている状態で最大の性能が得られる。しかしながら
、分岐命令の分岐が成功した場合には、分岐命令以時の
命令のうち、既に処理が進行していたものも無効にされ
、分岐先の命令から、その処理を再開しなければならず
、これによってバイブラインの乱れを生じ、性能の低下
を招いていた。

この問題を改善する方法として、分岐予測による分岐命
令処理方式が既に提案されている。この方式によれば、
分岐命令の過去の履歴に基づく分岐予測情報によって分
岐が成功するか否かを予測し、成功の予測をした場合に
は当該分岐命令の実行以前に分岐先命令の処理を先行さ
せ、バイブラインの乱れを少なくしようとするものであ
る。

上記従来の分岐命令処理方式の１つとしては、バイブラ
インの実行アドレス計算段で求めた分岐先アドレスから
分岐先命令のフェッチを開始するようにしたものが知ら
れている。

まノζ、従来技術による別の分岐命令処理方式としては
、分岐命令のアドレスと分岐先アドレスとの対応表を用
意しておき、命令フェッチ段あるいは命令デコード段に
おいて前記対応表を引いて分岐先のアドレスを得ている
。そして分岐が成功Ｊると予測された場合には、得られ
た前記分岐先のアドレスから命令フェッチを開始するよ
うにしたものが知られている。

第７図は、従来技術による前者の命令処理方式において
分岐予測が成功した場合のバイブラインの流れを示し、
第８図は従来技術による後者の命令処理方式において分
岐予測が成功した場合のバイブラインの流れを示す。

（発明が解決しようとする課題） 第７図から判るように、前者の命令処理方式においては
、実際に分岐が行なわれた場合、分岐予測が成功しても
２サイクルの空き（遊び）ができて１ノまう問題が生じ
る。

また第８図に示す後者の命令！１８理方式においては、
確かに分岐予測が成功した場合には、図示のように確か
に空きがなくなる。しかしながら、この方式においては
、データ量の多い分岐先アドレスや分岐先命令を対応表
中に格納しておかなければならないため、ハードウェア
が大となってしまう。したがって、対応表のエントリ数
を十分大きくすることは物理的、経済的に困難となる。

一方、エントリ数を少なくしてしまうと、後者の命令処
理方式では、分岐命令によって対応表が引かれた場合に
、エラーの比率が高くなり分岐予測が不能となる事態も
生ずると共に、分岐によるバイブラインの乱れが多くな
り二律背反になっていた。

本発明は上記の問題を解決するもので、少ないハードウ
ェア山で、分岐によるバイブラインの乱れを最小に抑え
る分岐命令制１ｌｌｌ装置を提供することを目的として
いる。

［発明の構成］ （課趙を解決するための手段） このため本発明の特徴は、バイブライン方式のマイクロ
プロセッサにおいて、主記憶装置の内容の一部を格納し
−Ｃいるキャッシュメモリと、該キャッシュメモリに格
納している分岐命令ごとの分岐予測情報を格納する分岐
情報メモリと、前記分岐情報メモリから読み出した分岐
予測情報によって前記キャッシュメモリからの分岐命令
の分岐が成功すると判断した際に、その分岐先アト１ノ
スを計算する分岐アドレス生成手段とを具備したことで
ある。

（作用） 上述の如きバイブライン方式の分岐命令制御装置におい
ては、分岐情報メモリからの分岐予測情報に基づいて、
分岐命令が実行される前に分岐先アドレスを分岐アドレ
ス生成手段によって求めてから、分岐先命令のフェッチ
を行うようにして、分岐命令によるバイブラインの乱れ
を最小に抑制している。

（実施例） 第１図は本発明によるバイブライン方式の分岐命令制御
装置の全体的な構成を示す。

前記分岐命令制御装置は、・主記憶装置の内容の一部を
格納づるキャッシュメモリ１０１、Ｉｌｌ小命令単位ご
とに分岐予測情報を格納する分岐情報メモリ１０２、フ
ェッチアト１ノスセレクタ１０３、フェッチアト１ノス
レジスタ１０４、加算器１０５、命令バッファ１０６、
分岐先アドレスを生成する分岐アドレス生成回路１０７
、命令デコーダ１０８、実効アドレスの計算を行なう実
効アドレス生成回路１０９、オペランドフェッチ回路１
１０、命令実行回路１１１、実際の分岐情報から分岐予
測が成功したか否かを断定する分岐確定回路１１２、第
１の命令レジスタ１１３、第２の命令レジスタ１１４、
第３の命令レジスタ１１５、および各レジスタ１１６，
１１７，１１８，１１９．１２０で構成されている。

次に、このように構成された本発明の分岐命令制御装置
の動作を説明する。

キャッシュメモリ１０１は、フェッチアドレスレジスタ
１０４に格納されているアドレス情報から対応するデー
タをレジスタ１１９に出力する。

この場合に、前記メモリ１０１からのデータ長は４バイ
トとする。レジスタ１１９は前記メモリ１０１から与え
られたデータの内容を命令バッファ１０６および分岐ア
ドレス生成回路１０７に出りすると共に新たなデータが
キャッシュメモリ１０１に保持される。

一方、フェッチアドレスレジスタ１０４のアドレスはレ
ジスタ１１６に転送され、そこからのアドレス値が分岐
アドレス生成回路に向けて出力される。分岐情報メモリ
１０２には、キャッシュメモリ１０１に格納されている
データの最小命令単位ごとに分岐予測情報を格納してお
き、フェッチアドレスレジスタ１０４のアドレスから、
キャッシュメモリ１０１がアクセスされるのと同じタイ
ミングでその内容が読み出される。この場合、最小命令
単位は２バイトとし、分岐予測情報は“１”の１ビツト
で表わされ、“１″のときは分岐の成功を予測し０″の
ときは不成功を予測するものとする。

キャッシュメモリ１０１のデータサイズは４バイトであ
るから、該メモリ１０１への１回のアクセスで２ピツト
の分岐予測情報が読み出されることになる。レジスタ１
２０は、分岐情報メモリ１０２からの分岐予測情報を命
令バッファ１０６および分岐アドレス生成回路１０７へ
送り、新たなデータが入力されるまでその内容を保持す
る。

分岐情報メモリ１０２は、レジスタ１１８にアドレスが
、そしてレジスタ１１７に該分岐情報メモリ１０２に格
納すべき値が設定されると、前記アドレスで指定された
前記メモリ１０２の内容をレジスタ１１７の内容で置換
する。

分岐アドレス生成回路１０７はレジスタ１１９からの命
令、レジスタ１１６からの命令に対応するアドレス、お
よび分岐予測情報とを受けるが、前記命令中に分岐命令
が含まれ、前記分岐予測情報により分岐の予測をした場
合に、分岐先アドレスを計弾し、その値を線ｐ１を介し
てフェッチアドレスセレクタ１０３に出力すると共に、
線Ω２に１”を出力する。

第２図は分岐アドレス生成回路１０７の詳細な構成を示
す。この回路１０７において、分岐命令が格納されてい
るアドレスと前記分岐命令中の変位値を加算して分岐先
のアドレスを求める。但しこの場合、分岐先アドレスが
決まる相対分岐命令のみに限る。レジスタ１１６の１ビ
ツト位置が′０”のときはレジスタ１１９の４バイト全
部が有効であり、“１Ｈのときはレジスタ１１９の下位
２バイトのみが有効にされる。一方、レジスタ１２０の
上位１ビツトはレジスタ１１９の上位２バイトの命令に
対する分岐予測情報を示し、レジスタ１２０の下位１ビ
ツトはレジスタ１１９の下位２バイトの命令に対する分
岐予測情報を示している。、したがってレジスタ１１６
の１ビツト位置が“１′であると、レジスタ１１９の上
位２バイトの命令の分岐が予測され、論理ゲートの出力
によりゲート２４をオンにするのでレジスタ１１９の上
位２バイトの命令が分岐命令デコーダ２６に入力される
ようになっている。

一方、レジスタ１１６の１ビツト位置が１″でレジスタ
１２０の下位ビットが“１”のとき、レジスタ１１９の
下位２バイトの命令の分岐の成立が予測され、各論理ゲ
ート２１．２２．２３を介して出力される信号によりレ
ジスタ１１９の下位２バイトの命令がデコーダ２６に入
力されるようになっている。

分岐命令デコーダ２６は入力された上記各命令が相対分
岐命令であるか否かを判定し、そうである場合には、Ｉ
ＩＩ　ｊ　２に“１″を出力づると共に、デコーダ２６
に入力された命令データから変位値を割出して加算器２
７へ与える。加算器２７は、レジスタ２８にある分岐命
令のアドレスとデコーダ２６からの変位値とを加算して
分岐先アドレスを生成しそれを１ｌｉｎ＋　に出力する
。

第１図に戻って、命令バッファ１０６はＦＩＦＯ（ファ
ーストイン・ファーストアウト）型メモリであり、レジ
スタ１１９からの命令とレジスタ１２０からの分岐予測
情報を順に命令デコーダ１０８に出力している。

命令デコーダ１０８は、次いで命令をデコードし、それ
が分岐命令であれば、分岐命令のアドレス、次の命令の
アドレス、および分岐予測情報を第１の命令レジスタ１
１３に出力し、実効アドレス生成回路１０９がその命令
を受けて実効アドレスの計算を行なう。この場合に分岐
命令であると、分岐先のアドレスを計算し第２の命令レ
ジスタ１１４に入れる。

次に命令実行回路１１１はオペランドフェッチ回路１１
０の出力に従って命令を実行するが、実際に分岐する場
合には線Ａ３に゛′１゛°１′°を、分岐しない場合に
は″０７Ｊ出力信号を出し、分岐確定回路１１２は該出
力信号と第３の命令レジスタ１１５の内容とを受ける。

なお、前記各命令レジスタ１１３．１１４．１１５は各
バイブラインステージ１０９，１１０゜１１１の分岐命
令の情報を格納するが、その詳細は第３図に示すように
分岐予測情報部３１、分岐先アドレス部３２、分岐命令
に続く次の命令のアドレス部３３、分岐命令アドレス部
３４で構成されている。

さて、分岐確定回路１１′２は第３の命令レジスタ１１
５の分岐予測情報と線ｐ３上の実際の分岐情報とが一致
するか否かを判定する。

第４図は、分岐確定回路１１２の詳細な構成を示し、排
他的ＮＯＲ回路（ＸＮＯＲ）４２が画情報の一致を検出
している。両者が一致すれば分岐予測が成功したことに
なるので、線Ｑ４に゛１１ｎ出力を与え、不成功の場合
には“Ｏ１１出力を与える。ＸＮＯＲ回路４２の出力は
、線９４を介して前記アドレスセレクタ１０３（第１図
）およびゲート４３へ与えられるので、その出力がＯ）
ｌで分岐予測が外れた場合にはゲート４３を開けて第３
の命令レジスタ１１５の分岐アドレスをレジスタ１１８
に格納して分岐予測情報を変更している。

新しい分岐予測情報は線Ｑ３がら９７を介してレジスタ
１１７に格納される。

セレクタ４１を介して分岐が成立した場合には第３の命
令レジスタ１１５の分岐先アドレス３２が出力され、分
岐不成立の場合には次の命令アト１ノス３３が線ｇ５を
介してフェッチアドレスセレクタ１０３へ与える。

加算器１０５は、フェッチアト１ノスレジスタ１０４が
４バイト境界であれば、その値に４を加算したものを前
記フェッチアドレスセレクタ１０３に出力し、そうでな
いときは２を加算したものを線Ω８を介してフェッチア
ドレスレジスタに出力する。

フェッチアドレスセレクタ１０３は線Ω２およびＱ４を
介して３つのアドレス入力の線９１．Ｑ５．９８の内の
１つのフェッチアドレスレジスタに出力するように制御
する。ｆＩ　Ｑ　４が０′°のとぎは実行した分岐命令
の予測が不成功の場合であり、Ｈａ　Ｑ　５に出力され
ている実際の分岐先アドレスをフェッチアドレスレジス
タ１０４に出力する。

線ぷ４が“１”で線９２が“１”のときは、分岐アドレ
ス生成回路１０７で求まった分岐予測光のアドレスより
、分岐予測光の命令フェッチを行うため、ＩＩ　Ｄ　ｔ
　に出力されている分岐予測光アト１ノスをフェッチア
ドレスレジスタ１０４に出力する。

Ｉ　Ｄ　４が“１′°で線Ω２が“○″のときは、加算
器１０５からの線Ω８をフェッチアドレスレジスタ１０
４に出力する。

次に、第１図の分岐制御Ｉ装置の動作をキャッシュメモ
リ１０１と分岐情報メモリ１０２が第５図のように設定
された例を挙げて説明づる。第５図では、キャッシュメ
モリ１０１にはアドレスの１０００番地から１００６番
地までの命令ｔｉ、ｔ２．１３．８ＲＡ６．１４．１５
，１６．１７が格納されている。ここで、ＢＲＡ６はそ
の変位値が６でる相対分岐命令とする。夫々の命令に対
応する分岐予測情報が第５図の分岐情報メモリ１０２に
格納されており、命令ＢＲＡ６に対応した分岐予測情報
の値は“１”で分岐が成功すると予測されている。

第６図には第５図のプログラムを実行したときのタイミ
ング図を示す。始めにフェッチアドレスレジスタ１０４
の値がｉ　ｏｏｏ’であると、サイクル１でそのアドレ
スの命令１１．１２がキャッシュメモリ１０１よりフェ
ッチされる。サイクル２では命令１１と１２は命令バッ
フ？１０６に格納され、命令■１が命令デコーダ１０８
でデコードされる。また、同時に１００４番地より命令
Ｉ３とＢＲＡ６がフェッチされる。サイクル３では、サ
イクル２で分岐予測メモリから読み出した命令ＢＲＡ６
の分岐予測情報が１″になっているので分岐アドレス生
成回路で分岐先アドレス１００ｃｌ地が計算される。サ
イクル４では、前のサイクルに分岐アドレス生成回路１
０７で求められた分岐先アドレス１０００番地が７エツ
チアドレスレジスタ１０４に格納されており、分岐先の
命令１６．１７がフェッチされる。サイクル５では、分
岐先命令１６．１７が命令バ、ソファに格納され、分岐
命令ＢＲＡ６が命令デコーダ１０８でデコードされる。

サイクル６では、分岐先命令Ｉ６が命令デコーダでデコ
ードされる。サイクル８で、分岐命令ＢＲＡ６は実行回
路１１１で実行されると同時に、分岐確定回路で分岐予
測が成功したか否かが確認される。予測が成功した場合
は現在の命令シーケンスのまま処理を接続され、次のサ
イクル９で分岐先の命令Ｉ６が命令実行回路１１１で実
行されるので、この場合の分岐の空きは０である。分岐
予測が不成功である場合は、フェッチアドレスレジスタ
１０４に実際の分岐先が設定され、次のサイクルから命
令フェッチが行なわれるため、図示しないが分岐の空き
は４となる。

以上説明してきた実施例では、分岐アドレス生成回路１
０７は相対分岐命令しかその分岐アドレスを求めること
ができなかったが、絶対分岐命令についても分岐アドレ
スを求めることが可能な様に機能を拡張してもよい。

さらに、実施例では最小命令単位が２バイトで、キャッ
シュメモリ１０１から一度に読み出されるデータのサイ
ズが４バイトの例を挙げたが、これらの値は固定される
ものでない。

さらに、実施例では最近１回の分岐の方向を示した１ビ
ツトの分岐予測情報を分岐情報メモリ１０２に格納して
おき、同じ方向に分岐すると予測したが、過去複数回の
分岐の方向のｌｌｌ歴を分岐情報メモリ１０２に格納し
ておき、それに基づいて分岐予測を行うようにしてもよ
い。

［発明の効果］ 以上、本発明の詳細な説明してきたが１本発明によるパ
イプライン方式の分岐命令制御装置において、分岐予測
が成功した場合の分岐の空きは最小でＯにすることが可
能である。また、分岐予測情報を記憶しておくメモリは
、分岐の過去の履歴情報だけでよく、従来の方法のよう
にデータ員の多い分岐先アドレスの値、分岐先の命令を
記憶しておく必要がないのでハードウェア員が低減され
る。本発明による実施例においては、キャッシュメモリ
に格納された命令の２バイト毎に１ビツトのデータを用
意するので、キャッシュメモリに比べ、１６分の１の記
憶容量でよい。従って、本発明によれば、比較的少量の
ハードウェアにより、分岐予測の方式を用いて高速に分
岐処理することが可能となる。

【図面の簡単な説明】

第１図は本発明による分岐命令制御装置の全体的な構成
図、 第２図は第１図の分岐アドレス生成回路の詳細図、 第３図は第１図の各命令レジスタの構成図、第４図は第
１図の分岐確定回路の詳細図、第５図は第１図のキャッ
シュメモリおよび分岐情報メモリの内容説明図、 第６図は第１図の装置の動作を説明する動作図、第７図
および第８図は従来技術によるパイプライン式の分岐命
令制御の分岐成立時の動作タイミング図、をそれぞれ示
す。 １０１・・・キャッシュメモリ １０２・・・分岐情報メモリ １０３．１０４・・・フェッチアドレスセレクタ１０５
・・・ｍ尊器 １０６・・・命令バッファ １０７・・・分岐アドレス生成回路 １０８・・・命令デコーダ １０９・・・実効アドレス生成回路 １１０・・・オペランドフェッチ回路 １１１・・・命令実行回路 １１２・・・分岐確定回路 １１３・・・第１の命令レジスタ １１４・・・第２の命令レジスタ １１５・・・第３の命令レジスタ １１６〜１２０・・・各レジスタ

Claims (1)

【特許請求の範囲】
1. パイプライン方式によって命令を実行処理する処理装置
   において、主記憶装置に記憶された内容の一部を格納す
   るキャシュメモリと、前記キャシュメモリの最小命令単
   位ごとに対応する分岐予測情報を格納する分岐情報メモ
   リと、分岐先アドレスを計算する分岐アドレス生成回路
   手段とを具備し、前記キャシュメモリから読み出された
   命令のうちに分岐命令があった場合、前記分岐情報メモ
   リから読み出した分岐予測情報によつて、前記分岐命令
   が成功すると判断した際に、その分岐命令のデコード前
   に前記分岐アドレス生成回路手段によつて分岐先アドレ
   スを計算し、前記分岐情報メモリからの分岐予測情報に
   したがつて、前記分岐命令の実行前に分岐先の命令を前
   記キャッシュメモリからフェッチすることを特徴とする
   パイプライン方式の分岐命令制御装置。