JPH0527143B2

JPH0527143B2 -

Info

Publication number: JPH0527143B2
Application number: JP59021794A
Authority: JP
Inventors: Tadahiko Nishimukai; Atsushi Hasegawa; Kunio Uchama; Yoshifumi Takamoto
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1984-02-10
Filing date: 1984-02-10
Publication date: 1993-04-20
Also published as: JPS60168238A; KR850006087A; US4912635A; KR920006275B1

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、命令制御方式に関し、特にパイプラ
イン制御方式を用いたマイクロプロセツサの分岐
命令実行時間を高速化できるデータ処理装置の命
令制御方式に関するものである。

〔発明の背景〕

データ処理装置は、一般に、第１図に示すよう
に、記憶装置５との間でデータ授受を行うインタ
ーフエイス回路４と、実行すべき命令の制御を行
う命令制御ユニツト２と、命令を実行する命令実
行ユニツト３とを有している。記憶装置５から読
み出された命令がインターフエイス回路４を経由
して命令制御ユニツト２に転送されると、命令制
御ユニツト２は転送された命令を解析し、この結
果を命令実行ユニツト３に転送する。命令実行ユ
ニツト３は、解析の結果、各種の制御信号を発生
させ、それらの制御信号により命令実行ユニツト
３内の各ゲートを開閉して演算、格納、シフト等
の処理を行わせる。命令制御ユニツト２は、次の
命令の読み出しをインターフエイス回路４を介し
て記憶装置５に指示する、これらの一連の動作を
繰り返すことにより、データ処理装置１は、記憶
装置５に格納されているプログラムを実行する。

第２図から第６図までの図面は、それぞれ従来
の命令処理のタイムチヤートである。

高性能マイクロプロセツサは、パイプライン制
御方式を用いて高速化を図つている。すなわち、
記憶装置５からの命令読み出し、命令制御ユニツ
ト２での命令解析、および命令実行ユニツト３で
の命令実行は、同時並列動作が可能であり、これ
によつてパイプライン制御が行われる。

先ず、Ｔ１，Ｔ２の２サイクルをかけて読み出
された命令は、Ｔ３のサイクルで解析される。
記憶装置５は空きとなるので、Ｔ３，Ｔ４の２サ
イクルで次の命令の読み出しを開始する。一
方、Ｔ３のサイクルで解析された命令は、Ｔ
４，Ｔ５の２サイクルを用いて実行される。Ｔ５
のサイクルでは、命令の読み出しの開始と、命
令の解析が行われるので、命令実行ユニツト３
は空きを生ずることなく、Ｔ６，Ｔ７のサイクル
で命令の実行を行う。このように、パイプライ
ン制御を行うと、１命令当りの実行時間を短縮す
ることができる。

しかし、一連の処理の途中で分岐命令を実行し
た場合には、分岐先アドレスは命令実行後でなけ
れば決定されないため、第３図に示すように、分
岐命令の実行後、分岐先の命令１０が実行され
るまで４サイクルの遊び時間が生じてしまう。

このように、従来のパイプライン制御式データ
処理装置では、分岐命令を実行すると、この期間
だけ並列処理ができなくなり、パイプラインの効
果が現われないため、性能の低下を招いている。

そこで、従来これを改善するため、記憶装置５
に格納されている命令の写しをデータ処理装置１
内に設けられた高速小容量の記憶装置（以下、キ
ヤツシユ・メモリと記す）に保持しておき、この
キヤツシユメモリに分岐先の命令が存在した場合
には、命令をそこから読み出すことにより、記憶
装置５からの読み出し時間を短縮する方法が多く
用いられている。

また、命令制御ユニツト２内にアドレス計算回
路を設け、命令実行ユニツト３で分岐命令の実行
が完了する以前に、分岐アドレスを計算し、分岐
先命令の読み出しを行い、分岐命令処理時間を短
くする方法もよく用いられる。すなわち、この方
法では、第４図に示すように、分岐命令の解析
終了後、アドレス計算回路で命令の実行と並行
して分岐アドレスを計算するので、Ｔ５，Ｔ６の
２サイクルで分岐先命令１０を読み出すことがで
きる。第４図では、分岐が行われた場合の処理の
遅れは１サイクルですむ。

しかし、この方法は、分岐が行われることを前
提としているため、条件付き分岐命令の条件不成
立の場合には、第５図に示すように、余分な命令
を読み出しを行つてしまう。

汎用計算機等では、記憶装置５とのインターフ
エイス信号１０５が太く、同時に転送されるデー
タ量が多いため、第６図に示すように、１サイク
ルで１命令の読み出しが完了し、条件付き分岐命
令の条件不成立の場合にも余分な読み出しが性能
を低下させることは少ないが、マイクロプロセツ
サ等、入出力ピン数の制約によりデータ転送量を
増加できないものでは、性能低下を招く。さら
に、命令制御ユニツト２内でアドレス計算を行う
ためには、アドレス計算に必要な情報を命令実行
ユニツト３から得なければならないため、構成が
複雑となり、かつ配線数の増加等によつて、LSI
上に回路を搭載する場合には集積度が低くなる。
したがつて、LSI化が必要なマイクロプロセツサ
等には適さない。

また、従来、分岐先命令の高速取り出しのため
に、連想メモリに分岐先命令を格納しておき、命
令解析等に命令アドレスを検索入力として、成立
する分岐命令であるか否かの予測、およびそのと
きの分岐先命令を出力させる装置が提案されてい
る（特公昭54−9456号公報参照）。しかし、上記
の装置では分岐先命令のフエツチ時間のみを短縮
しておりそれに続く命令解析時間は短縮されない
という欠点がある。

〔発明の目的〕

本発明の目的は、このような従来の欠点を解消
し、分岐命令実行時のパイプラインの乱れを少な
くして、分岐命令実行時間を短縮することにあ
る。

〔発明の概要〕

上記目的を達成するため、本発明の命令制御方
式は、分岐命令のアドレスを連想メモリの検索フ
イールドに、また該分岐命令の分岐先命令を解析
した制御情報を該連想メモリのデータ・フイール
ドに記憶しておき、分岐命令実行時に分岐命令ア
ドレスで上記連想メモリの検索を行い、該当する
エントリの制御情報を読み出して命令実行回路に
転送し、命令実行回路では分岐命令の実行に引き
続き分岐先命令の実行を開始することに特徴があ
る。

本願で開示される発明のうち、代表的なものの
概要は下記の通りである。

すなわち、記憶装置５から命令を読み出すイン
ターフエイス回路４と、該読み出した命令の実行のための解析結果２１
１を生成する命令デコーダ２１と、該解析結果２１１に従つて上記命令を実行する
命令実行ユニツト３とを具備するパイプラインデ
ータ処理装置であつて、分岐命令のアドレス２４１と上記命令デコーダ
２１によつて解析された分岐先命令の解析結果２
１１とを該分岐命令の再実行前に記憶する記憶手
段２４をさらに具備してなり、上記分岐命令の再実行時に上記分岐命令の上記
アドレス２４１に応答して上記記憶手段２４から
上記分岐先命の上記解析結果２１１を読み出して
上記命令実行ユニツト３に転送することを特徴と
する。

従つて、分岐命令を最初に実行する際に、分岐
先命令の解析結果２１１を記憶手段２４に書き込
んでいるので、２回目以降の同一の分岐命令の実
行の際には、分岐命令のアドレス２４１によつて
分岐先命令の解析結果２１１を記憶手段２４から
読み出すことができ、分岐命令と分岐先命令の間
のパイプラインの乱れを少なくし、分岐先命令の
実行時間を短くすることができる。

本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。

〔発明の実施例〕

以下、本発明の一実施例を図面により説明す
る。

第７図は、本発明を適用した場合のデータ処理
装置のブロツク図であり、第８図、第９図は第７
図における命令制御動作のタイムチヤートであ
る。

第７図においては、インターフエイス回路４と
命令制御ユニツト２と命令実行ユニツト３との要
部のみが示されている。１０，２４は連想メモ
リ、１１，２５，２６，２９，４０はセレクタ、
１２，２３はカウンタ、２２，２８，３２，３
３，４２はレジスタ、２０はFIFO（First In
First Out）のメモリ、３０は定数生成回路、３
１，４３は加算器、４１は命令長レジスタ、１３
はインターフエイス回路４の制御回路、２７は命
令制御ユニツト２の制御回路である。

また、第７図において、命令アドレス信号２２
０、命令データ信号２００、命令フエツチ要求信
号２０５、命令フエツチ終了信号２０６は、いず
れも記憶装置５から、あるいは記憶装置５に転送
される信号である。さらに、実行ユニツト制御信
号２１４、命令語信号２１７、次命令要求信号２
４４、ブランチ信号２４５、命令実行禁止信号２
２５は、いずれも命令制御ユニツト２から命令実
行ユニツト３に、あるいは命令実行ユニツト３か
ら命令制御ユニツト２に転送される信号である。
さらに、実行命令アドレス信号２４１、分岐アド
レス信号２４３は、いずれも命令実行ユニツト３
内で生成され、命令実行ユニツト３内部および命
令制御ユニツト２に転送される信号である。

命令制御ユニツト２は、レジスタ２８、セレク
タ２９、定数発生器３０および加算器３１を用い
て次に読み出す命令のアドレスを計算し、インタ
ーフエイス回路４に信号２２３を経由して読み出
し要求を行う。読み出しの終了を信号２２４を経
由して通知されると、読み出された命令を信号２
０２を経由して受け取り、FIFOメモリ２０に書
き込む。FIFOメモリ２０に空きがある場合、命
令制御ユニツト２は、上記動作を繰り返して、命
令の先読みを行う。

FIFOメモリ２０の出力信号２１０は、命令デ
コーダ２１で解析され、その出力信号２１１はセ
レクタ２５を経由してレジスタ３２に入力され
る。また、FIFOメモリ２０の出力信号２１０自
体はレジスタ２２を経由して信号２１５となり、
さらにセレクタ２６を経由してレジスタ３３に入
力される。

命令実行ユニツト３から次命令要求信号２４４
を受け取ると、命令制御ユニツト２はレジスタ３
２，３３の入力信号をラツチし、実行ユニツト制
御信号２１４、命令語信号２１７として、命令実
行ユニツト３に転送する。

命令の読み出し、デコードが終了しないうちに
次命令要求信号２４４が出され、命令実行ユニツ
ト３に転送するデータが準備できない場合は、命
令実行禁止信号２２５を出力し、必要なデータが
揃うまで命令実行ユニツト３の動作を停止させ
る。

命令制御ユニツト２の連想メモリ２４には、分
岐命令実行時に、分岐命令のアドレスと分岐先の
命令語およびその解析結果をそれぞれ信号２４
１、信号２１５、および信号２１１により記憶し
ておき、２度目以降の同一分岐命令実行時には、
分岐命令のアドレス（信号２４１）を検索入力と
して連想メモリ２４を読み出すことにより、命令
の読み出しと解析の時間を短縮する。この場合の
命令制御ユニツト２の動作は、すべて制御回路２
７によりコントロールされる。

命令実行ユニツト３内のセレクタ４０、命令長
レジスタ４１、レジスタ４２、加算器４３等の回
路は、実行中の命令のアドレスを計算する回路で
ある。命令実行ユニツト３で実行中の命令のアド
レスは、レジスタ４２に保持され、次命令実行の
先頭で更新される。

インターフエイス回路４は、命令読み出し要求
（信号２２３）を受けると、その命令がいわゆる
キヤツシユメモリとして動作する連想メモリ１０
内に保持されている場合には、これを読み出して
信号２０１とし、さらにセレクタ１１の出力信号
２０２として命令制御ユニツト２に転送すると同
時に、信号２２４を出力することにより読み出し
終了を通知する。一方、連想メモリ１０内に命令
がない場合、記憶装置５に命令フエツチ要求信号
２０５を出力する。命令のアドレスは、命令アド
レス信号２２０で記憶装置５に送出される。記憶
装置５の読み出しが終了し、命令フエツチ終了信
号２０６が出力されると、読み出された命令は、
命令データ信号２００、セレクタ１１を経由して
命令制御ユニツト２に転送される。このとき、読
み出された命令は、命令アドレスとともに連想メ
モリ１０に記憶され、再度の読み出しに備える。

カウンタ１２，２３は、それぞれ連想メモリ１
０，２４の次に書き込むべきエントリ・ナンバを
保持しておき、書き込みが行われる度にインクリ
メントされる。したがつて、すべてのエントリが
満たされた後は、最も古いエントリが消され、新
しいデータが書き込まれる。

このようにして、第７図においては、従来の方
法に比べて、連想メモリ２４に分岐先の命令語の
他に、命令語の解析結果も記憶するので、２度目
以降に分岐命令が実行されるときは、命令解析の
時間も短縮することができる。

第８図は、第７図において、分岐命令を最初
に実行したときのタイミング・チヤートである。

分岐命令の命令読み出しが完了すると、命令
は命令データ信号２００としてセレクタ１１を経
由し、信号２０２となつてFIFOメモリ２０に記
憶され、さらに命令デコーダ２１およびレジスタ
２２に送られる。同時に、命令は連想メモリ１
０のカウンタ１２で示されるエントリに書き込ま
れ、カウンタ１２の値はインクリメントされる。

FIFOメモリ２０には空きがあるので、次のサ
イクルＴ３では、あらかじめ加算器３１で計算さ
れた命令のアドレスがレジスタ２８にセツトさ
れ、命令読み出し要求が信号２２３に出力され
る。加算器３１で計算された命令のアドレス
は、信号２１９として連想メモリ１０に送られて
おり、検索の結果、該当するエントリがなかつた
場合には信号２０４がオフされている。信号２０
４がオフの状態で命令読み出し要求を信号２２３
から受けると、制御回路１３は、記憶装置５から
の読み出しが必要であると判定し、命令フエツチ
要求信号２０５を出力する。同時に、信号２１９
の命令のアドレスを連想メモリ１０に書き込
む。

命令デコーダ２１でＴ３のサイクルに解析され
た分岐命令は、制御情報としてセレクタ２５、
レジスタ３２を介して命令実行ユニツト３に送ら
れ、実行が開始される。命令実行開始時には、あ
らかじめ加算器４３で計算された命令アドレスが
セレクタ４０を介してレジスタ４２にセツトされ
る。レジスタ４２の出力信号２４１は、連想メモ
リ２４の検索入力に接続されているが、分岐命令
の実行はこれが最初であるため、該当するエン
トリがなく、信号２１８はオフされる。

この間に命令の読み出しが終了し、FIFOメ
モリ２０および連想メモリ１０へ書き込まれる。

サイクルＴ４，Ｔ５で分岐命令が実行された
結果、命令実行ユニツト３では、分岐先の命令
が分岐アドレス信号２４３に転送され、ブランチ
信号２４５が出力される。

信号２１８がオフの状態でブランチ信号２４５
を受けると、命令制御ユニツト２の制御回路２７
は、連想メモリ２４に命令の解析結果が入つて
いないものと判断し、命令実行ユニツト３を止め
るため、命令実行禁止信号２２５をオンにする。
さらに、定数生成回路３０の出力信号２２２を
“０”とし、セレクタ２９を経由して送られてき
た分岐アドレスとの加算を加算器３１で行う。加
算器３１の出力信号２１９は、次に読み出す命令
のアドレスとしてレジスタ２８にセツトされ、命
令読み出し要求が信号２２３に出力される。命令
は、以前に読み出されていないため、加算器３
１の出力信号２１９で連想メモリ１０を検索した
結果、信号２０４はオフとなつている。したがつ
て、インターフエイス回路４の制御回路１３は、
命令フエツチ要求信号２０５を出力し、サイクル
Ｔ７で記憶装置５に命令の読み出しを要求す
る。命令読み出し終了信号２０６を受けると、読
み出した命令を連想メモリ１０に書き込むと同
時に、セレクタ１１を経由してFIFOメモリ２０
に送り、信号２２４を出力して制御回路２７に通
知する。ブランチ信号２４５を受けたときに、制
御回路２７はFIFOメモリ２０をクリアしておく
ので、命令は直ちに命令デコーダ２１に送ら
れ、そこで解析される。このとき、信号２４１上
の分岐命令のアドレスを連想メモリ２４の検索
フイールドに書いておく。記憶装置５で命令の
読み出しを行つている間に、次の命令アドレス
が、定数生成回路３０の出力を“１”とし、これ
とセレクタ２９を経由して送られてきたレジスタ
２８の値とを、加算器３１で加算することにより
求められる。これにより、レジスタ２８のセツト
および信号２２３による命令読み出し要求を行つ
て、サイクルＴ９，Ｔ１０で命令の読み出しを
開始する。命令デコーダ２１における命令の解
析が終了すると、解析結果はセレクタ２５を経由
してレジスタ３２にセツトされる（サイクルＴ
９）。同時に、命令語もレジスタ３３にセツト
される。命令１０の実行準備が整つたので、制御
回路２７は命令実行禁止信号２２５をオフし、命
令実行ユニツト３の動作を続行させる（サイクル
Ｔ１０，Ｔ１１）。命令実行ユニツト３に送られ
た命令の解析結果は連想メモリ２４にも書き込
まれ、カウンタ２３はインクリメントされる。

命令の実行完了時には、命令の解析結果が
準備されているので、命令は順次切れ目なく実行
されていく。

第８図に示すように、連想メモリ１０に対する
検索がサイクルＴ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０
…に行われた結果、命令，，，，…が
いずれも記憶されていないため、サイクルＴ２，
Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２で命令
を書き込む。なお、命令は最初の命令で
あるため検索することなく、連想メモリ１０に書
き込まれる。また、連想メモリ２４に対する検索
もサイクルＴ４で行われるが、分岐先命令は記
憶されていないため、サイクルＴ１０において命
令を書き込む。

次に、２度目以降にこれらの命令を実行する場
合について、第９図により述べる。

サイクルＴ１で連想メモリ１０から分岐命令
の読み出しが完了すると、命令は信号２０１，
２０２として、セレクタ１１を経由しFIFOメモ
リ２０に記憶された後、命令デコーダ２１に送ら
れる。連想メモリ１０から命令を読み出す場合、
検索時にデータ・フイールドの読み出しを行うた
め、信号２２３による読み出し要求が出力される
と同時に、信号２２４によつて終了が通知され
る。このため、次命令アドレスの計算が間に合わ
ないので、１サイクルおきに読み出し要求が行わ
れる。

サイクルＴ２で命令デコーダ２１での解析が終
了すると、制御情報は信号２１１，２１４とし
て、セレクタ２５、レジスタ３２を経由して命令
実行ユニツト３に送られ、分岐命令の実行が開
始される。実行が開始されると、レジスタ４２に
命令のアドレスがセツトされるので、これを用
いてサイクルＴ３で連想メモリ２４の検索が行わ
れ、該当するエントリが見つかると信号２１８が
オンされて、分岐先命令のデータ・フイールド
の値が信号２１３および信号２１６に出力され
る。

サイクルＴ３，Ｔ４で命令が実行され、これ
が終了すると、ブランチ信号２４５が出力され
る。制御回路２７は、信号２１８がオンのとき
に、上記ブランチ信号２４５を受けると、信号２
１３および２１６をそれぞれセレクタ２５，２
６、レジスタ３２，３３を経由して、命令実行ユ
ニツト３に転送するように制御する。このように
して、命令の制御情報が直ちに揃うので命令実
行禁止信号２２５はオンされず、実行停止サイク
ルなしでサイクルＴ５，Ｔ６に命令の実行が行
われる。この場合、信号２２３は制御回路２７に
よつてオフのままなため分岐先命令のフエツチは
行なわれない。

ブランチ信号２４５が出力され、信号２１８が
オンの場合、定数生成回路３０からは“１”が出
力される。また、分岐先の命令のアドレスがセ
レクタ２９を介して加算器３１に入力されるの
で、加算器３１の出力信号２１９には命令のア
ドレスが出力される。これにより連想メモリ１０
の検索を行えば、命令がサイクルＴ５で読み出
される。したがつて、命令の実行が終了するま
でには、命令の解析が完了するので（サイクル
Ｔ６）、ここでも実行停止サイクルは生じない。
すなわち、命令の実行は、サイクルＴ９，Ｔ１
０で行われる。

なお、この実施例では、連想メモリ２４に分岐
先命令があつた場合、次の命令のアドレスは
加算器３１を用いて計算する。連想メモリ２４の
データ・フイールドに分岐先の命令の次の命令
のアドレスを記憶するフイールドを設け、分岐
命令実行時には、これを次に読み出すべきアドレ
スとしてインターフエイス回路４に送るようにす
れば、加算器３１の計算時間が省かれ、連想メモ
リ１０の検索時間を短くすることができる。

また、連想メモリ２４のデータ・フイールドに
分岐先アドレスを記憶するフイールドを設け、分
岐命令実行時に命令実行ユニツト３で生成される
分岐アドレス２４３と比較し、一致しない場合に
は連想メモリ２４の出力を分岐先として使用せず
に、改めて命令読み出しから行うように制御すれ
ば、レジスタの値による分岐アドレス間接指定を
行う分岐命令等のように、分岐命令のアドレスに
よつて分岐先が一意に定まらない命令に対しても
適用することができる。

第７図においては、連想メモリ１０を用いて命
令の有無を判定しているが、これは演算器や比較
器等からなる判定回路と比べて構造が規則的であ
るため、マイクロプロセツサ等のように集積回路
で実現する場合、集積度を高くすることができ
る。

〔発明の効果〕

以上説明したように、本発明によれば、分岐命
令を最初に実行する際に、連想メモリに命令の解
析（デコード）結果を書き込んでおくので、２回
目以降の上記分岐命令の実行の際には、これを読
み出して利用することにより、分岐命令と分岐先
命令の間のパイプライン処理の乱れを少なくして
分岐命令実行時間を短くすることができる。また
連想メモリに分岐先アドレスも記憶することによ
り分岐命令のアドレスによる分岐先が一意的に定
まらない命令に対しても適用することができる。

【図面の簡単な説明】

第１図はデータ処理装置の全体ブロツク図、第
２図、第３図、第４図、第５図および第６図は従
来の命令処理のタイムチヤート、第７図は本発明
の実施例を示すデータ処理装置のブロツク図、第
８図、第９図は第７図における命令処理のタイミ
ング・チヤートである。１……データ処理装置、２……命令制御ユニツ
ト、３……命令実行ユニツト、４……インターフ
エイス回路、５……記憶装置、１０，２４……連
想メモリ、１３……インターフエイス回路の制御
回路、１２，２３……カウンタ、２０……FIFO
メモリ、２１……命令デコーダ、２７……命令制
御ユニツト制御回路、３０……定数発生回路、３
１，４３……加算器、４１……命令長レジスタ。

Claims

【特許請求の範囲】１記憶装置から命令を読み出すインターフエイ
ス回路と、該読み出した命令の実行のための解析結果を生
成する命令デコーダと、該解析結果に従つて上記命令を実行する命令実
行ユニツトとを具備するパイプラインデータ処理
装置であつて、分岐命令の実行時に、該分岐命令のアドレスと
上記命令デコーダによつて解析された分岐先命令
の解析結果とを記憶する記憶手段をさらに具備し
てなり、上記分岐命令と同一の分岐命令の２度目以降の
実行時には、上記分岐命令の上記アドレスに応答
して上記記憶手段から上記分岐先命令の上記解析
結果を読み出して上記命令実行ユニツトに転送す
ることを特徴とするパイプラインデータ処理装
置。２上記記憶装置から読み出した命令を記憶する
キヤツシユメモリをさらに具備してなり、上記同一分岐命令の２度目以降の実行に際し
て、上記分岐命令は上記キヤツシユメモリから読
み出され上記命令デコーダで解読されることを特
徴とする範囲第１項に記載のパイプラインデータ
処理装置。３上記記憶手段は上記分岐先命令の次の命令の
アドレスをさらに記憶する如く構成されてなるこ
とを特徴とする特許請求の範囲第１項または第２
項に記載のパイプラインデータ処理装置。