JPS6047618B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6047618B2 JPS6047618B2 JP10885280A JP10885280A JPS6047618B2 JP S6047618 B2 JPS6047618 B2 JP S6047618B2 JP 10885280 A JP10885280 A JP 10885280A JP 10885280 A JP10885280 A JP 10885280A JP S6047618 B2 JPS6047618 B2 JP S6047618B2
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- JP
- Japan
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Links
- 230000010365 information processing Effects 0.000 title description 3
- 239000000872 buffer Substances 0.000 description 22
- 238000000034 method Methods 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は分岐命令処理を高速に処理する情報処理装置に
関する。
関する。
従来、大型計算機では処理の高速化を図るため、同時に
複数の命令をオーバラップして処理を行うパイプライン
制御方式を採用している。
複数の命令をオーバラップして処理を行うパイプライン
制御方式を採用している。
今、一例として第１Ａ図に示すＡ、Ｐ、Ｃ、ＥおよびＷ
の５つのサイクルで構成する場合のパイプライン制御動
作について説明する。Ａサイクルは命令レジスタ中の命
令を解読し、汎用レジスタ、ベースレジスタおよび命令
レジスタのデイスプレイスメント部を加算しアドレス計
算を行うサイクルである。ＰサイクルはＡサイクルで得
られた仮想アドレスを実アドレスに変換するサイクル、
Ｃサイクルは変換された実アドレスを用いてキャッシュ
メモリをアクセスしオペランドを取出すサイクルである
。Ｅサイクルは読み出されたオペランドを用いて演算を
行うサイクルでありＷサイクルは演算結果を汎用レジス
タまたは主メモリヘ格納するサイクルである。このよう
に、パイプライン制御方式は命令の処理をいくつかのス
テップに分解し同時に複数の命令を処理することにより
１命令の実行時間が１サイクルの時間に短縮できる優れ
た方式であるが、分岐命令はパイプラインに空白を生じ
せしめ、パーイプラインの効率を低下させるという問題
がある。
の５つのサイクルで構成する場合のパイプライン制御動
作について説明する。Ａサイクルは命令レジスタ中の命
令を解読し、汎用レジスタ、ベースレジスタおよび命令
レジスタのデイスプレイスメント部を加算しアドレス計
算を行うサイクルである。ＰサイクルはＡサイクルで得
られた仮想アドレスを実アドレスに変換するサイクル、
Ｃサイクルは変換された実アドレスを用いてキャッシュ
メモリをアクセスしオペランドを取出すサイクルである
。Ｅサイクルは読み出されたオペランドを用いて演算を
行うサイクルでありＷサイクルは演算結果を汎用レジス
タまたは主メモリヘ格納するサイクルである。このよう
に、パイプライン制御方式は命令の処理をいくつかのス
テップに分解し同時に複数の命令を処理することにより
１命令の実行時間が１サイクルの時間に短縮できる優れ
た方式であるが、分岐命令はパイプラインに空白を生じ
せしめ、パーイプラインの効率を低下させるという問題
がある。
本発明の目的は分岐命令の分岐先命令語取出動作を早め
分岐命令の処理を高速化するようにした情報処理装置を
提供することにある。本発明の装置は、主メモリからの
命令語を格納フする第１の命令レジスタ手段と、この第
１の命令レジスタ手段に命令語を格納すると同時に前記
第１の命令レジスタ手段に格納する命令語の直後の命令
語を前記主メモリから取り出し格納する第２の命令レジ
スタ手段と、５ この第２の命令レジスタ手段に分岐命
令が格納されると該分岐命令の分岐先命令語の取出し要
求を前記主メモリに送出する手段とを含む。
分岐命令の処理を高速化するようにした情報処理装置を
提供することにある。本発明の装置は、主メモリからの
命令語を格納フする第１の命令レジスタ手段と、この第
１の命令レジスタ手段に命令語を格納すると同時に前記
第１の命令レジスタ手段に格納する命令語の直後の命令
語を前記主メモリから取り出し格納する第２の命令レジ
スタ手段と、５ この第２の命令レジスタ手段に分岐命
令が格納されると該分岐命令の分岐先命令語の取出し要
求を前記主メモリに送出する手段とを含む。
次に本発明について図面を参照して詳細に説明する。
第２図に示す本発明の一実施例は、命令バッファ１、汎
用レジスタ２、この命令バッファ１からの命令を格納す
る命令レジスタ３、この命令レジスタ３の命令を解読す
るデコーダ１０、前記命令バッファ１からの分岐命令を
格納する分岐命令レジスタ牡この分岐命令レジスタ４の
分岐命令を解読するデコーダ１１、前記命令レジスタ１
０の命令のデイスプレースメントと前記汎用レジスタ２
からの値とを加算し仮想アドレスを出力するアドレス加
算器５、このアドレス加算器５からの仮想アドレスを格
納する仮想アドレスレジスタ１、前記分岐命令レジスタ
４の分岐命令のデイスプレースメントと前記汎用レジス
タ２からの値とを加算し仮想アドレスを格納する仮想ア
ドレスレジスタ８、キャッシュメモリ９および仮想アド
レスレジスタ７からの仮想アドレスの指定するキャッシ
ュメモリ９の位置から命令を読み出し命令バッファ１に
格納するよう前記デコーダ１０からの解読結果に基づき
指示するか仮想アドレスレジスタ７からの仮想アドレス
の指定するキャッシュメモリ９の記憶位置からの命令を
読み出し命令バッファ１に格納するよう前記デコーダ１
０からの解読結果に基づき指示する制御部１２から構成
されている。
用レジスタ２、この命令バッファ１からの命令を格納す
る命令レジスタ３、この命令レジスタ３の命令を解読す
るデコーダ１０、前記命令バッファ１からの分岐命令を
格納する分岐命令レジスタ牡この分岐命令レジスタ４の
分岐命令を解読するデコーダ１１、前記命令レジスタ１
０の命令のデイスプレースメントと前記汎用レジスタ２
からの値とを加算し仮想アドレスを出力するアドレス加
算器５、このアドレス加算器５からの仮想アドレスを格
納する仮想アドレスレジスタ１、前記分岐命令レジスタ
４の分岐命令のデイスプレースメントと前記汎用レジス
タ２からの値とを加算し仮想アドレスを格納する仮想ア
ドレスレジスタ８、キャッシュメモリ９および仮想アド
レスレジスタ７からの仮想アドレスの指定するキャッシ
ュメモリ９の位置から命令を読み出し命令バッファ１に
格納するよう前記デコーダ１０からの解読結果に基づき
指示するか仮想アドレスレジスタ７からの仮想アドレス
の指定するキャッシュメモリ９の記憶位置からの命令を
読み出し命令バッファ１に格納するよう前記デコーダ１
０からの解読結果に基づき指示する制御部１２から構成
されている。
次に本実施例の動作を詳細に説明する。
命令語は命令バッファ１から取り出され命令レジスタ３
および分岐命令レジスタ４に格納される。命令バッファ
１の補充は前記バッファ１が空になり次第．制御部１２
により逐次行なわれる。命令レジスタ３へは本来処理す
べき命令語が取り出され同時に分岐命令レジスタ４へは
命令レジスタ３に取り出される命令語の次の命令語が取
り出され、それぞれ格納される。従つて、分岐命令レジ
スタ４にはｊ次のＡサイクルで命令レジスタ３に格納さ
れる命令語が格納される。命令バッファ１中に充分に命
令語がない場合、命令レジスタ３のみが格納されること
もあり、この場合は分岐命令の高速処理はできない。
クアドレス加算
器５および６は前記レジスタ３および４中のデイスプレ
イスメントと、汎用レジスタ２の値とを加算しオペラン
ドの仮想アドレスを出力する。得られた仮想アドレスは
仮想アドレスレジスタ７および８にそれぞれ格納される
。デコーダ１０および１１は前記レジスタ３および４の
命令を解読する。今、命令レジスタ３にロード命令が、
分岐レジスタ４中に無条件分岐命令が格納された楊合に
ついて説明する。
および分岐命令レジスタ４に格納される。命令バッファ
１の補充は前記バッファ１が空になり次第．制御部１２
により逐次行なわれる。命令レジスタ３へは本来処理す
べき命令語が取り出され同時に分岐命令レジスタ４へは
命令レジスタ３に取り出される命令語の次の命令語が取
り出され、それぞれ格納される。従つて、分岐命令レジ
スタ４にはｊ次のＡサイクルで命令レジスタ３に格納さ
れる命令語が格納される。命令バッファ１中に充分に命
令語がない場合、命令レジスタ３のみが格納されること
もあり、この場合は分岐命令の高速処理はできない。
クアドレス加算
器５および６は前記レジスタ３および４中のデイスプレ
イスメントと、汎用レジスタ２の値とを加算しオペラン
ドの仮想アドレスを出力する。得られた仮想アドレスは
仮想アドレスレジスタ７および８にそれぞれ格納される
。デコーダ１０および１１は前記レジスタ３および４の
命令を解読する。今、命令レジスタ３にロード命令が、
分岐レジスタ４中に無条件分岐命令が格納された楊合に
ついて説明する。
デコーグ１１は分岐命令レジスタ４の命令が分岐命令で
あることを検出し、制御部１２に報告する。制御部１２
はアドレス加算器６により算出された仮想アドレスを仮
想アドレスレフジスタ８に格納するとともにキャッシュ
メモリ９に対し前記レジスタ８の値に従い命令語を取り
出し命令バッファ１に格納することを指示する。仮想ア
ドレスレジスタ７には命令レジスタ３の命令に従いオペ
ランドアドレスが同様に算出されてい；るが、分岐命令
レジスタ４中に無条件分岐命令が検出されていると分岐
先取出動作を優先し、ロード命令のオペランド取出動作
は分岐先命令語取出動作の後に行なう。すなわち、第１
Ｂ図に示すタイムチャートのように無条件分岐命令の直
前の命ｌ令のＰサイクルは無条件分岐命令のＰサイクル
終了後開始される。命令バッファ１は２つのバッファか
ら構成され、片方が現在実行中の命令を保持している場
合、他方に分岐先命令語の取出動作を行い、分岐の実行
にともないこれが入替るよう制御される。
あることを検出し、制御部１２に報告する。制御部１２
はアドレス加算器６により算出された仮想アドレスを仮
想アドレスレフジスタ８に格納するとともにキャッシュ
メモリ９に対し前記レジスタ８の値に従い命令語を取り
出し命令バッファ１に格納することを指示する。仮想ア
ドレスレジスタ７には命令レジスタ３の命令に従いオペ
ランドアドレスが同様に算出されてい；るが、分岐命令
レジスタ４中に無条件分岐命令が検出されていると分岐
先取出動作を優先し、ロード命令のオペランド取出動作
は分岐先命令語取出動作の後に行なう。すなわち、第１
Ｂ図に示すタイムチャートのように無条件分岐命令の直
前の命ｌ令のＰサイクルは無条件分岐命令のＰサイクル
終了後開始される。命令バッファ１は２つのバッファか
ら構成され、片方が現在実行中の命令を保持している場
合、他方に分岐先命令語の取出動作を行い、分岐の実行
にともないこれが入替るよう制御される。
命令レジスタ３および分岐命令レジスタ４への命令取出
動作は現在実行中の命令を保持するバッファから取り出
され、無条件分岐の分岐先命令語のキャッシュからの読
出しデータは命令バッファ１の他方のバッファに格納さ
れる。分岐命令レジスタ４に格納された無条件分岐命令
は次のサイクルで命令レジスタ３に格納され、命令実行
に必要なデコード情報を付加し、実行ユニットに送出さ
れる。
動作は現在実行中の命令を保持するバッファから取り出
され、無条件分岐の分岐先命令語のキャッシュからの読
出しデータは命令バッファ１の他方のバッファに格納さ
れる。分岐命令レジスタ４に格納された無条件分岐命令
は次のサイクルで命令レジスタ３に格納され、命令実行
に必要なデコード情報を付加し、実行ユニットに送出さ
れる。
分岐命令レジスタ４での処理において、分岐先アドレス
の計算に使用する汎用レジスタ２が先行する命令の実行
が完了しないために値が確定していない場合や、命令レ
ジスタ３中の命令で変更される場合分岐先取出動作は中
止され、キャッシュメモリ９に対しては命令レジスタ３
中の命令のオペランド取出アクセスが行なわれる。分岐
先命令語がキャッシュメモリ９から取り出されると命令
バッファ１に格納されるとともに命令レジスタ３および
分岐命令レジスタ４に格納され、分岐先命令語の処理に
入る。
の計算に使用する汎用レジスタ２が先行する命令の実行
が完了しないために値が確定していない場合や、命令レ
ジスタ３中の命令で変更される場合分岐先取出動作は中
止され、キャッシュメモリ９に対しては命令レジスタ３
中の命令のオペランド取出アクセスが行なわれる。分岐
先命令語がキャッシュメモリ９から取り出されると命令
バッファ１に格納されるとともに命令レジスタ３および
分岐命令レジスタ４に格納され、分岐先命令語の処理に
入る。
第３図は、命令レジスタ３、および分岐命令レジスタ４
に命令バッファ１から命令を取り出し格納するタイミン
グを作成する回路を示す図である。
に命令バッファ１から命令を取り出し格納するタイミン
グを作成する回路を示す図である。
ゲート３１は命令バッファ１に、命令レジスタ３に取り
出せる有効な命令があるかまたはキャッシュから読出し
中であることを示す信号を作り、ゲート３２に送出する
。
出せる有効な命令があるかまたはキャッシュから読出し
中であることを示す信号を作り、ゲート３２に送出する
。
フリップフロップ３３は命令レジスタ３に有効な命令が
入つていることを示すフリップフロップであり、このフ
リップフロップ３３のセットタイミングが命令レジスタ
３および分岐命令レジスタ４への命令取出タイミングと
なり、ゲート３２により作成される。
入つていることを示すフリップフロップであり、このフ
リップフロップ３３のセットタイミングが命令レジスタ
３および分岐命令レジスタ４への命令取出タイミングと
なり、ゲート３２により作成される。
ゲート３７には命令レジスタ３中の命令がアドレス計算
を必要とする命令（例えば分岐命令）か否かをデコーダ
１０によりデコードされた信号が与えられ、アドレス計
算を必要とする場合、ゲート３８によりアドレス計算要
求が受付可能信号と論理積がとられる。
を必要とする命令（例えば分岐命令）か否かをデコーダ
１０によりデコードされた信号が与えられ、アドレス計
算を必要とする場合、ゲート３８によりアドレス計算要
求が受付可能信号と論理積がとられる。
ゲート３４およびゲート３５はそれぞれアドレス計算を
不要とする命令または必要とする命令ての命令レジスタ
３が空になるタイミングを与えるもので、ゲート３６に
より命令レジスタ３が空の条件と論理和がとられ命令レ
ジスタ３が空または次のサイクルで空という信号が出力
される。ゲート３２は命令レジスタ３が空になる条件と
命令を取出可能という条件との論理積をとり命令レジス
タ３のセットタイミングを作成する。本実施例において
は、アドレス加算器５，６およびアドレスレジスタ７，
８が分岐命令高速化のために２組設けられているが、回
路素子の遅延時間が許せば、共用化することは容易であ
る。
不要とする命令または必要とする命令ての命令レジスタ
３が空になるタイミングを与えるもので、ゲート３６に
より命令レジスタ３が空の条件と論理和がとられ命令レ
ジスタ３が空または次のサイクルで空という信号が出力
される。ゲート３２は命令レジスタ３が空になる条件と
命令を取出可能という条件との論理積をとり命令レジス
タ３のセットタイミングを作成する。本実施例において
は、アドレス加算器５，６およびアドレスレジスタ７，
８が分岐命令高速化のために２組設けられているが、回
路素子の遅延時間が許せば、共用化することは容易であ
る。
また、本実施例においては無条件分岐を例に説明したが
、分岐成功側を先取りする条件分岐命令も同様に分岐成
功のケースを高速化できることは明らかである。さらに
、本実施例では命令バッファを介して命令取出動作を行
つているが、命令バッファがない場合、キャッシュメモ
リからの読出データを直接命令レジスタに取込む方法も
採用できる。
、分岐成功側を先取りする条件分岐命令も同様に分岐成
功のケースを高速化できることは明らかである。さらに
、本実施例では命令バッファを介して命令取出動作を行
つているが、命令バッファがない場合、キャッシュメモ
リからの読出データを直接命令レジスタに取込む方法も
採用できる。
但しこの場合、後続命令が分岐命令レジスタ４に取り出
せないケースがキャッシュメモリの読出データ幅と読出
アドレスとに応じて発生する。本発明には連続する２命
令を同時に解読することにより分岐先の命令語取出動作
を早め、分岐命令の処理を高速化できるという効果があ
る。
せないケースがキャッシュメモリの読出データ幅と読出
アドレスとに応じて発生する。本発明には連続する２命
令を同時に解読することにより分岐先の命令語取出動作
を早め、分岐命令の処理を高速化できるという効果があ
る。
第１Ａ図は従来方式の一例を示すタイムチヤーント、第
１Ｂ図は本発明の一実施例を示すタイムチャート、第２
図は本発明の一実施例を示す図および第３図は第２図の
レジスタ３および４の命令格納タイミング信号を生成す
る回路の構成を示す図てある。 ５ 第１Ａ，Ｂ図から第３図において、１・・・・・命
令バッファ、２・・・・・・汎用レジスタ、３・・・・
・・命令レジスタ、４・・・・・分岐命令レジスタ、５
，６・・・・・アドレスアグー、７，８・・・・・アド
レスレジスタ、９・・・・・・キャッシュメモｌ八１０
，１１・・・・・・デコーダ、”０１２・・・・・制御
部。
１Ｂ図は本発明の一実施例を示すタイムチャート、第２
図は本発明の一実施例を示す図および第３図は第２図の
レジスタ３および４の命令格納タイミング信号を生成す
る回路の構成を示す図てある。 ５ 第１Ａ，Ｂ図から第３図において、１・・・・・命
令バッファ、２・・・・・・汎用レジスタ、３・・・・
・・命令レジスタ、４・・・・・分岐命令レジスタ、５
，６・・・・・アドレスアグー、７，８・・・・・アド
レスレジスタ、９・・・・・・キャッシュメモｌ八１０
，１１・・・・・・デコーダ、”０１２・・・・・制御
部。
Claims (1)
- １ 主メモリからの命令語を格納する第１の命令レジス
タ手段と、この第１の命令レジスタ手段に命令語を格納
すると同時に前記第１の命令レジスタ手段に格納される
命令語の直後の命令語を格納する第２の命令レジスタ手
段と、この第２の命令レジスタ手段に格納された命令が
分岐命令であることを検出する分岐命令デコード手段と
、この分岐命令デコード手段が分岐命令を検出したとき
この分岐命令の分岐先命令語の取出し動作をこのとき前
記第１の命令レジスタ手段に格納されている命令語によ
るオペランド取出し動作よりも優先して行なわせる制御
手段とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10885280A JPS6047618B2 (ja) | 1980-08-08 | 1980-08-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10885280A JPS6047618B2 (ja) | 1980-08-08 | 1980-08-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734254A JPS5734254A (en) | 1982-02-24 |
| JPS6047618B2 true JPS6047618B2 (ja) | 1985-10-22 |
Family
ID=14495222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10885280A Expired JPS6047618B2 (ja) | 1980-08-08 | 1980-08-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047618B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160239A (ja) * | 1983-03-02 | 1984-09-10 | Hitachi Ltd | 情報処理装置 |
| JP2687765B2 (ja) * | 1991-07-04 | 1997-12-08 | 日本電気株式会社 | 分岐予測方式 |
-
1980
- 1980-08-08 JP JP10885280A patent/JPS6047618B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734254A (en) | 1982-02-24 |
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