JPS6027966A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バッファ記憶装置を有するパイプライン方式
のデータ処理装置におけるバッファ記憶制御方式に関す
る。

〔発明の背景〕

データ処理装置の処理速度を向上させる方式の一つに、
パイプライン方式とバッファ記憶方式がある。パイプラ
イン方式は、命令の処理シーケンスを命令フェッチ、解
読、アドレス変換、オペランドフェッチ、実行などの複
数のステップに分け、各命令について、これらのステッ
プをオーバーラツプさせて処理することにより、複数命
令の並列処理を実現するものである。又、バッファ記憶
方式は、主記憶装置の他に高速バッファ記憶装置を設け
て、主記憶装置内の使用頻度の高い命令やデータの写し
を該バッファ記憶装置に格納しておき、メモリ参照要求
が発せられた時、バッファ記憶装置をアクセスすること
により目的の命令やデータを得る方式である。一般に高
速処理が要求されるデータ処理装置においては、パイプ
ライン方式とバッファ記憶方式の両方を採用しているの
が普通である。

ところで、バッファ記憶装置を有するデータ処理装置に
おいては、バッファ記憶装置へのアクセスは、１つの命
令島たり、命令フェッチで１回、、オペラン１くフェッ
チで１回または２回必要であり。

命令フェッチで１回に２命令フエツチできた。とじても
、１命令あたり平均して１．５〜２．５回、バッファ記
憶装置へのアクセスが必要となる。従ってこのようなバ
ッファ記憶装置を有するパイプライン方式のデータ処理
装置の場合、パイプラインの処理能力は、１．５〜２．
５サイクルで１命令しか実行できない。

このため、従来、バッファ記憶装置を命令フェッチ用バ
ッファ記憶装置とオペランド用バッファ記憶装置とに分
割して構成し、両バッファ記憶装置をそれぞれ独立にア
クセスすることにより、１命令あたり１サイクルピツチ
のパイプラインを実現するバッファ記憶制御方式が提案
されている（例えば、特開昭５３−３７３４１号、特開
昭５５−８７３６１号）。しかしながら、ＳＳ命令のマ
ルチインストラクション処理やベクトル命令等、同時に
２つのメモリオペランドが必要な命令は、１命令あたり
２回のバッファ記憶装置へのアクセスが必要テアリ、こ
のような命令に関しては、上記のように命令フェッチ用
バッファ記憶装置とオペランド用バ、ソファ記憶装置と
に分割しても、オペランド用バッファ記憶装置はシリア
ルにしかアクセスできないため、パイプライン処理能力
は２サイクルで１命令しか実行できない欠点を有してい
る。

〔発明の目的〕

本発明の目的は、バッファ記憶装置を有するパイプライ
ン方式のデータ処理装置において、同時に２つのメモリ
オペランドが必要な命令のパイプライン処理を高速化す
るバッファ記憶制御方式を提供することにある。

〔発明の概要〕

本発明の要点は、バッファ記憶装置を各々独立してアク
セス可能なオペランド専用の第１バツフア記憶装置とオ
ペランドおよび命令フェッチ共用の第２バツフア記憶装
置とに分割して構成し、このうち、第２バツフア記憶装
置を通常は命令フェッチに用いるが、同時に２つのメモ
リオペランドが必要な命令の場合は、該第２バツフア記
憶装置を第１バツフア記憶装置と同じくオペランドフェ
ッチに用いて、各々同時にアクセスし、２つのメモリオ
ペランドを同時に得ることを可能にしたものである。

〔発明の実施例〕

第１図は本発明にか＼るバッファ記憶制御方式の一実施
例のブロック図を示す。図において、命令レジスタ■に
は、バッファ記憶装置あるいは主記憶装置からフェッチ
されて命令バッファ（図示せず）にキューイングされて
いる命令が、■命令ずつ切り出されてセットされる。デ
コード回路２は命令（命令コード）をデコードする回路
である。

３は命令のオペランド部を入力してオペランドアドレス
をＨ１算するユニットで、これは２組のオペランドアド
レス生成回路３−１と３−２よりなる。

オペランドアドレス生成回路３−１．３−２の動作はデ
コード回路２の制御下にあり、１つのメモリオペランド
のみを必要とする命令では常にオペランドアドレス生成
口・路３−１によりオペランドアドレスが生成され、２
つのメモリオペランドが必要な命令では両オペランドア
ドレス生晟回路３−１．３−２により同時に２つのオペ
ランドアドレスが生成さＪする。なお、オペランドアド
レス生成回路３−２からは、生成されたオペランドアド
レスと共に後述するバッファ記憶装置１０−２に対する
オペランド要求も出力される。

命令フェッチ制御回路４は所定のタイミングで命令フェ
ッチ要求を発行する回路であり、命令フェッチアドレス
生成回路５は該命令フェッチ要求に従い次の命令フェッ
チアドレスを計算する回路である。優先回路６は、命令
フェッチ制御回路４の命令フェッチ要求とオペランドア
ドレス生成回路３−２のオペランド要求との処理の優先
順位を決定する回路で、命令フェッチ要求とオペランド
要求のいずれか一方がオンの場合は、当該要求をそのま
＼選択するが、両方が共にオンの場合はオペランド要求
を優先して選択する。７は選択回路であり、優先回路６
の出力により命令フェッチアドレス生成回路５の命令フ
ェッチアドレスあるいはオペランドアドレス生成回路３
−２のオペランドアドレスを選択する。８，９はバッフ
ァ記憶アドレスレジスタであり、そのうちのアドレスレ
ジスタ８には常にオペランドアドレス生成回路３−１の
オペランドアドレスがセラ１−されるが、アドレスレジ
スタ９には命令フェッチアドレス生成回路５の命令フェ
ッチアドレスあるいはオペランドアドレス生成回路３−
２のオペランドアドレスがセットさ］する。

１０はバッファ記憶装置であり、こＪしは各々独立して
アクセス可能なオペランド専用バッファ記憶装置１０−
１とオペランドおよび命令フェッチ共用バッファ記憶装
置１ｏ−２よりなる。両バッファ記憶装置１０＝　］、
、１０−２は同一構造とし、同一内容を格納しておけば
制御は簡単であるが、勿論、これにこだわる必要はない
。例えば、バッファ記憶装置ＪＯ−１はオペランド専用
であるため、これへの命令の登録は省略してもよい。１
１はバッファ記憶装置１Ｏ−１から読み出された内容が
セラ１へされるバッファ記憶出力レジスタ、１２はバッ
ファ記憶装置工０−２から読み出された内容がセラ１へ
さ、ｈる同じくバッファ記憶出方レジスタである。出力
レジスタ１１の内容は常に演算ユニットに転送されるが
、出力レジスタ１２の内容は選択回路１３を介し、命令
バッファあるいは演算ユニットに転送される。

選択回路１３は、選択回路７と同様に優先回路６により
制御される。

以下、第１図の動作を説明するが、はじめメモリオペラ
ンドが１つしかない命令（例えばＲＸ。

Ｒ３，ＳＩ形式の命令）が命令レジスタ１にセットされ
た場合の通常の動作について説明する。

デコード回路２は命令レジスタ１の命令コードをデコー
ドし、当該命令が１つのメモリオペランドしかない形式
の場合、オペランドアドレス生成回路３−１り対しての
み起動をかける。デコード回路２から起動のかけられた
オペランドアドレス生成回路３−１は、命令レジスタｌ
の所定オペランド部を入力してオペランドアドレスを計
算し、バッファ記憶アドレスレジスタ８にセットする。

該アドレスレジスタ８の内容でバッファ記憶装置１０−
１がアクセスされ、該バッファ記憶装置１０−１から読
み出された内容（オペランドデータ）はバッファ記憶出
力レジスタ１１を介して演算ユニッ１−へ転送される。

一方、命令フェッチ制御回路４は所定のタイミングで命
令フェッチ要求を発行し、該命令のフェッチ要求を受け
取る毎に命令フェンチアドレス生成回路５は次の命令プ
エッチアドレスを計算して出力する。同時に命令フェッ
チ制御口ｗ１４の命令フェッチ要求は優先回路６にもリ
ーえら扛る。優先回路６は、オペランドアドレス生成回
路３−２からのオペランド要求がない場合、上記命令フ
ェッチ要求をそのま′＞選択し、選択回路７に対して、
命令フェノチア１−レス生成回路５の命令フェッチアド
レスを選択すべく選択信号を発する。ニオしにより、選
択回路７は命令フェッチアドレスを選択し、バッファ記
憶アドレスレジスタ９にセラｌ−する。記アドレスレジ
スタ９の内容でバッファ記憶袋ＦｉｌＯ−２がアクセス
され、該バッファ記憶装置１０−２から読み出された内
容（命令）はバッファ記憶出力レジスタ１２にセットさ
れた後、選択回路１３を介して命令バッファへ転送され
る。選択回路１３の動作は選択回路７と連動しており、
選択回路７が命令フェッチアドレスを選択した時、出力
バスとして命令バッファを選択する。

上記命令レジスタ１、オペランドアドレス生成回路３−
１、バッファ記憶装置１０−１等のルートと、命令フェ
ッチ制御回路４、命令フェッチアドレス生成回路５、バ
ッファ記憶装置１０−２等のルートは、各々独立に動作
しており、バッファ記憶装置１０−１．１０−２よりそ
れぞれ並列にオペランド、命令が読み出される。

次に１本発明の特徴である２つのメモリオペランドを有
する命令（例えばＳＳ形式の命令）が命令レジスタ１に
セットされた場合について説明する。

デコート２は命令レジスタ１の命令コードをデコードし
、当該命令が２つのメモリオペランドを有する形式の場
合、オペランドアドレス生成回路３−１．３−２の両方
に対して起動をかける。デコード回路２から起動のかけ
られたオペランドアドレス生成回路３−１は命令レジス
タ１の所定オペランド部を入力してオペランドアドレス
（例えば第１オペランドアドレス）を計算し、バッファ
記憶アドレスレジスタ８にセットする。該アドレスレジ
スタ８の内容でバッファ記憶装置１ｏ−ｔがアクセスさ
れ、該バッファ記憶装置１０−１から読み出された内容
（例えば第１オペランドデータ）はバッファ記憶出力レ
ジスタ１１を介して演算ユニットへ転送される。このバ
ッファ記憶装置１０−１の動作は先のメモリオペランド
が１つしかない命令の場合と同じである。

一方、オペランドアドレス生成回路３−２でも。

命令レジスタ１の所定オペランド部を入力してオペラン
ドアドレス（例えば第２オペランドアドレス）を計算し
、それをオペランド要求とともに出力する。優先回路６
は、オペランドアドレス生成回路３−２からオペランド
要求が発行されると。

そのとき命令フェッチ制御回路４からの命令フェッチ要
求が同時にあっても該オペランド要求を選択し、選択回
路７に対してオペランドアドレス生成回路３−２のオペ
ランドアドレスを選択すべく信号を発する。これにより
、オペランドアドレス生成回路３−２のオペランドアド
レスが選択回路７を通ってバッファ記憶アドレスレジス
タ９にセットされてバッファ記憶装置１０−２がアクセ
スされ、該バッファ記憶装置１Ｏ−２から読み出された
内容（例えば第２オペランドデータ）はバッファ記憶出
力レジスタ１２、選択回路７と連動している選択回路１
３を通って演算ユニットへ転送される。

以上の様に、２つのメモリオペランドを有する命令が命
令レジスタ１にセットされた場合、バッファ記憶装置１
０−１　、１０−２はいずれもオペランド用となり、第
１オペランドと第２オペランドが同時に得られる。

なお、一般に２つのメモリオペランドを有する命令の処
理時間は大であり、命令フェッチ要求の優先順位をオペ
ランド要求より低くしても、命令バッファが空になるこ
とはない。又、多くの命令はメモリオペランドが１つで
あり、この場合は従来と同様の性能が得られる。

第２図はパイプライン処理の一例を示すタイムチャート
で、（ａ）が従来方式の例、（ｂ）が本発明方式の例で
ある。第２図中、横軸はサイクルで縦軸は命令を示し、
又、Ｄは命令解読（デコード）、Ａはアドレス変換、Ｌ
はオペランドフェッチ、Ｅは命令実行の各処理ステップ
を示す。なお、第２図では命令フェッチのステップは省
略しである。

第２図から分かる様に、例えば命令■が２メモリオペラ
ンド形式の場合、従来はバッファ記憶装置をオペランド
用と命令フェッチ用に分けても、オペランドフェッチＬ
、、Ｌ、にはＴ□、Ｔ４の２ザイクル必要であるのに対
し、本発明はＴヨサイクルで２つのオペランドフェッチ
が同時に実行される。

〔発明の効果〕

以上説明した如く、本発明においては、バッファ記憶装
置をオペランド専用のバッファ記憶装置とオペランドお
よび命令フェッチ共用のバッファ記憶装置とに分割して
構成することにより、オペランドと命令フェッチが各々
独立に並行して処理できると共に、同時に２つのメモリ
オペランドが必要な命令のパイプライン処理を高速化す
ることができる。

【図面の簡単な説明】

第１図は本発明によるバッファ記憶制御方式の一実施例
を示す図、第２図は従来と本発明方式によるパイプライ
ン処理の一例を示す図である。 １・・・命令レジスタ、２・・・デコード回路、３−１
．３−３・・・オペランドアドレス生成回路、４・・・
命令フェッチ制御回路、　５・・・命令フェッチアドレ
ス生成回路、６・・・優先回路、７，１３・・・選択回
路、８，９・・・バッファ記憶アドレスレジスタ、　ｔ
ｏ−ｔ、ｔｏ−２・・・バッファ記憶装置、　１１．１
２・・・バッファ記憶出力レジスタ。

Claims (1)

【特許請求の範囲】
1. （１）バッファ記憶装置を有するパイプライン方式のデ
   ータ処理装置において、バッファ記憶装置を各々独立し
   てアクセス可能な第１バツフア記憶装置と第２バツフア
   記憶装置とに分割して構成し、通常は第１バツフア記憶
   装置をオペランド専用に。 第２バツフア記憶装置を命令フェッチ専用とし、同時に
   ２つのメモリオペランドが必要な命令の場合は該第１お
   よび第２バツフア記憶装置共オペランド用に用いること
   を特徴とするバッファ記憶制御方式。