JPS5831014B2 - 命令先取り装置 - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明はディジタル・コンピュータに関し、更に具体的
にはコンピュータが命令コードの使用を要求する前に、
主記憶装置から命令コードを検索する回路に関する。

背景の技術 高パフォーマンス低コストのコンピュータは一般的に高
速マイクロプロセッサを有し、このマイクロプロセッサ
は非常に遅いサイクル速度の主記憶装置を利用する。

主記憶装置は、マイクロプロセッサの他に多数の入出力
チャネルからの多くの独立した要求を処理しなげればな
らず、動的記憶装置においては主記憶装置の内容を維持
するためリフレッシュ論理回路を処理しなげればならな
い。

大容量主記憶装置を合理的なコストで実現するために、
サイクル・タイムは比較的低速度でなげればならない。

主記憶装置はマイクロプロセッサと非同期的に動作し、
従ってメモリ・アクセス要求は各要求後の時間量を変化
させることによって戻される。

次のユーザー命令を必要とする時間に、マイクロプロセ
ッサが主記憶装置へアクセスするようなコンピュータ・
システムは、マイクロプロセッサ時間のかなりの部分を
浪費する。

それは主記憶装置の低速動作のため、又は他の源による
主記憶装置の要求と干渉を生じる可能性があるためであ
る。

主記憶装置がメモリ・アクセス要求を処理している間に
、しばしば多くのマイクロプロセッサ・サイクルが無駄
になる。

従って、比較的軽微な活動時間に主記憶装置へアクセス
し、後続サイクルでマイクロプロセッサによって動作さ
れるユーザー命令を抽出しておくことのできるマイクロ
プロセッサ先取り回路が必要となる。

更に、マイクロプロセッサによって命令が利用されるま
で、主記憶装置から検索された命令をバッファ記憶領域
に保持できる必要がある。

本発明の開示 本発明は、ユーザー命令が連続的に記憶されている主記
憶装置へアクセスするディジタル・コンピュータにおけ
る先取り論理回路に関する。

コンピュータはマイクロ命令の集合を含む制御記憶装置
を有する。

これらマイクロ命令は、コンピュータで実行するためユ
ーザー命令によって選択的に呼出される。

本発明の先取り論理回路は、コンピュータで命令が使用
される前に、主記憶装置から命令コードを検索する。

先取り論理回路は第１及び第２のレジスタを含み、これ
らレジスタは主記憶装置から命令コードを受取り、それ
をコンピュータへ入力するまで保持する。

命令アドレス・レジスタは、主記憶装置から検索すべき
次の命令のアドレスを維持し、アドレス更新のために主
記憶検索動作によって増進される。

レジスタ中に記憶された命令コードの有効性を表示する
ため、レジスタのための状態ラッチが設けられる。

第２レジスタ中の命令は第２レジスタへシフトされ、第
２レジスタは命令をコンピュータへ与える。

レジスタを充填するために実行されねばならないメモリ
・アクセス動作の数をカウントするカウンタが設けられ
る。

マイクロ命令の成るものは、先取り論理回路を能動化す
る指令を発生し、必要に応じてバッファを充填するよう
に進行する。

先取り論理回路は、カウンタによって指示された数だけ
メモリ・アクセス動作を実行し、命令アドレス・レジス
タによって指示された主記憶ロケーションにアクセスし
て順次の命令レジスタへ転送する。

ブランチ・マイクロ命令がコンピュータによって実行さ
れるべきであれば、先取り論理回路はレジスタ中に記憶
された命令コードを無効にし、カウンタをセットして複
数の主記憶アクセス動作が実行されねばならないことを
指示する。

この充填動作は、マイクロ命令から充填指令を受取ると
直ちに開始される。

ブランチ命令アドレスが命令アドレス・レジスタへ与え
られ、ブランチ先ロケーションにある命令がコンピュー
タ処理のために命令レジスタへ転送される。

第１図は本発明を実施したコンピュータの略図を示す。

第１図に示されたコンピュータは仮想アドレス変換器１
０、主記憶装置１２、マイクロプロセッサ１４を含む。

主記憶装置のアクセス・タイムはマイクロプロセッサ１
４のサイクル・タイムよりもかなり遅い。

更に、主記憶装置１２は、定期的にリフレッシュされね
ばならないようにダイナミックな設計になっている。

主記憶装置１２はマイクロプロセッサ１４と非同期的に
動作する。

通常の動作において、コンピュータの操作者は主記憶装
置１２へ高レベル命令（マクロ命令）及びオペランドの
如きデータを与える。

高レベル命令及びオペランドは、マイクロプロセッサ１
４からの指令に応答して、主記憶装置からフェッチされ
る。

次いで、高レベル命令はマイクロプロセッサ内で実行さ
れる。

指令又は他のデータは、マイクロプロセッサ１４から主
記憶装置１２へ仮想アドレス変換器１０を使用して転送
される。

仮想アドレス変換器１０の主たる機能は、マイクロプロ
セッサ１４から受取った仮想アドレスを、主記憶装置１
２中のデータへアクセスする場合に使用される実アドレ
スへ変換することである。

高レベル命令の実行は、通常■段階及びＥ段階と呼ばれ
る２つの段階で、マイクロプロセッサ中で行なわれる。

■段階は、Ｅ段階の直前に起る。■段階では、マイクロ
プロセッサは複数のマイク口命令を実行し、高レベル命
令によって指定された演算動作又は論理動作の実行準備
を行なう。

例えば■段階において、高レベル命令がデコードされ、
主記憶装置１２からオペランドがフェッチされ、マイク
ロプロセッサ１４へ転送される。

Ｅ段階において、高レベル命令によって指定されたオペ
ランド上で演算又は論理動作が実行される。

マイクロプロセッサ１４は高レベル命令を受取るための
命令バッファ（ＩＢ）レジスタ１６及び命令ストリーム
（Ｉｓ ）レジスタ１８を含む。

ＩＢレジスタ１６は命令を受取り、それを並列シフトで
ＩＳレジスタ１８へ転送する。

レジスタ２０．２２，２４，２６は主記憶装置１２から
オペランドを受取る。

レジスタ１６，１Ｂ、２０゜２２．２４，２６はマイク
ロプロセッサ中で後に使用する情報を一時的に保持する
バッファとして機能する。

主記憶装置１２に対してマイクロプロセッサ１４を早く
動作させるためバッファが必要である。

高レベル命令によって指定された演算又は論理動作を実
行するために、オペランドは演算論理ユニット（ＡＬＵ
）２８ヘゲートされる。

マイクロプロセッサにおける高レベル命令の実行、及び
マイクロプロセッサの一般的動作は、主として制御記憶
装置３０中に記憶されたマイクロ命令によって制御され
る。

第１図は概略的なものであり、本発明の完全な理解を助
けるためにコンピュータ動作の概略を与えるものである
。

説明を明瞭にするために、成る通信線は太線で表わされ
る。

それはこれらの線が主記憶装置から受取られた情報に直
接対応するデータを搬送することを示す。

従って、太線はオペランド又は高レベル命令データの成
るフィールドを搬送する。

コンピュータ構成要素間の細い線は、マイクロプロセッ
サ１４の動作を制御する信号を搬送する制御線を表わす
。

今後、太線はデータ・パスと呼び、細線は制御線と呼ぶ
ことにする。

１本のデータ・パス及び１本の制御線は、実際には１つ
又はそれ以上の導通路を示すことに注意されたい。

主データ・パス３２は主記憶装置へ接続され、情報がマ
イクロプロセッサ１４へ転送されるデータ・パスを表わ
す。

ＩＢレジスタ１６（３２ビツトのデータ及び４ビツトの
パリティを含む３６ビツト・レジスタ）は、主記憶装置
１２からデータ・パス３４を介して高レベル命令を受取
る。

ＩＢレジスタ１６からのデータは、データ・パス３８を
介してＩＳレジスタ１８へスイッチ又は転送される。

ＩＳレジスタ１８は３６ビツト・レジスタである。

レジスタ１６及び１８は、主記憶装置１２からの高レベ
ル命令を、ＡＬＵ２８で使用される前に受取るよう機能
する。

ＩＢレジスタ１６のデータ出力はデータ・パス３８を介
してパリティ・チェック回路４０へ印加される。

パリティ・チェック回路４０は、ＩＢレジスタ１６によ
って受取られた情報のエラーを検出する。

もしパリティ・エラーが検出されると、回路４０はエラ
ー信号を制御線４２を介してＯＲ回路４４へ印加する。

ＩＢレジスタ１６及びＩＳレジスタ１８の動作は、後に
詳細に説明する。

ＩＳレジスタ１８はデータ・パス４８を介してセレクタ
４６へ接続される。

制御信号に応答して、セレクタ４６はＩＳレジスタ１８
中に記憶されたデータのフィールドを選択し、データ・
パス５０を介してＡＬＵ２Ｂの右方入力５１ヘデータを
シフトする。

ＡＬＵ２８は一時に１個又は２個のバイトしか処理する
ことができないから、ＡＬＵ２８中で処理するためには
、ＩＳレジスタ１８から１バイト又は２バイトのフィー
ルドを選択することが必要である。

セレクタ４６によって選択されるデータ・フィールドは
、Ｏかも３までを計数する２ビツト命令（Ｉ）ポインタ
５２によって制御される。

■ポインタ５２の出力はセレクタ４Ｇへ印加され、ＩＳ
レジスタ１８中の４バイトのうちいずれの１バイト又は
２バイトが選択され、データ・パス５０を介してＡＬＵ
２Ｂヘゲートされるかが指定される。

高レベル命令は２バイト、４バイト、又は６バイトの長
さを有するから、ＩＳレジスタ１８は高レベル命令全体
を含むには十分に大きいとは云えない。

従って、後にＩＳレジスタ１８ヘシフトされる高レベル
命令を保持するため、ＩＢレジスタ１６が設げられる。

ＩＳレジスタ１８とＩＢレジスタ１６とは組合せられて
、マイクロプロセッサ１４の残りの構成要素に対して８
バイト・レジスタの如き外観を呈する。

５Ａ−Ｌｌレジスタ２０及び５Ａ−Ｌ２レジスタ２２は
、第１図においてレジスタ１６及び１８の左方にある。

レジスタ２０及び２２は共に３６ビット（３２ビツトの
データ及び４ビツトのパリティ）記憶レジスタである。

これらレジスタの主たる目的は、主記憶装置１２からオ
ペランドの如きデータをバッファすることである。

オペランドは主記憶装置１２からデータ・パス５３を介
してレジスタ２００Å力へ印加される。

レジスタ２０の出力はデータ・パス５４によってパリテ
ィ・チェック回路５６、レジスタ２２、セレクタ５８へ
接続される。

パリティ・チェック回路５６はレジスタ２０中のエラー
・データを検出し、制御線６０を介してＯＲゲート４４
ヘエラー信号を選択的に印加する。

セレクタ５８は、レジスタ２０中に記憶されるデータの
４バイトのうち１バイトを、ＡＬＵ２８の左方人力６１
ヘデータ・パス６２を介してゲートするように動作する
。

セレクタ５８は前述したセレクタ４６と同じように機能
する。

２ビツトのＡレジスタ６４は０から３までを計数し、レ
ジスタ２０中に記憶された４バイトのうちいずれの１バ
イトが左方のＡＬＵ入力６１ヘゲートされるべきかを決
定する。

５Ａ−Ｌ２レジスタ２２中に記憶されたデータは、デー
タ・パス６６を介して主記憶装置１２へ転送されてよい
。

更に、レジスタ２２中に記憶されたデータは、データ・
パス６８を介して制御記憶装置３０へ印加されてよい。

この構成において、マイクロ命令又は他ノデータは、主
記憶装置１２中に記憶されてよく、レジスタ２０及び２
２を介して制御記憶装置３０へ転送されてよい。

従って、使用頻度の少ないマイクロ命令は、主記憶装置
１２中に記憶され、まれにマイクロプロセッサ１４中で
使用するために制御記憶装置３０へ転送されてよい。

第１図において、５Ｂ−Ｌｌレジスタ２４及びＳ Ｂ
−Ｌ ２レジスタ２６はレジスタ１６及び１８の右方に
置かれている。

レジスタ２４及び２６は３６ビツト（３２ビツトのデー
タ及び４ビツトのパリティ）レジスタであり、それぞれ
レジスタ２０及び２２に類似した機能を実行する。

オペランド及びデータは、主記憶装置１２からＳ Ｂ−
Ｌ ルジスタ２４ヘデータ・パス７０を介して転送され
てよい。

レジスタ２４の出力はデータ・パス７６を介してパリテ
ィ・チェック回路７２、レジスタ２６、セレクタ７４へ
接続される。

パリティ・チェック回路７２はパリティ・チェック回路
４０及び５６と実質的に同様なものである。

パリティ・チェック回路７２はレジスタ２４中のエラー
情報を検出し、制御線７８上にエラー信号を発生する。

制御線７８はＯＲゲート４４の入力へ接続される。

セレクタ７４はセレクタ４６及び５８と同じように機能
する。

セレクタ７４はレジスタ２４中に記憶されたデータの４
バイトのうち１バイトを選択し、選択されたバイトは右
方ＡＬＵ人力５１ヘデータ・パス８０を介してゲートさ
れる。

２ビツトのＢレジスタ８２はＯから３までを計数し、Ｂ
レジスタ８２の出力はセレクタ７４へ接続されて、レジ
スタ２４中のデータの４バイトのうちいずれのバイトが
ＡＬＵ２８ヘゲートされるべきかを決定する。

５Ｂ−Ｌ２レジスタ２６は５Ａ−Ｌ２レジスタ２２と同
じように機能する。

５Ｂ−Ｌ２レジスタ２６の出力は、データ・パス７７を
介して制御記憶装置３０へ印加され、データ通路７９を
介して主記憶装置１２へ印加される。

Ｍレジスタ８４は第１図においてレジスタ２４及び２６
の右方に示される。

Ｍレジスタ８４は汎用の８ビツト・ワーク・レジスタで
あり、その入力はデータ・パス８６によってＡＬＵ２８
の出力８７へ接続される。

Ｍレジスタ８４の出力はデータ・パス８８を介してＡＮ
Ｄ回路９０へ接続される。

ＡＮＤ回路９０は８個の個別的ＡＮＤゲートを表わし、
各ＡＮＤゲートはＭレジスタ８４の各ビットに対応して
いる。

ＡＮＤ回路９０はＭレジスタ８４の出力を右方ＡＬＵ入
力５１ヘデータ・パス９２を介して選択的にゲートする
。

従って、Ｍレジスタ８４はＡＬＵ２８に対して源及び宛
先として使用されてよい。

Ｍレジスタ８４の１つの使用法は、オペランド・フィー
ルドの１個の主記憶装置アドレスを計算するのに必要な
データを記憶することである。

レジスタ１６，２０，２４もＡＬＵ出力８７へ接続され
ている。

ＩＢレジスタ１６はＡＬＵ２８からデータ・パス８９を
介してデータを受取ってよく、ＩＢレジスタからのデー
タはＩＳレジスタ１８及びセレクタ４６を介して右方Ａ
ＬＵ入力５１へ転送される。

５Ａ−Ｌｌレジスタ２０はＡＬＵ２８からデータ・パス
９１を介してデータを選択的に受取り、セレクタ５８を
介して左方ＡＬＵ入力６１ヘデータを転送してよい。

同様に、Ｓ Ｂ −Ｌ ルジスタ２４はデータ・パス９
３を介してＡＬＵ２８からデータを選択的に受取ってよ
く、セレクタ７４を介してＡＬＵ入力５１ヘデータを転
送してよい。

ここで第１図の左側を参照すると、そこにはＩＬレジス
タ９５及びＩＡＲレジスタ９７が示される。

これらレジスタはそれぞれデータ・パス９９及び９４を
介してＡＬＵ２８の出力８７からデータを受取る。

ＩＬレジスタ９５は３ビツト・レジスタであり、マイク
ロプロセッサ中で実行されている高レベル命令のバイト
長を含む。

ＩＡＲレジスタ９７は、通常マイクロプロセッサ１４中
で実行される次の高レベル命令のアドレスを計算するデ
ータを含む。

ＩＬレジスタ９５及びＩＡＲレジスタ９７の出力は、加
算器１０１中で選択的に加算され、その結果はＩＡＲレ
ジスタ９７へ戻される。

更に、ＩＬレジスタ９５の出力はデータ・パス９８を介
ｊ７て左方ＡＬＵ入力６１へ印加されてよく、ＩＡＲレ
ジスタ９７の出力はデータ・パス１００を介してＡＮＤ
回路１０２へ印加される。

ＡＮＤ回路１０２は、実際にはデータ・パス１０４を介
してＩＡＲレジスタ９７の出力を左方ＡＬＵ入力６１へ
選択的に印加する１６個の別個のＡＮＤゲートを表わす
。

Ｇレジスタ１０６はマイクロプロセッサ１４の各種の動
作を制御するために使用される特別な制御ラッチの集合
である。

Ｇレジスタ１０６のゼロ・ビットは、マイクロプロセッ
サ１４中でエラーが生じた場合に、命令が再実行可能な
時点を決定する。

Ｇレジスタ１０６のビット４及び６は、後に説明するレ
ジスタへの入力として使用される。

Ｇレジスタ１０６の入力はデータ・パス１０８によって
ＡＬＵ出力８７へ接続され、レジスタ１０６の出力はデ
ータ・パス１１０を介してＡＮＤ回路１１２へ印加され
る。

ＡＮＤ回路１１２は、８個の独立したＡＮＤゲートを表
わし、Ｇレジスタ１０６中のデータを左方ＡＬＵ入力６
１ヘデータ・パス１１４を介して選択的にゲートする。

Ｌレジスタ１１６は、データ・パス１１８を介してＡＬ
Ｕ２８の出力８７へ接続され、通常特定ノ高レベル命令
の実行中に使用されるべきオペランドの長さを記憶する
。

Ｌレジスタ１１６は８ビツト・レジスタ又は２個の独立
した４ビツト・レジスタとして使用されてよい。

２個のレジスタとして使用される時、Ｌレジスタ１１６
は２つのオペランド長を記憶してよい。

Ｇレジスタ１０６のビット６は、Ｌレジスタ１１６が１
個の８ビツト・レジスタとして使用されるか、又は２個
の４ビツト・レジスタとして使用されるかを決定する。

もしＬレジスタ１１６が２個の４ビツト・レジスタとし
て使用されるべきことをＧレジスタ１０６のビット６が
指定すると、Ｌレジスタがマイクロ命令によって源とし
て選択される時、Ｌ２８ラッチ１２０はレジスタ中の２
個の４ビツト・フィールドのいずれがゲートされるべき
かを決定する。

Ｌレジスタ１１６の出力はデータ・パス１２２を介して
セレクタ１２４へ接続される。

セレクタ１２４はＬレジスタ１１６の所定のフィールド
を左方ＡＬＵ入力６１ヘデータ・パス１２６を介し１
てゲートする。

Ｐレジスタ１２８は８ビツト・レジスタであり、データ
・パス１３０によってＡＬＵ出力８７へ接続される。

それは主として後に説明する局部記憶装置の間接アドレ
シングを行なうために使用される。

Ｐレジスタ１２８の出力はデータ・パス１３２を介して
セレクタ１３４へ印加される。

セレクタ１３４はＰレジスタから成るデータ・フィール
ドを選択し、そのデータ・フィールドを左方ＡＬＵ入力
６１ヘデータ・パス１３６を介して印１ 加する。

局部記憶装置１３８は１２８バイトより成り、データ・
パス１４０を介してＡＬＵ出力８７へ接続される。

局部記憶装置１３８の各バイトは読取り及び書込みのた
めに個別的にアドレス可能である。

局部記憶装置１３８へのアドレスは後述するような方法
で直接に発生されるか、又は間接的にＰレジスタ１２８
を使用して発生される。

局部記憶装置１３８のアドレスの高順位ビットは、成る
条件の下でＧレジスタ１０６のビット４によって決定さ
れる。

局部記憶装置１３８の出力はデータ・パス１４２を介し
てＡＮＤ回路１４４へ印加される。

ＡＮＤ回路１４４は局部記憶装置１３８からのデータを
左方ＡＬＵ入力６１ヘデータ・パス１４６を介して印加
する。

ＡＮＤ回路１４４はデータなＡＬＵ２Ｂヘゲートする複
数個の独立したＡＮＤゲートを表わす。

ＡＬＵ２８は主記憶装置１２から与えられたデータ上で
演算論理動作を実行する。

出力をＡＬＵ入力５１又は６１のいずれかへ接続された
前述のレジスタは、ＡＬＵ２８のデータ源として選択さ
れてよい。

同様に、入力をＡＬＵ出力８７へ接続されたレジスタは
ＡＬＵからのデータの宛先となってよい。

２個のレジスタからのデータはマイクロプロセッサ１４
０マイクロ命令によって選択され、処理のためにＡＬＵ
を通る。

ＡＬＵはバイト上で論理及び２進演算動作を実行する。

ＡＬＵ２８の機能は直接にマイクロ命令で指定されてよ
く、又はデータ・パス１５０によってＡＬＵ２Ｂの出力
へ接続された入力を有するＦレジスタ１４８によって間
接的に指定されてよい。

Ｆレジスタ１４８は、制御線１５２を介してＡＬＵ ２
８へ印加される信号によりＡＬＵ２８の動作を制御して
よい。

演算論理動作を実行する外に、ＡＬＵ２Ｂはデータ・パ
スとして使用されてよい。

この機能を実行するに当り、ＡＬＵ入力５１又は６１で
受取られたデータはＡＬＵ２８を介してＡＬＵ出力８７
へ通される。

ＡＬＵ２８がデータ・パスとして使用される目的は、選
択された能力又は機能を達成するため、必要なデータ・
パスの数を減少することによってコストを軽減するため
である。

８ビツトのＳレジスタ１５４はデータ・パス１５６を介
してＡＬＵ２８の出力８７へ接続され、Ｓレジスタの出
力はテ゛−タ・パス１５８を介して左方ＡＬＵ入力６１
へ接続される。

Ｓレジスタ１５４はＡＬＵ条件コード及び一時的マイク
ロプログラム・フラグを含む。

ＡＬＵ条件コードは制御線１６０上をＡＬＵ２８からＳ
レジスタ１５４へ印加される。

Ｓレジスタ１５４のビット０〜３は通常フラグのために
使用され、ビット４〜γは通常ＡＬＵ条件コードを含む
ために使用される。

マイクロプログラムはＳレジスタ１５４０８個のビット
の各々に基づいてブランチすることができる。

ネキスト・アドレス論理装置１６２はデータ・パス１６
１を介してＡＬＵ２８の出力８７へ接続される。

マイクロプロセッサ１４の各種の部分から受取られたデ
ータに応答してネキスト・アドレス論理装置１６２はネ
キスト・アドレス・コードを形成する。

このコードは後に現在実行されているマイクロ命令の実
行に続いて実行されるべきマイクロ命令を制御記憶装置
３０から選択するために使用される。

ネキスト・アドレス論理装置１６２の出力データは、制
御線１６５を介して３２ビツトの制御記憶アドレス・レ
ジスタ（Ｃ８ＡＲ）１６４へ印加される。

アドレス・レジスタ１６４ヘロードされたアドレスは制
御記憶装置３０中に記憶されたマイクロ命令を選択する
。

このマイクロ命令は制御記憶出力レジスタ（Ｃ８ＯＲ）
１６６へロードされる。

出力レジスタ１６６は３２ビツト・レジスタであり、制
御記憶装置３０中の各制御ワードは３２ビツトの長さで
ある。

制御記憶装置３０の別個の部分（又は独立した部分）は
異なった速度で動作し、それによってマイクロプロセッ
サ１４の動作速度は、制御記憶装置３０のいずれの部分
が特定の時間に使用されているかに従って制限される。

更に、前述した如くマイクロ命令は、主記憶装置１２か
らレジスタ２２及び２６を介して制御記憶装置３０へ転
送されてよい。

制御記憶出力レジスタ１６６の成るフィールドは制御線
１６８を介してネキスト・アドレス論理装置１６２へ印
加され、かつデータ・パス１７２を介してマイクロ命令
解読兼制御ユニット１７０へ印加される。

制御ユニット１７０は制御線１７４を介してネキスト・
アドレス論理装置１６２ヘフオーマツト信号を印加する
。

フォーマット信号は現在実行されているマイクロ命令の
種類又はフォーマットを示すデータをネキスト・アドレ
ス論理装置１６２へ転送する。

アドレス・レジスタ１６４ヘロードされるネキスト・ア
ドレス・コードは、ネキスト・アドレス論理装置１６２
中で制御線１６８及び１７４上で受取られるデータ、及
びデータ・パス１６１上で受取られるデータから選択的
に形成される。

制御ユニット１７０は、Ｂレジスタ８２中の値を増進す
るため制御線１１６上にＢ制御信号を印加し、それによ
ってセレクタＴ４は５Ｂ−Ｌｌレジスタ２４中の次のバ
イトを選択することができる。

セレクタ７４がゲート制御信号を受取る時、レジスタ２
４中の選択されたバイトはＡＬＵ２８ヘゲートされる。

右方ＡＬＵ源信号は選択されたレジスタからＡＬＵ２８
の右方入力へデータをゲートするため制御線１７８上に
発生される。

右方ＡＬＵ源信号はＡＮＤ回路９０、セレクタ７４又は
セレクタ４６を能動化し、それぞれＭレジスタ８４、Ｓ
Ｂ−Ｌ ルジスタ２４又はＩＳレジスタ１８からのデ
ータをＡＬＵ２８の右方入力５１ヘゲートする。

一時に１個だけのレジスタが右方ＡＬＵ入力５１ヘゲー
トされることに注意されたい。

制御ユニット１７０は■ポインタ５２中の値を増進する
ために制御線１８０上に■制御信号を発生する。

■ポインタの増進は、Ｂレジスタ８２に関して説明した
のと同じようにして、ＩＳレジスタ１８中の次のバイト
をセレクタ４６によって指定又は選択せしめる。

直接ＡＬＵ機能信号は、ＡＬＵ２８の演算論理機能を決
定するために、制御線１８２上に発生される。

直接ＡＬＵ機能信号によって選択されてよい１つの機能
は、Ｆレジスタ１４８中で指定された機能をＡＬＵ２８
によって実行させることである。

従って、直接ＡＬＵ機能信号はＡＬＵ２８の機能を直接
指定するか、又はＦレジスタ１４８を介して機能を間接
的に指定してよい。

制御ワード発生信号は制御ワード１７０によってデータ
・パス１８４上に発生され、左方ＡＬＵ入力６１へ印加
される。

ＡＬＵ２８は制御ワード発生信号を出力８７へ通し、デ
ータ・パス１５０を介してＦレジスタ１４８へロードす
る。

このようにしてＦレジスタ１４８は、ＡＬＵ２８の機能
を制御するため制御ユニット１７０によって条件づゆら
れる。

Ａ制御信号は、Ａレジスタ６４中の値を増進するために
、制御ユニット１７０によって制御線１８６上に発生さ
れる。

Ａレジスタ６４が増進されると、セレクタ５８は５Ａ−
Ｌｌレジスタ２０中の次のバイトを指定又は選択する。

セレクタ５８が能動化される時、選択されたバイトはＡ
ＬＵ２８の左方人力６１ヘゲートされる。

制御線１８８上では、制御ユニット１７０はＳレジスタ
発生信号を発生する。

この信号はＳレジスタ１５４中のビット０〜３をロード
する。

ＬＳＲ直接アドレス信号は、局部記憶装置１３８を直接
にアドレスするため、制御線１９０上を転送される。

制御線１９２上に発生されたＬ２８ランチ制御制御味、
Ｌ２８ランチの状態を制御するため、Ｌ２８ラッチ１２
０へ印加される。

Ｇレジスタ１０６のビット０ 、４ 、６の状態を決定
するために、Ｇレジスタ・ビット制御信号が制御ユニッ
ト１７０によって制御線１９４上に発生される。

制御線１９６上にはＩＡＲ増進信号が発生される。

この信号は加算器１０１へ印加され、ＩＬレジスタ９５
中のデータをＩＡＲレジスタ９７中のデータへ加算し、
その結果をＩＡＲレジスタ９７に置く。

制御ユニット１７０はマイクロ命令から複数個の解読指
令を発生し、制御線１９７を介してこれらの指令を主記
憶インターフェイス制御装置２１２へ印加する。

制御ユニット１７０は、１個のレジスタのデータを左方
ＡＬＵ人力６１ヘゲートするために、制御線１９８上に
左方ＡＬＵ源信号を発生する。

右方ＡＬＵ入力５１と同じように、一時に１個だけのレ
ジスタが左方ＡＬＵ入力６１ヘゲートされてよい。

左方ＡＬＵ源信号はＡＮＤ回路１０２゜１１２．１４４
又はセレクタ１２４，１３４゜５８へ印加される。

この構成において、制御ユニット１７０は次の構成要素
の１個からＡＬＵ２８の左方人力６１ヘデータをゲート
するＩＡＲレジスタ９７、Ｇレジスタ１０６、Ｌレジス
タ１１６、Ｐレジスタ１２８、局部記憶装置１３８、Ｓ
ＡＬルジスタ２０゜ 記憶指令信号は制御ユニット１７０から制御線２００を
介して仮想アドレス変換器１０及びインターフェイス制
御装置２１２へ印加される。

そのような記憶指令信号は、マイクロプロセッサ１４中
で使用するための高レベル命令、オペランドその他のデ
ータを主記憶装置１２からフェッチする場合の制御信号
となる。

マイクロプロセッサ１４の動作は主として制御記憶装置
３０からのマイクロ命令によって制御されることが分る
。

このマイクロ命令はマイクロ命令解読兼制御ユニット１
７０中で解読される。

制御ユニット１７０は本発明の重要な部分を構成し、マ
イクロプロセッサ１４０安価で効率的かつ柔軟性ある動
作を実行する論理ユニットである。

第１図に続く図面を参照しつつ、本発明に関連したマイ
クロ命令解読兼制御ユニット１７０を後に詳細に説明す
る。

タイミング・ユニット２０２は複数のクロック信号を発
生する。

これらの信号は線２０４を介して転送される。

更にタイミング・ユニット２０２は制御線２０６上に第
１半サイクル信号を発生する。

この信号は制御ユニット１７０によって受取られる。

成る種のマイクロ命令の実行にあたっては、１個のマイ
クロ命令の実行中に同一のデータ・パス又は制御線を２
度使用することが望まれるかも知れない。

選択されたデータ・パスはマイクロ命令実行サイクルの
初めの半分で第１の機能のために使用され、終りの半分
で第２の機能のために使用される。

第１半サイクル信号は、制御ユニット１１０に対して最
初の半サイクルの終りを示し、それによって１つの実行
サイクル中、１本のデータ・パス又は制御線を２つの別
個の目的又は機能のために使用することを可能ならしめ
る。

短サイクル信号は制御ユニット１７０からタイミング・
ユニット２０２へ制御線２０８を介して印加され、実行
されている特定のマイクロ命令が通常のマイクロ命令の
実行サイクルよりも短い実行サイクルを有することを示
す。

短サイクル信号に応答して、タイミング・ユニット２０
２は実行サイクルごとに少数のタイミング・クロック信
号を発生する。

ネキスト・アドレス論理装置１６２は制御線２１０を介
してタイミング・ユニット２０２へ低速制御記憶信号を
印加する。

この低速制御記憶信号はタイミング・ユニットをして実
行サイクル当り多数のタイミング・クロック信号を発生
せしめる。

マイクロ命令が制御記憶装置３０の低速部分からフェッ
チされつつある時、この長いサイクルを発生することが
必要である。

タイミング・ユニット２０２によって発生される２つの
他の制御信号は出力レジスタ１６６を順序づげるための
Ｃ８ＯＲロード信号と、制御記憶装置３０へ接続された
カード選択信号である。

制御ユニット１７０、タイミング・ユニット２０２、仮
想アドレス変換器１０、主記憶装置１２から受取られた
信号に応答して、主記憶インターフェイス制御装置２１
２はマイクロプロセッサ１４と主記憶装置１２との間の
インターフェイスを制御する。

マイクロ命令アドレス指令は主記憶インターフェイス制
御装置２１２によってネキスト・アドレス論理装置１６
２への制御線２１３上に発生される。

次の構成要素へデータをロードするために、ロード信号
が制御線２１４上に選択的に発生される。

５Ａ−Ｌｌレジスタ２０．５ＡＬ２レジスタ２２、ＩＢ
レジスタ１６、ＩＳレジスタ１８．５Ｂ−Ｌｌレジスタ
２４．５ＢＬ２レジスタ２６ｏ同一のデータを２個以上
のレジスタヘロードすることが望まれる場合を除いて、
一時にレジスタ１６ 、２０ 、２４の１個のみが主記
憶装置１２からデータをロードされるべきであることが
解る。

レジスタ１６，２０，２４は主記憶装置１２からマイク
ロプロセッサ１４への同一の主データ・パス３２を共有
する。

同様に、一時にレジスタ１６，２０，２４０１個のみが
ＡＬＵ出力８７からロードされるべきである。

主記憶インターフェイス制御装置２１２は線２００を介
して制御ユニット１７０かも記憶指令を受取り、制御線
２１６を介して主記憶装置１２からデータ準備完了信号
を受取る。

制御信号は線２１８を介して仮想アドレス変換器１０か
らインターフェイス制御装置２１２によって受取られ、
複数のクロック信号は制御線２０４上で受取られる。

データ準備完了信号は、データが主記憶装置１２の出力
でマイクロプロセッサ１４へ転送される準備が完了して
いることをインターフェイス制御装置２１２へ知らせる
。

線２１８上の制御信号は、主記憶装置のフェッチ動作が
完了したのか、又は記憶動作が完了したのかを知らせる
。

もしフェッチ動作の完了であれば、線２１８上の制御信
号はレジスタ１６，２０，２４０いずれがデータを受取
るべきかを示す。

線２１８上の他の制御信号は、仮想アドレス変換器１０
中で変換が完了したこと、及び主記憶装置へのアクセス
が開始されていることを示す。

更に、線２１８上の制御信号は、仮想アドレス変換器１
０中の完全な変換がなされ得ないことを示すことができ
る。

命令バッファ充填（ＦＩ Ｂ ）要求信号は、ＩＢレジ
スタ１６をロードするために、インターフェイス制御装
置２１２により仮想アドレス変換器１０へ発生される。

主記憶インターフェイス制御装置２１２は制御線２２０
を介してＯＲゲート４４から主記憶エラー信号を受取る
。

主記憶エラー信号は、エラー又は無効のデータがパリテ
ィ・チェック回路５６５４０．７２によって検出された
時に発生される。

主記憶エラー信号に応答して、インターフェイス制御装
置２１２はマイクロプロセッサ１４がエラー・データを
用いて動作するのを防止する。

最後に、主記憶インターフェイス制御装置２１２は、タ
イミング・ユニット２０２へ接続された制御線２２２上
に停止信号を発生する。

この停止信号は、タイミング・ユニット２０２をして、
マイクロ命令の実行に必要なりロック・タイミング信号
の発生を停止させる。

停止信号の目的は、成る条件の下でマイクロ命令の実行
を一時的に停止することである。

マイクロ命令解読兼制御ユニット１７０は第２図に詳細
に示される。

制御記憶出力レジスタ１６６中に記憶されたマイクロ命
令は２つの部分に分割される。

第１の部分はフォーマット解読器２３０によって使用さ
れ、第２の部分は複数の解読ユニットへの入力となる。

第２部分を受取るユニットは源解読器２３２、宛先解読
器２３４、状態解読器２３６、記憶制御解読器２３８を
含む。

フォーマット解読器はフォーマット信号を源解読器２３
２、宛先解読器２３４、状態解読器２３６、記憶制御解
読器２３８へ転送する。

源解読器２３２はレジスタ１６，２０，２２゜２４．２
６からの命令又はデータをゲートするため、複数の指令
を線１７８上に発生する。

宛先解読器２３４は一部の宛先信号を線２４２゜２４４
．２４６上に発生する。

これらの信号は入力線を介してデータ又は命令を受取る
ようにレジスタ１６ 、２０ 、２４を能動化する。

記憶制御解読器２３８は、第１図で一般的に線２００と
して示される制御線上に複数の主記憶指令を発生する。

具体的な指令としては、レジスタ２０（ＳＡ−Ｌｌ）へ
の主記憶（ＭＳ ）読出し、レジスタ２４（ＳＢ−Ｌｌ
）への主記憶読出し、レジスタ２２（ＳＡ−Ｌ２）から
の主記憶書込み、レジスタ２６（ＳＢ−Ｌ２）からの主
記憶書込み、レジスタ２０及び２２への８バイト読出し
、レジスタ２４及び２６への８バイト読出しがある。

ＩＢレジスタ１６への主記憶読出しを示すため、未決ア
クセス信号が記憶制御解読器２３８によって発生される
。

記憶制御解読器２３８によって発生された指令の各々は
、線２００を介して仮想アドレス変換器１０へ記憶指令
として与えられる。

ブリフェッチ停止回路２５０は主記憶インターフェイス
制御装置２１２の一部である。

この回路への入力は線２５２上の未決アクセス・ラッチ
（Ｌ）２信号、線２５４上のノット■Ｓレジスタ有効（
ＶＩ Ｓ ）信号を含む。

命令バッファ充填（ＦＩＢ）要求信号は線２１９上をブ
リフェッチ停止回路２５０へ転送される。

最後の人力は、線２５８上を回路２５０へ転送される主
記憶ビジィ１信号である。

これら信号の機能は後に説明する。ブリフェッチ停止回
路２５０は、線２００及び線２５２上の信号を入力とし
て有するＡＮＤ回路２６０を含む。

第２のＡＮＤ回路２６２は第１人力として線１７８（指
令信号群）からの命令ストリーム（ＩＳ）レジスタ源信
号を有し、第２人力として線２５４上の信号を有する。

第３のＡＮＤ回路２６４は第１入力として宛先解読器２
３４によって発生された線２４２上の命令バッファ（Ｉ
Ｂ）レジスタ宛先指令を有し、第２人力としてＯＲ回路
２６６の出力を有する。

ＯＲ回路２６６は線２１９上の信号を与えられる。

ＯＲ回路２６６への第２人力は線２５８上の主記憶ビジ
ィ１信号である。

ＡＮＤ回路２６０，２６２゜２６４の各々の出力はＯＲ
回路２６８の入力の１つへ接続される。

ＯＲ回路２６８は線２２２上にブリフェッチ停止信号を
発生する。

この停止信号は第１図に示されるマイクロプロセッサ１
４の動作を中断する。

線２２２上のブリフェッチ停止信号に応答するコンピュ
ータの動作を後に詳細に説明する。

状態解読器２３６は、成る種のマイクロ命令が制御記憶
出力レジスタ１６６中にある時、一群の出力信号を発生
する。

そのような信号としては線２７１上の・・−フワード・
モード信号、線２７２上のリセット・イン・ユース（Ｒ
ＩＮＳ）信号、線２７３上のＩ＋１信号、線２７４上の
Ｉ＋２信号、線２７５上のＦＩＢ状態制御信号がある。

線２４２上のＩＢ宛先信号は制御線１９７中の線２７１
−２７５上の信号と共に伝送される。

これら信号を利用する動作について後に説明する。

本発明のブリフェッチ回路は第３図のブロック図で示さ
れる。

ブリフェッチ回路は第１図に示される主記憶インターフ
ェイス制御装置２１２の一部として含まれる。

ブリフェッチ回路は、主記憶装置１２ヘアクセスするに
は時間を必要とするにも拘らず、主記憶装置からＡＬＵ
２８への命令の流れを最小の遅延で維持するように、Ｉ
Ｂ及びＩＳレジスタ１６及び１８の動作を制御する。

第３図は命令ポインタ回路２８２を含む。

これはＩＳレジスタ１８中に記憶された命令の４バイト
のうちいずれのバイトが次にＡＬＵ２８へ転送されるべ
きかを指示する。

ポインタ回路２８２は線２７４上のＩ＋２信号によって
２バイトだけ増進される。

Ｉ＋２信号は所与のマイクロ命令の指令に基づいて状態
解読器２３６によって発生される。

他方、成る種のマイクロ命令は線２７３上のＩ＋１を発
生することができる。

これはポインタ回路２８２を１バイトだけ増進する。

命令ポインタ回路２８２はリング・カウンタとして機能
し、それが最大状態に達した時ゼロへ循環的にバックす
る。

オーバフロー検出回路２８４はポインタ回路２８２を監
視し、ポインタ回路がその最大値から最小値へ戻る時に
命令ポインタ巻帰り信号（ＩＷＲＡＰ）を発生する。

巻帰り信号は線２８６上に発生される。

回路２８２及び２８４は一緒になって第１図の命令（Ｉ
）ポインタ５２を構成する。

ＩＢ及びＩＳレジスタ１６及び１８には有効ラッチがつ
いており、このラッチは、レジスタ中の命令が有効であ
る時にセットされ、無効である時にリセットされる。

これらのラッチは命令レジスタ有効ラッチ回路２８８中
に含まれる。

この回路への第１人力はＯＲ回路４４から来る線２２０
上の主記憶エラー信号である。

この信号は、主記憶転送動作中にパリティ・エラー（無
効データ）が検出された時に能動化される。

第２の人力は線２１６上のデータ準備完了信号である。

この信号は、データが検索されレジスタへ転送される準
備が終った後、主記憶装置１２によって発生される。

第３の入力は線２８６上の信号であるっ最後の入力はリ
セット信号であり、これは線２５２上の信号である。

命令レジスタ有効ラッチ回路２８８は出力として線２５
４上のノットＶＩＳ信号、線２９４上のＩＢレジスタ１
６０−ド信号、線２９６上のＩＳレジスタ１８０−ド信
号、線２９８上の「ｖＩＳ及びＩＷＲＡＰＪ信号、線３
００上の「ｖＩＢ及びＩＷＲＡＰＪ信号を発生する。

更に第３図のブリフェッチ論理回路は命令バッファ充填
カウンタ３０２を含む。

カウンタ３０２はＩＢ及びＩＳレジスタ１６及び１８を
充たすために発生されねばならない主記憶指令の数を指
示する。

カウンタ３０２への第１人力は線３０４上の「２へのセ
ット」指令である。

これはカウンタをその最大値２ヘセツトする。

線３０６上には増進指令が与えられ、線３０８ａ上には
逓減指令が入力される。

線３０８ａ上の逓減指令は仮想アドレス変換器（ＶＡＴ
）命令バッファ充填（ＦＩＢ）リセット指令である。

この指令は、アドレス変換が成功裏に完了した時、第１
図に示される仮想アドレス変換器１０によって発生され
る。

カウンタ３０２の状態をゼロヘセットするため、線３１
０及び３１２上にリセット指令が与えられる。

カウンタ３０２の第１出力は線３１４上の信号である。

この信号はカウンタ３０２が１に等しい（ＦＩＢカウン
タ＝１）ことを示す。

第２出力は線２１９上の命令バッファ充填要求信号であ
る。

これハ命令バッファ充填カウンタがゼロでない時に発生
される。

線３１８上にあるカウンタ３０２の最後の出力は、命令
バッファ充填カウンタがゼロに等しいことを示す。

更にブリフェッチ論理回路は未決アクセス制御回路３２
０を含む。

この回路は、ＩＳレジスタ１８中で処理されているユー
ザーの命令ストリーム中にブランチ命令が来た時、主記
憶装置１２から正しい命令コードを得るためのものであ
る。

未決アクセス制御回路３２０への第１人力は線２００上
の未決アクセス信号である。

これは第２図に示される記憶制御解読器２３８から与え
られる。

回路３２０への第２人力は主記憶装置１２（第１図）か
ら線２１６へ転送されるデータ準備完了信号である。

回路３２０は線３１０上にＦＩＢカウンタ・リセット信
号を発生する。

この信号は命令バッファ充填カウンタ３０２をリセット
するように動作する。

回路３２０の第２出力は線３２４上の準備完了禁止信号
である。

この信号はデータ準備完了信号を禁止する。

制御回路３２０の最後の出力は線２５２上の未決アクセ
スＬ２信号である。

この信号は命令レジスタ有効ラッチ回路２８８をリセッ
トする。

第３図に示されるブリフェッチ論理回路の他の構成要素
は主記憶ビジィ制御回路３２６である。

この回路は一対の信号を発生する。

これらの信号は、主記憶装置がメモリから命令コードを
フェッチされる過程にあるが未だ命令コードをレジスタ
１６及び１８へ与えていないことを示す。

回路３２６への第１人力は命令バッファ充填（ＦＩＢ）
リセット信号である。

この信号は仮想アドレス変換器１０によって発生され、
線３０８上を伝送される。

回路３２６への第２人力は主記憶装置１２から線２１６
を介して与えられるデータ準備完了信号である。

リセット指令は線３１２を介して回路３２６へ入力され
る。

最後の入力は準備完了禁止信号であり、これは線３２４
を介して与えられる。

回路３２６の第１出力は線２５８上を伝送されるビジィ
１信号である。

この信号は、主記憶装置が命令指令を検索するためにフ
ェッチ動作を実行していることを示す。

回路３２６の第２出力は線３３０上のビジィ２信号であ
る。

この信号は、主記憶装置が第１及び第２の７エツチ要求
を処理していることを示す。

更に第３図において、ブリフェッチ論理回路は命令バッ
ファ充填カウンタ符号器３３２を含む。

符号器３３２は命令バッファ充填カウンタ３０２を駆動
する指令信号を発生する。

線２５８及び３３０上のビジィ１及びビジィ２信号は符
号器３３２への入力である。

線２９８上のＶＩＳ／ＩＷＲＡＰ信号及び線３００上の
ＶＩＢ／ＩＷＲＡＰ信号は符号器３３２へ入力として転
送される。

更に入力として与えられる信号は、線２５２上の未決ア
クセスＬ２信号及び線２７５上のＦＩＢ状態制御指令で
ある。

カウンタ３０２の２つの出力は符号器３３２への入力と
して与えられる。

これら出力は、線３１４上のＩＦ Ｉ Ｂカウンター１
」信号、及び線３１８上のＩＦ Ｉ ＢカウンターＯ」
信号である。

符号器３３２によって２つの出力信号が発生される。

第１出力信号は線３０４上に発生され、命令バッファ充
填カウンタを２の値ヘセットスる。

この実施例において、２の値は最大値である。

符号器３３２の第２出力は線３０６上の増進信号である
。

この信号はカウンタ３０２を単一ステップだけ増進する
。

仮想アドレス変換器１０が要求されたアドレスを仮想ア
ドレスから実アドレスへ変換することができない場合を
処理するため、ブリフェッチ・ミス制御回路３３８がブ
リフェッチ論理回路中に含まれる。

２つの入力信号が制御回路３３８へ与えられる。

第１の人力信号は記憶制御解読器２３８から来る線２０
０上の未決アクセス信号であり、第２の人力信号は第１
図に示される通信パス２１８を介して与えられる仮想ア
ドレス変換器（ＶＡＴ）ブリフェッチ・ミス信号である
。

回路３３８の出力はリセット信号としてカウンタ３０２
及び回路３２６へ与えられる。

更に、回路３３８は入力をトラップ制御回路３４０へ与
える。

第２人力は線２４３を介して源解読器２３２から与えら
れるＩＳ源信号である。

回路３４０の出力は線３４２上のブリフェッチ・ミス・
トラップ信号である。

線３４２上のトラップ信号は、仮想アドレス変換器１０
が必要な実アドレスを主記憶装置へ与えることができな
い時に生じる。

線３４２上のトラップ信号は、回路３３８からの信号が
アクチブである間、マイクロプロセッサがＩＳレジスタ
１８を右方ＡＬＵ入力源として選択する時に発生される
。

命令レジスタ有効ラッチ回路２８８の論理回路は第４図
に示される。

ここに示された回路の論理動作を順序づげるために、多
数のクロック入力が与えられる。

これらのクロック信号はＣＩ、Ｃ２゜ＴＸ、Ｔ２．Ｔ３
．Ｔ４．Ｔ５．Ｔ６の記号を有している。

これらのクロック信号は定期的に与えられ、相互に固定
した関係を有する。

第４図に示される回路は、レジスタ１６及び１８に含ま
れるデータの有効性を表示する機能を有する。

ラッチ回路２８８はラッチ３４４を含む。ラッチ３４４
はデータ入力として線２１６上にデータ準備完了信号を
有しかつＣ２クロック入力を有する。

本明細書で説明される他のラッチと同じように、ラッチ
３４４は、クロック入力線が能動化される時点で、ラッ
チ・ブロックの下方右側にある出力線上にデータ論理レ
ベルを与える。

ラッチ３４４の出力は線３４６上のＣＰＵデータ準備完
了信号である。

ＣＰＵデータ準備完了信号はランチ３４８のデータ入力
へ与えられ、かつＡＮＤ回路３５０へ第１人力として与
えられる。

ＡＮＤ回路３５０への第２人力はフェッチ信号である。

この信号は仮想アドレス変換器１０によって発生され、
フェッチ動作が完了したことを示すため、データ準備完
了信号と共に線２１８上を転送される。

ＡＮＤ回路３５０への第３人力はＩＢ信号である。

この信号は仮想アドレス変換器１０によって発生され、
主データ・パス３２上のデータがＩＢレジスタ１６ヘロ
ードされるべきことを示すため、データ準備完了信号と
共に線２１８上を転送される。

第４人力はＣ１クロック信号である。

４つの信号がＡＮＤ回路３５０中でＡＮＤ結合されると
、線２１４上にＩＢロード信号が発生される。

この信号は主記憶装置１２から命令を受取るようレジス
タ１６を能動化する。

この信号は線２１４上を転送される多数の信号の１つで
ある。

ランチ３４８の出力にはＡＮＤ回路３５６が設けられて
いる。

ＡＮＤ回路３５６は３つの入力を有し、最初の入力はラ
ンチ３４８の出力である。

他の入力は線２１８上のフェッチ信号及び線２４２上の
ＩＢ信号である。

ＡＮＤ回路３５６の出力は線３５８上のＩＢデータ準備
完了ゲート（ＩＢ ＤＲＧ）信号である。

更にＡＮＤ回路３５６の出力にはＡＮＤ回路３６０が接
続される。

即ち、線３５８上のＩＢＤＲＧ信号はＡＮＤ回路３６０
の第１人力であり、ランチ３６２の出力はその第２人力
である。

線２２０上の主記憶エラー信号はインバータ３６４を通
され、ＡＮＤ回路３６０の第３人力として与えられる。

線３６５上の未決アクセス・ラッチ１信号はインバータ
３６６を通され、ＡＮＤ回路３６０への第４人力となる
。

線３５８上のＩＢ ＤＲＧ信号はインバータ３６８を
通され、ＡＮＤ回路３７０への第１人力となる。

回路３７０への第２人力はＡＮＤ回路３７２の出力をイ
ンバータ３７４へ通したものである。

ＡＮＤ回路３７０への第３人力は宛先解読器２３４から
来る線２４４上のＩＢ宛先信号である。

ＡＮＤ回路３７０への第４人力は線３６５上にある未決
アクセスＬ１信号の反転である。

ＡＮＤ回路３７２への第１人力は線３５８上にあるＩＢ
ＤＲＧ信号の反転であり、それはインバータ３６８
から来る。

ＡＮＤ回路３７４への第２人力はＡＮＤゲート３γ２の
反転された出力であり、第３人力は線２８６からインバ
ータ３７６を介して転送される命令ポインタ巻帰り （ＩＷＲＡＰ ）信号の反転である。

ＡＮＤゲート３１２への第４人力は線３６５上の未決ア
クセスＬ１信号の反転である。

ＡＮＤ回路３６０．３７０．３７２の出力はＯＲ回路３
７８への３つの人力を形成する。

ＯＲ回路３７８はＩＢレジスタ１６有効ラッチ３８０へ
のデータ入力を発生する。

ランチ３８０のクロック信号はＯＲ回路３８２によって
与えられる。

ラッチ３８０からの真の出力はＩＢレジスタ１６中の命
令が有効であることを示し、虚の出力は命令が有効でな
くＡＬＵ２８によって使用できないことを示す。

命令レジスタ有効ラッチ回路２８８の他の構成要素とし
てＡＮＤ回路３８４がある。

それは第１人力として線２８６上のＩＷＲＡＰ信号を有
する。

第２人力はクロック信号Ｔ６である。

ＡＮＤ回路３８６は第１人力として線２４４上のＩＢ宛
先信号を有し、第２人力としてクロック信号Ｔ４を有す
る。

ＡＮＤ回路３８８は第１人力としてクロックＣ２を有し
、第２人力としてＯＲ回路３９０の出力を有する。

ＯＲゲート３９０は線３６５上の未決アクセスＬ１信号
及びＡＮＤ回路３７２の出力を受取り、ＡＮＤ回路３８
８への第２人力を発生する。

ＡＮＤ回路３８４，３８６，３８８の出力はＯＲ回路３
９２へ接続され、ＯＲ回路３９２はＯＲ回路３８２へ第
１人力として与えられる信号を発生する。

ＡＮＤ回路３９４はその入力として線３５８上のＩＢ
ＤＲＧ信号及びクロック信号Ｃ２を有し、ＯＲゲート
３８２への第２人力を発生する。

ランチ３８０によって発生された命令バッファ・レジス
タ１６有効信号はラッチ３９６へのデータ入力として与
えられる。

ラッチ３９６はクロック信号Ｃ１によって能動化される
。

第４図において、ＡＮＤ回路３９８の第１人力は線２８
６からのＩＷＲＡＰの反転を与えられ、第２人力は命令
ストリーム・レジスタ１８有効ラツチ４００の出力を与
えられる。

ＡＮＤ回路４０２は線２８６上のＩ ＷＲＡ Ｐ信号を
第１人力として有し、ラッチ３８０の出力を第２人力と
して有する。

回路３９８及び４０２のＡＮＤ結合された出力は、線２
９８上にＶＩＳ／ＩＷＲＡＰ信号ヲ発生するためにＯＲ
回路４０４へ導かれる。

ＶＩＳ／ＩＷＲＡＰの反転を表わす信号は、線２９８の
ＶＩ Ｓ／ＩＷＲＡＰ信号をインバータ４０８へ通すこ
とにより発生されろ。

ＡＮＤ回路４１０の第１入力は／ ツ）ＩＷＲＡＰ信号
を受取り、第２人力はラッチ３８０の出力へ接続される
。

ＡＮＤ回路４１０の出力は線３００上のＶＩＢ／ＩＷＲ
ＡＰ信号である。

線３００上の信号はインバータ４１４を通され、線４１
６上にＶＩＢ／ＩＷＲＡＰの反転信号が発生される。

ＶＩＢ／ＩＷＲＡＰ信号及びＶＩＳ／ＩＷＲＡＰ信号は
、次の命令転送がレジスタ１８からＡＬＵ２８へなされ
た後、それぞれレジスタ１６及び１８について有効状態
を予想している。

命令レジスタ有効ラッチ回路２８８の他の構成要素とし
てＡＮＤ回路４１８がある。

ＡＮＤ回路４１８は第１人力として線２２０上に主記憶
エラー信号の反転を有する。

第２人力はラッチ３６２の出力をインバータ４２０へ通
したものである。

ＡＮＤ回路４１８への第３人力は線３５８上のＩＢ
ＤＲＧ信号であり、最後の入力は線３６５上の未決アク
セスＬｌ信号の反転である。

ＡＮＤ回路４１８に隣接したＡＮＤ回路４２２は、第１
人力として線３５８上のＩＢ ＤＲＧ信号の反転を有
する。

第２人力は線２４４上のＩＢ宛先信号であり、最後の入
力は線３６５上の未決アクセスし１信号の反転である。

ＡＮＤ回路４２４は第１人力として線３５８上のＩＢ
ＤＲＧ信号の反転を有する。

その第２人力はＯＲ回路４２６の出力であり、第３人力
は線３６５上の未決アクセス孔１信号の反転である。

ＡＮＤ回路４１８，４２２，４２４の出力は３つの入力
としてＯＲ回路４２８へ与えられる。

ＯＲ回路４２８はＩＳレジスタ１８のためにデータ有効
ラッチ４００へのデータ信号入力を発生する。

このラッチはＯＲ回路４３０の出力によって刻時される
。

ＯＲ回路４３０は入力としてＯＲ回路３９２の出力とＡ
ＮＤ回路４３２の出力を有する。

ラッチ４００によって発生された真の信号は、ＩＳレジ
スタ１８中の命令が有効でありＡＬＵ２８によって使用
できることを示す。

ラッチ４００からの虚の出力はＩＳレジスタ１８中の命
令が有効でなく使用できないことを示す。

ラッチ４００によって発生される信号はＩＳレジスタ有
効（ＶＩ Ｓ ）信号と呼ばれ、この信号の反転はＶＩ
Ｓ信号をインバータ４３４へ通すことによって発生され
る。

反転信号ノツｌ−’￥ＩＳは線４３６上に発生される。

ＡＮＤ回路４３８へは線２８６上のＩ ＷＲＡ Ｐ信号
及びランチ３９６の出力が接続され、ＯＲ回路４２６へ
の第２人力が発生される。

ＡＮＤ回路３７２の出力はＯＲ回路４２６への第１入力
を与える。

ラッチ３９６の出力はＡＮＤ回路３７２への第一２人力
となる。

第４図に示される命令レジスタ有効ラッチ回路の他の論
理回路群として、ＯＲ回路４４４へ入力を与えるＡＮＤ
回路４４０及び４４２がある。

ＡＮＤ回路４４０への第１人力はランチ３６２０反転さ
れた出力であり、ＡＮＤ回路４４２への第１人力は線２
８６上のＩＷＲＡＰ信号である。

ＡＮＤ回路４４０はクロック信号Ｃ２によって駆動され
、ＡＮＤ回路４４２はクロック信号Ｔ６によって駆動さ
れる。

ＯＲ回路４４４は線２１４上にＩＳロード信号を発生す
る。

この信号が発生される時、ＩＢレジスタ１６中の命令は
ＩＳレジスタ１８ヘシフトされる。

ここで第５図を参照すると、そのには第３図に示される
機能エレメントを表わす他の論理回路が示される。

そこで示される機能エレメントは命令充填カウンタ３０
２、未決アクセス制御回路３２０、主記憶ビジィ制御回
路３２６、ブリフェッチ・ミス制御回路３３８、トラッ
プ制御回路３４０がある。

第５図の上部中央にあるＡＮＤ回路４５４゜４５６．４
５８はＯＲ回路４６０への入力を与える。

ＯＲ回路４６０はラッチ４６２のためにクロック信号を
発生する。

線２９８上のＶＡＴプリフェッチ・ミス信号は、ＡＮＤ
回路４５４への第１人力及びランチ４６２へのデータ入
力として与えられる。

クロック信号Ｃ２はＡＮＤ回路４５４への第２人力とし
て与えられる。

記憶制御解読器２３８から来る線２００上の未決アクセ
ス信号はＡＮＤ回路４５６への第１人力となる。

クロックＴ４はＡＮＤ回路４５６への第２人力として与
えられ、かつＡＮＤ回路４５８への第１人力となる。

ＡＮＤ回路４５８への他の入力は線２４２上のＩＢ宛先
信号である。

ラッチ４６２は線４６４上にブリフェッチ・ミス信号を
発生する。

線４６４はＡＮＤ回路４６６の第１人力へ接続される。

ＡＮＤ回路４６６への第２人力はノットＶＩＳ信号であ
り、第３人力は源解読器２３２によって線１７８上に発
生されるＩＳ源指令である。

ＡＮＤ回路４６６は第３図に示されるように線３４２上
にブリフェッチ・ミス・トラップ信号を発生する。

未決アクセスＬ１及びＬ２信号を発生する回路はＡＮＤ
回路４６８を含む。

ＡＮＤ回路４６８は第１人力としてラッチ４７０によっ
て発生された線３２４上のデータ準備完了禁止信号の反
転された出力を有する。

ＡＮＤ回路４６８への第２人力はＡＮＤ回路４７２の出
力である。

ＡＮＤ回路４７２へ与えられる信号は線３４６上のＣＰ
Ｕデータ準備完了信号、線２１８上のＩＢ信号、同じく
線２１８上のフェッチ信号である。

線２７２上のＲＩＮＳ信号はインバータ４７４を通して
ＡＮＤ回路４７６の第１人力へ与えられる。

ＡＮＤ回路４６８の出力はインバータ４７８を通され、
ＡＮＤ回路４７６へ第２人力として与えられる。

ＡＮＤ回路４７６はデータ入力を未決アクセス・ランチ
４８０へ発生する。

ＡＮＤ回路４８２はＡＮＤ回路４７２の出力信号を第１
人力として受取り、ラッチ４７００反転された出力を第
２人力として受取る。

クロック信号Ｃ１はＡＮＤ回路４８２への第３人力とな
る。

クロックＴ５はＯＲ回路４８６の出力と同じくＡＮＤ回
路４８４への入力となる。

ＯＲ回路４８６は線２７２上のＲＩＮＳ信号及び線２０
０上の未決アクセス信号によって駆動される。

ＯＲ回路４８８はＡＮＤ回路４８２及び４８４の出力を
与えられ、未決アクセス・ラッチ４８０のためにクロッ
ク信号を発生する。

このラッチの出力が真の状態にある時、ＩＢレジスタ１
６を介してＩＳレジスタ１８へなされる主記憶装置のフ
ェッチが、制御記憶装置３０からのマイクロ命令によっ
て開始される。

これはＩＢ及びＩＳレジスタ１６及び１８中の逐次に引
出された命令が無効であることを示す。

何故ならば、ユーザー・ブランチ命令は逐次に発生され
た命令ではない命令を必要とするからである。

第２未決アクセス・ラッチ４９０は未決アクセス・ラン
チ４８０の出力をデータ入力として与えられ、クロック
信号Ｃ２によって駆動される。

ラッチ４９０は線２５２上に未決アクセス孔２信号を発
生する。

この信号の反転はラッチ４９０の出力をインバータ４９
２へ通すことによって発生される。

ノット未決アクセスＬ２信号は線２９０上に与えられる
。

未決アクセス孔２信号は遅延した未決アクセスＬ１信号
であり、論理回路中で競合の危険を防止するために使用
される。

第５図において、線３５８上のＩＢ ＤＲＧ信号及び
Ｃ２クロック信号はＡＮＤ回路４９４への入力として与
えられる。

線２００上の未決アクセス信号及びクロック信号Ｔ４は
ＡＮＤ回路４９６への入力として与えられる。

ＡＮＤ回路４９４及び４９６の出力はＯＲ回路４９８へ
与えられ、ＯＲ回路４９８はラッチ４７０ヘクロツク入
力を発生する。

線３５８上のＩＢ ＤＲＧ信号はインバータ５００を
通され、ＡＮＤ回路５０２への第１人力として与えられ
る。

回路５０２への第２人力はラッチ５０４によって与えら
れる。

ラッチ４７０は線３２４上にデータ準備完了禁止信号を
発生する。

この信号は、ユーザーのブランチ命令がＩＳレジスタ１
８中に来た時、ブリフェッチ論理装置をして主記憶装置
からのデータ準備完了信号を無視させる。

何故ならば、ＩＢレジスタ１６ヘプリフエツチされつつ
ある命令は、主記憶装置におけるブランチ先ロケーショ
ンにある命令ではな（順序通りの命令であるからである
。

ラッチ４７０の出力はインバータ５０６を通され、ＡＮ
Ｄ回路４６８及び４８２への入力として与えられる。

第５図の右方を参照して、ビジィ１及びビジィ２信号の
発生について説明する。

線３０８上のＦ Ｉ Ｂ ’Ｊ上セツト号はＡＮＤ回路
５０８への第１人力として与えられる。

第２人力はブリフェッチ・ミス・ラッチ４６２の出力を
インバータ５１０へ通したものである。

ＡＮＤ回路５１２はその入力としてインバータ５１４の
出力を有する。

インバータ５１４はその入力をＡＮＤ回路４７２の出力
へ接続される。

回路５１２の第２人力はランチ５１６の出力である。

回路５０８及び５１２の出力はラッチ５１８の出力と共
にＯＲ回路５２０への入力となる。

ＯＲ回路５２０はデータ入力をラッチ５０４へ与える。

ラッチ５０４へのクロック入力はＯＲ回路５２２によっ
て発生される。

ラッチ５１６はクロック信号Ｃ２と共にラッチ５０４の
刻時された出力を受取り、線２５８上にビジィ１信号を
発生する。

ＡＮＤ回路５２２はラッチ４７０の反転された出力と共
に線２５８上のビジィ１信号を受取る。

ＡＮＤ回路５２２の出力は線５２４上に反転されたビジ
ィ１信号を発生するために反転される。

ここで第５図の中央部分にあるビジィ２信号を発生する
論理回路に注目すると、ＡＮＤ回路５２６は線３０８上
のＶＡＴ ＦＩＢリセット信号を第１人力として受取
り、クロック信号Ｃ１を第２人力として受取る。

ＡＮＤ回路５２８はＡＮＤ回路４７２の出力、ラッチ４
７０の出力、クロック信号Ｃ１を受取る。

ＡＮＤ回路５３０はその入力としてＡＮＤ回路４７２の
出力、ラッチ４９００反転された出力、クロック信号Ｃ
１を受取る。

ＡＮＤ回路５２６，５２８，５３０の出力はＯＲ回路５
２２へ転送され、主記憶ビジィ２ラツチ５３２のクロッ
ク入力を発生する。

ラッチ５３２のデータ入力はＡＮＤ回路５３３によって
与えられる。

ＡＮＤ回路５３３は第１人力としてランチ５１６の出力
を有する。

第２人力はラッチ４６２の反転された出力である。

第３人力はインバータ５１４の出力である。

ランチ５１８は主記憶ビジィ・ラッチ５３２の出力及び
クロック信号Ｃ２を受取り、線３３０上にビジィ２信号
を発生する。

この信号は線５３５上に反転されたビジィ２信号を発生
するためにインバータ５３４を通される。

第５図のラッチ５３６はそのデータ端子にラッチ４９０
の出力を受取り、そのクロック端子にクロック信号Ｃ１
を受取る。

ラッチ５３８はラッチ５３６の出力及びクロック信号Ｃ
２を受取り、その出力をインバータ５４０へ通してＡＮ
Ｄ回路５４２の第１人力へ与える。

ＡＮＤ回路５４２の第２人力はラッチ４９０の出力から
与えられる。

ＡＮＤ回路５４２は線３１０上にＦＩＢカウンタ・リセ
ット信号を発生する（第３図）。

第３図の命令バッファ充填カウンタ符号器３３２の群細
な論理回路は第６図に示される。

線２７５上のＦＩＢ状態制御信号はラッチ５４３のデー
タ入力へ接続され、ラッチ５４３はその出力信号をラッ
チ５４４のデータ入力へ与える。

ラッチ５４４はクロック信号Ｃ１によって刻時される。

ＡＮＤ回路５４５はラッチ５４４の出力とＣ２クロック
信号とを受取る。

ＯＲ回路５４６はＡＮＤ回路５４５の出力とＴ４クロッ
ク信号とを受取る。

ラッチ５４３の出力はＡＮＤ回路５４７，５４８゜５４
９．５５０，５５１の第１人力として与えられる。

ＡＮＤ回路５４７への他の入力は線３１８上のｒＦＩＢ
カウンターＯ」信号、線４１６上のノットＶＩＢ／ＩＷ
ＲＡＰ信号、線２９８上のＶＩＳ／ＩＷＲＡＰ信号、線
５２４上のノット・ビジィ１信号である。

ＡＮＤ回路５４８は線３１８上のＩＦ Ｉ Ｂカウンタ
＝ＯＪ信号、線４１６上のノットｖＩＢ／ＩＷＲＡＰ信
号、線４１５上のノットｖＩＳ／ＩＷＲＡＰ信号、線３
２８上のビジィ１信号、線５３５上のノット・ビジィ２
信号、線２９０上のノット未決アクセスＬ２信号を受取
る。

ＡＮＤ回路５４９は線３１４上の１−ＦＩＢカウンタ＝
１」信号、線４１６上のノットＶＩＢ／ＩＷＲＡＰ信号
、線４１５上のノットＶＩＳ／ＩＷＲＡＰ信号、線５２
４上のノット・ビジィ１信号、線２９０上のノット未決
アクセスＬ２信号を受取る。

第６図のＡＮＤ回路５５０は線３１８上のＩＦ Ｉ Ｂ
カウンターＯ」信号、線５２４上のノット・ビジィ１信
号、線２５２上の未決アクセスＬ２信号を受取る。

第６図のＡＮＤ回路５５１は線３１８上のＩＦ Ｉ Ｂ
カウンター０」信号、線４１６上のノットＶＩＢ／ＩＷ
ＲＡＰ信号、線４１５上のノットＶＩＳ／ＩＷＲＡＰ信
号、線５２４上のノット・ビジィｌ信号、線２９０上の
ノット未決アクセスＬ２信号を受取る。

回路５５１は線３０４上に「２へのセット」信号を発生
する。

この信号は命令バッファ充填カウンタ３０２への入力と
なる。

ＡＮＤ回路５４７，５４８，５４９，５５０の出力はＯ
Ｒ回路５５２へ与えられ、線３０６上に増進信号を発生
する。

この信号は命令バッファ充填カウンタ３０２へ与えられ
る。

命令ポインタ回路２８２及びオーバフロー検出回路２８
４の論理回路は第７図に示される。

線２７３上のＩ＋１信号はＡＮＤ回路５６０の第１人力
として印加される。

第２人力はラッチ５６２の出力であり、第３人力はイン
バータ５６４の出力である。

ＡＮＤ回路５６６は入力として線２７３上のＩ＋１信号
及びラッチ５６２０反転された出力を有する。

回路５６６への第３人力はランチ５６８の出力である。

ＡＮＤ回路５７０は第１人力としてラッチ５６２０反転
された出力を有し、第２人力として線２７４上のＩ＋２
信号を有する。

ＡＮＤ回路５６０，５６６．５７０はＯＲ回路５７２へ
入力を与える。

ＯＲ回路５７２はラッチ５７４へのデータ入力を発生す
る。

ラッチ５７４へのクロック入力はＡＮＤ回路５７６によ
って与えられる。

ラッチ５６２へのデータ入力はラッチ５７４によって与
えられる。

更にランチ５６２はＴＸクロック入力を与えられる。

インバータ５７８はラッチ５６２の出力を受取る。

ラッチ５６２０反転出力はＡＮＤ回路５８０゜５８２．
５８４，５８６の入力として与えられる。

ランチ５６２０反転されない出力はＡＮＤ回路５８８．
５９０．５９２．５９４の第１人力として与えられる。

ＡＮＤ回路５８０．５８８はランチ５６８の反転出力を
第２人力として受取る。

ＡＮＤ回路５８４．５９２はラッチ５６８の非反転出力
を受取る。

ＡＮＤ回路５８２，５８６，５９０゜５９４は線２７１
上のハーフワード・モード指令を状態解読器２３６から
受取る。

ＡＮＤ回路５８０及び５８２はＯＲ回路５８３への入力
を発生する。

ＯＲ回路５８３はＩＳレジスタ１８中のバイト０に対す
るＩポインタ信号を発生する。

ＡＮＤ回路５８４及び５８６はＩＳレジスタ中のバイト
１へ■ポインタを指向するためＯＲ回路５８７を駆動す
る。

ＡＮＤ回路５８８及び５９０はＯＲ回路５９１へ入力を
与え、ＩＳレジスタ中のバイト２へＩポインタを指向す
る。

同様に、ＡＮＤ回路５９２及び５９４はその出力をＯＲ
回路５９５へ与え、ＩＳレジスタ１８中のバイト３へ■
ポインタを指向する。

線２７３上のＩ＋１信号はラッチ５６８の反転出力と共
にＡＮＤ回路５９６へ入力として与えられる。

ＡＮＤ回路５９８は線２７４上のＩ＋２信号及びランチ
５６８の非反転出力を受取る。

ＡＮＤ回路５９６及び５９８はＯＲ回路６００へ入力を
与える。

ＯＲ回路６００はラッチ６０１のためにデータ信号を発
生する。

線２７３及び２７４上のＩ＋１及びＩ＋２信号はＯＲ回
路６０２へ与えられる。

ＯＲ回路６０２はＡＮＤ回路５７６へ１つの人力を与え
る。

クロック信号Ｔ６はＡＮＤ回路５７６へ第２の入力とし
て与えられる。

ＡＮＤ回路５７６の出力はラッチ５７４及び６０１ヘク
ロツク信号を与える。

ランチ５６８はそのデータ端子にラッチ６０１の出力を
受取り、そのクロック入力にクロック信号ＴＸを受取る
。

第３図に示されるオーバフロー検出回路２８４はＡＮＤ
回路６０４及び６０６、ＯＲ回路６０８を含む。

ＡＮＤ回路６０４はラッチ５６２の出力及び線２７４上
のＩ＋２信号を入力として受取る。

ＡＮＤ回路６０６はラッチ５６２及び５６８の出力、及
び線２７３上のＩ＋１信号を入力として受取る。

回路６０４及び６０６はＯＲ回路６０８へ入力を与え、
ＯＲ回路６０８は線２８６上にＩＷＲＡＰ信号を発生す
る。

この信号はＩＳレジスタ１８中の命令が全てＡＬＵ２８
へ転送されたことを示す。

第３図の命令バッファ充填カウンタ３０２の群細は第８
図に示される。

第５図から来る線４６４上のブリフェッチ・ミス信号及
び線３１０上のＦＩＢカウンタ・リセット信号はＯＲ回
路６１４０入力として与えられる。

ＯＲ回路６１４はリセット信号を出力として発生する。

ＯＲ回路６１４からのリセット信号はＯＲ回路６１６へ
の第１人力として与えられる。

第２人力は線３０４上の「２へのセット」信号である。

回路６１６への他の入力は線３０６上の増進信号及び線
３０８上のＶＡＴ ＦＩＢ’Ｊセット信号である。

ＡＮＤ回路６１８はその入力として線３０６上の増進信
号及び線３０８上のＶＡＴ ＦＩＢＩＪセット信号を
有する。

ＡＮＤ回路６１８の出力はインバータ６２０を通され、
ＡＮＤ回路６２２へ第１人力として与えられる。

ＡＮＤ回路６２２への他の入力はＯＲ回路６１６の出力
、クロック信号ＣＩ、インバータ６２３の出力である。

インバータ６２３はＡＮＤ回路６２４の出力を受取る。

ＡＮＤ回路６２４はその入力としてランチ６３３０反転
出力、ラッチ６３２０反転出力、線３０８上のＶＡＴ
ＦＩＢＩＪセット信号を有する。

ＡＮＤ回路６２２の出力はラッチ６２５のクロック端子
へ与えられる。

ラッチ６２５へのデータ入力は、線３０４上の「２への
セット」信号を入力として有するＯＲ回路６２６、及び
ＡＮＤ回路６２８の出力によって与えられる。

ＡＮＤ回路６２８はその入力としてＯＲ回路６１４の出
力をインバータ６３０へ通じたもの、ラッチ６３２の出
力、線３０６上の増進信号を有する。

ラッチ６２５の出力はラッチ６３３ヘデータ入力を与え
る。

更に、ラッチ６３３はクロック信号Ｃ２人力を受取る。

ラッチ６３３は出力を発生し、この出力はインバータ６
３４を介して転送され、ＡＮＤゲート６３６への第１人
力として与えられる。

ＡＮＤ回路６３６への第２人力はラッチ６３２の非反転
出力によって与えられる。

ＡＮＤ回路６３６は線３１４上にｒＦＩＢカウンター１
」信号を発生する。

線３０６上の増進信号及びインバータ６３０の出力はＡ
ＮＤ回路６３８への入力として与えられる。

ＡＮＤ回路６４０はインバータ６３０の出力、ラッチ６
３３の出力、線３０８上のＶＡＴ ＦＩＢリセット信号
をインバータ６４２へ通したものを与えられる。

ＡＮＤ回路６３８及び６４０の出力は線３０４上の「２
へのセット」信号と共にＯＲ回路６４４へ入力として与
えられる。

ＯＲ回路６４４はラッチ６４６のためにデータ信号を発
生する。

ラッチ６４６はＡＮＤ回路６２２の出力をクロック入力
として有する。

ランチ６４６の出力はラッチ６３２ヘデータ入力を与え
る。

ラッチ６３２はクロック信号Ｃ２によってクロックされ
る。

ラッチ６３２の出力はインバータ６４８を通され、線３
１８上に「Ｆ Ｉ Ｂカウンタ＝０１信号を発生する。

ラッチ６３２の非反転出力は線２１９上のＦＩＢ要求信
号である。

この信号はカウンタ３０２がゼロ以外の値ヘセットされ
、ＩＢレジスタ１６の充填要求がなされねばならないこ
とを示す。

本発明の回路で使用される各種のクロック信号は第９図
に示される論理回路によって発生される。

システムは第１０図の上部に示される基本クロック信号
Ｃ１及びＣ２に基づいて動作する。

クロック信号Ｃ１及びＣ２を発生する発振器は示されて
いない。

これらのクロック信号は同じ速度で動作するが、１８０
度だけ位相がずれている。

クロック信号Ｃ１及びＣ２はサブクロック信号を発生す
るために一連のリング・ラッチへ与えられる。

サブクロック信号はマイクロプロセッサ・サイクルの間
特定のクロック・パルスを発生するために使用される。

第９図に示されるように、クロック信号Ｃ１及びＣ２は
ラッチ６６０，６６２゜６６４．６６８，６７０，６７
２，６７４゜６７６．６７８への入力となる。

これらのラッチは第１０図に示されるようなりロック信
号を発生する。

クロック信号の番号はそれを発生するラッチの番号に対
応する。

これらのクロック信号は一連のＡＮＤ回路６８０．６８
２，６８４．６８６゜６８８．６９０へ与えられクロッ
ク信号ＴＸ。

Ｔ２．Ｔ３．Ｔ４．Ｔ５．Ｔ６が発生される。

これらのクロック信号は第１０図に示されている。

第９図の下部にあるランチ７００はそのデータ入力が線
２２２上のブリフェッチ停止信号を受取るように接続さ
れる。

この信号は第２図のブリフェッチ停止回路２５０から誘
導される。

ラッチ７００はそのクロック端子へクロック信号ＴＸを
与えられる。

主記憶装置１２のフェッチが完了するまでそれ以上のス
テップを取ることのできない動作地点へマイクロプロセ
ッサ１４が到達した時に、線２２２上のブリフェッチ停
止信号が発生される。

線２２２上のブリフェッチ停止信号は、主記憶装置のフ
ェッチが完了するまで、第９図に示されるクロック回路
を無能化する。

フェッチが完了した時に、クロックの発生が再開され、
マイクロプロセッサ１４は動作を継続する。

ここで、第１図を参照して本発明のブリフェッチ論理回
路の動作を説明する。

主記憶装置１２はマイクロプロセッサ１４によって使用
される大容量記憶装置である。

しかし経済的な理由により、主記憶装置１２はマイクロ
プロセッサ１４よりもはるかに遅い速度で動作する。

更に、主記憶装置はマイクロプロセッサ１４を除く他の
システムによってもアクセスされる。

一般的に、主記憶装置はダイナミック・メモリであるか
ら、メモリの内容を定期的にリフレッシュする手段が設
けられねばならない。

端末装置及びリフレッシュ論理装置は主記憶装置の時間
の一部を利用し、マイクロプロセッサ１４が主記憶装置
へアクセスするチャンスを少なくする。

しかし、マイクロプロセッサ１４が機能するためには、
それは主記憶装置中に記憶された高レベル命令及びオペ
ランドを取出さなければならない。

マイクロプロセッサ１４が主記憶装置に対してデータの
要求を行なう時、マイクロプロセッサの動作を停止し、
要求したデータが戻されるまで待機するようであれば、
相当の時間が無駄になり、コンピュータ・システムは非
能率的に動作することになる。

本発明の目的である命令のブリフェッチは、マイクロプ
ロセッサ１４が高レベル命令の使用を要求する前に、主
記憶装置からそれを検索することである。

検索は、マイクロプロセッサによってアクセスが要求さ
れない時に主記憶装置を利用するよう時間調節されてい
る。

このようにして得られた命令は、高速のレジスタ１６及
び１８中に記憶され、これらのレジスタは要求に応じて
命令をＡＬＵ２８へ転送する。

レジスタからＡＬＵへの命令転送は、主記憶装置へアク
セスするよりも数倍速い。

従って、もしレジスタ１６及び１８が入来する命令で常
に充填され、マイクロプロセッサの動作を妨害すること
なく、命令をメモリからフェッチすることができれば、
マイクロプロセッサ・システムの全体的動作を実質的に
速くし効率的にすることができる。

第１図及び第２図を参照するに、本発明のブリフェッチ
論理回路は、選択されたマイクロ命令が制御記憶出力レ
ジスタ１６６中で実行されている時、そのマイクロ命令
によって能動化される。

ユーザーにより主記憶装置１２へ与えられた高レベル命
令で指定される動作を実行するため、相当数のマイクロ
命令が制御記憶装置３０中に記憶される。

本発明を実施したコンピュータで使用するマイクロ命令
の例が第１１図に示される。

これらのマイクロ命令は３２ビツトの長さを有し、特定
の目的を達成するフィールドへ分割される。

例えば、ＧＡ命令は一般的な演算動作を実行する。

この命令はビット位置４〜７にブランチ条件を含み、ビ
ット位置８〜１２に次のアドレスを含む。

ＡＬＵ２８の機能はビット位置１３〜１５で指定される
。

ビット位置１７〜２０にある状態制御フィールドは本発
明のブリフェッチ論理回路を能動化する指令コードを含
む。

もし状態制御フィールド中で成るビットがセットされて
いれば、ブリフェッチ論理回路が能動化され、マイクロ
プロセッサによって実行される命令を主記憶装置から検
索するプロセスが開始される。

マイクロ命令中のビット位置２１〜２３及び２６〜３１
はオペランド源を指定し、ビット位置２４〜２５は結果
の宛先を指定する。

ＳＨ及びＭ２マイクロ命令において、同様の状態制御フ
ィールドがビット位置１６〜２０に示される。

状態制御フィールドを有するこれらマイクロ命令の各々
について、マイクロコード・プログラマはＩＢレジスタ
１６及びＩＳレジスタ１８をロードするためにいずれの
マイクロコードによってフェッチ論理回路を起動するか
を選択することができる。

状態制御フィールドにある特定のコードは、５Ａ−Ｌｌ
レジスタ２０又は５Ｂ−Ｌｌレジスタ２４へ命令オペラ
ンドをフェッチするためマイクロプロセッサによって主
記憶装置が使用されていない時、ブリフェッチ論理回路
を起動し関連したメモリ・アクセスを開始するコードで
ある。

主記憶装置が使用されていない時は、主として各高レベ
ル命令の実行位相中である。

従って、ブリフェッチ論理回路の能動時点は、マイクロ
命令中の状態制御ビットを使用することによってマイク
ロプログラマにより選択可能である。

次に第１図及び第２図を参照して、本発明のブリフェッ
チ論理回路の全体的動作を説明する。

成るマイクロ命令が制御記憶出力レジスタ１６６中に存
在すると、ＦＩＢ状態制御信号が状態解読器２３６によ
って線２７５上に発生される。

線２７５は解読指令の制御線１９７に含まれる。

ＦＩＢ状態制御信号は主記憶インターフェイス制御装置
２１２及びその中に含まれる第３図のブリフェッチ論理
回路へ転送される。

ブリフェッチ論理回路はマイクロプロセッサ１４中の各
種の条件を検査し、これらの条件が満足されＩＢレジス
タ１６が空であれば、ＦＩＢ要求信号が線２１９上を仮
想アドレス変換器１０へ送られる。

ＦＩＢ要求信号を受取ると、仮想アドレス変換器１０は
直ちに内部命令アドレス・レジスタ（図示せず）を検査
し、マイクロプロセッサ１４によって使用される次の命
令の仮想アドレスを決定する。

次いでこの仮想アドレスは実アドレスを発生するために
変換テーブルと照合される。

実アドレスは主記憶装置１２へ転送され、仮想アドレス
変換器１０は次の命令を発生するために主記憶装置１２
からのフェッチ指令を起動する。

仮想アドレス変換器１０による仮想アドレスから実アド
レスへの変換が成功すると、フェッチ動作が進行中であ
ることを示すため、リセット指令が線２１８を介して主
記憶インターフェイス制御装置のブリフェッチ論理回路
へ送られる。

更に、仮想アドレス変換器１０は、進行中の動作がフェ
ッチであること、デ−タがＩＢレジスタ１６へ与えられ
ようとしていることを示すため、制御線２１８上の他の
信号を能動化する。

主記憶装置１２が仮想アドレス変換器１０によって要求
された命令の検索を完了した時、その命令はパス３２を
介して転送されるために出力バッファ（図示せず）に置
かれる。

この命令が出力バッファにある時、要求された命令の転
送準備が完了していることをブリフェッチ論理回路へ知
らせるため、データ準備完了信号が線２１６上に与えら
れる。

データ準備完了信号を受取ると、ブリフェッチ論理回路
は直ちに仮想アドレス変換器１０からのフェッチ信号及
びＩＢ信号を検査する。

そして主記憶装置１２の出力レジスタ中にある命令をＩ
Ｂレジスタ１６へ転送するために、ＩＢロード信号が線
２１４を介して送られる。

ＩＢレジスタ１６に記憶された命令は、迅速な転送を可
能とする並列シフトでＩＳレジスタ１８へ転送される。

この実施例において、ＩＳレジスタ１８は４バイトの長
さを有するが、ＡＬＵ２８は各動作において１バイト又
は２バイトを受取ることができるにすぎない。

どのバイトをＡＬＵ２８へ転送するかの選択は、■ポイ
ンタ５２及びセレクタ４６によって達成される。

■ポインタは、ＩＳレジスタ１８中に記憶された命令の
１バイト又は２バイトを、選択的にＡＬＵ２８ヘゲ−ト
スるようセレクタ４６を動作させる。

第３図及び第７図を参照すると、そこには■ポインタ回
路２８２及びオーバーフロー検出回路２８４が詳細に示
される。

線２７３及び２７４上のＩ＋１及びＩ＋２信号は、マイ
クロ命令に応答して状態解読器２３６によって発生され
る。

制御記憶装置３０かものマイクロ命令がＩＳレジスタ１
８中のユーザー命令を解読し処理する時、マイクロ命令
は同時に■ポインタを増進する。

従ってＩＳレジスタ１８がマイクロ命令によって次に照
合される時、現在のユーザー命令又は実行されるべき次
のユーザー命令のバイトが与えられる。

命令ポインタ回路２８２は実際には４ビツト・カウンタ
であり、それは線２７３及び２７４上の■＋１又はＩ＋
２信号によって１ステツプ又は２ステツプだけ増進され
る。

命令ポインタ回路が増進される時、ＯＲ回路５８３，５
８７，５９Ｌ５９５０１つが能動化され、ＩＳレジスタ
１８から適当なバイトが選択される。

・・−フワード・モードで動作している時、特定のマイ
クロ命令指令に応答して線２７１が能動化される。

従って２個のバイトが各々の特定の時間にＡＬＵ２８へ
転送するために能動化される。

オーバフロー検出回路２８４は命令ポインタ回路の歩進
を監視する。

それが最大値から最小値へ（本実施例では３からＯへ）
遷移する時点で、オーバフロー検出回路は線２８６上に
ＩＷＲＡＰ信号を発生し、ＩＳレジスタ１８中の命令が
ＡＬＵ２８へ転送され、そのレジスタが今や空であるこ
とを知らせる。

更にＩ ＷＲＡ Ｐ信号は、ＩＢレジスタ１６中に記憶
された命令を直ちにＩＳレジスタ１８へ転送するよう機
能する。

ここでＩＢ及びＩＳ有効ラッチの動作を説明するため、
第３図及び第４図を参照する。

ＩＢ及びＩｓレジスタ１６及び１８は関連したランチを
有し、これらのラッチはレジスタ中に記憶されたデータ
の有効性を示す信号を発生する。

第４図において、ＩＢレジスタ１６の有効性はランチ３
８０の出力によって表示され、ＩＳレジスタ１８の有効
性はラッチ４００の出力によって表示される。

一般的には、ラッチの出力が高である時、レジスタ中の
命令は有効である。

しかしデータ・レベルが低である時、命令は無効であり
、マイクロプロセッサによって使用されることはできな
い。

主データ・パス３２から無エラーのデータがロードされ
る時、適当な有効ラッチがセットされる。

データは常にＩＢレジスタ１６ヘロードされ、もしその
データが無エラーであれば、ラッチ３８０がセットされ
る。

データが主記憶装置から到着した時、ラッチ４００がリ
セットされていれば、データはＩＢレジスタ１６を介し
てＩＳレジスタ１８へ通される。

ランチ４００は有効データを示すためにセットされ、ラ
ッチ３８０は他のフェッチが要求されていることを示す
ためにリセットされたままである。

ＩＳレジスタ１８に関して云えば、一度命令がＡＬＵ２
８へ読出され、新しい命令がＩＢレジスタ１６から受取
られていない時、ＩＳレジスタ１８中の命令は無効とさ
れる。

これはＩＷＲＡＰ信号によって明白に示される。

即ちＩＷＲＡＰ信号は■ポインタが命令フィールドの掃
引を完了したことを示す。

従って、各ＩＷＲＡＰ信号は、新しい命令が受取られる
まで、ＩＳレジスタ１８の有効ラッチを無効にセットす
る。

もしＩＷＲＡＰ信号が生じた時にランチ３８０がセット
されていれば、ラッチ４００はセットされたままである
が、ランチ３８０はリセットされる。

これはＩＢレジスタ１６の内容をＩＳレジスタ１８へ直
ちに転送することを意味する。

もしＩＷＲＡＰ信号が生じた時にランチ３８０がリセッ
トされていれば、ラッチ４００は新しい命令が到着しＩ
Ｂレジスタ１６を介してＩＳレジスタ１８へロードされ
る時までリセットされる。

更に、ブランチ命令が生じてユーザー・プログラム中の
次のステップとして非順次の命令を使用する必要がある
時、ＩＳレジスタ１８中の命令は無効にされる。

これはＩＢレジスタ１６のために未決アクセスを開始す
るマイクロ命令を介してブリフェッチ論理回路へ知らせ
られる。

同様に、ＩＢレジスタ１６中の命令はＩＳレジスタ１８
へ転送された後に無効にされる。

主記憶装置からの転送がパリティ・エラーを起し、それ
がハリティ検査回路４０によって検出された時、線２２
０上の主記憶エラー信号はＩＢレジスタ１６の有効ラッ
チをセットする。

同様にレジスタ１６中に記憶された命令は、ＩＳレジス
タ１８中のユーザー命令中にブランチ命令があり、その
ブランチによって非順次の命令を使用しなげればならな
い時無効にされる。

これはＩＢレジスタ１６のために未決アクセスを開始す
るマイクロ命令を介してブリフェッチ論理回路へ知らせ
られる。

ここで第３図及び第５図を参照すると、そこには主記憶
ビジィ制御回路３２６が示される。

この制御回路は、ＩＢレジスタ１６へ転送する命令をフ
ェッチする場合に、主記憶装置１２の動作を監視する。

制御回路３２６は線２５８上にビジィ１信号を発生する
。

これは主記憶装置１２がＩＢレジスタ１６へ転送される
４バイトの命令を検索中であることを示す。

更に制御回路３２６は線３３０上にビジィ２信号を発生
する。

これはＩＢレジスタ１６の入力となりＩＳレジスタ１８
へ転送される２フロツクの命令を検索するため、２つの
フェッチ要求が処理されていることを示す。

ＦＩＢ要求が第３図のブリフェッチ論理回路によって仮
想アドレス変換器１０へ出された時、線３０８上のＦＩ
Ｂリセット指令が仮想アドレス変換器から主記憶ビジィ
制御回路３２６へ送られる。

命令が出カバソファに置かれＩＢレジスタ１６へ転送さ
れる準備が完了した時、主記憶装置１２はデータ準備完
了指令を発生する。

この指令は線２１６を介して主記憶ビジィ制御回路３２
６へ与えられる。

制御回路３２６はこれら２本の線上で受取られた信号の
数及びタイミングを計数し、主記憶装置１２によって処
理されつつある未処理のフェッチ要求の数を決定する。

命令バッファ充填カウンタ３０２は第３図及び第８図に
示される。

このカウンタはその状態を示す制御信号を発生する。

即ち、カウンタの状態は仮想アドレス変換器１０へ送る
必要がある命令要求の数を示す。

カウンタ３０２は３つの出力状態を有する。

これらの状態は０，１．２である。Ｏ状態は、未処理の
要求の全てが仮想アドレス変換器１０によって変換され
たことを示す。

しかし、主記憶装置のフェッチは完了していないかも知
れない。

この事実はビジィ制御回路３２６によって示される。

マイクロ命令が状態解読器２３６を介して線２７５上に
ＦＩＢ状態制御指令を発生する時、カウンタ３０２はＦ
ＩＢカウンタ符号器３３２によってセットされ、ＩＢレ
ジスタ１６及びＩＳレジスタ１８を有効データで充填す
るのに必要な主記憶装置のフェッチの数を示す。

ＦＩＢカウンタ符号器３３２はカウンタ３０２中の現在
の値、ビジィ制御回路３２６の状態、有効ラッチ回路２
８８の状態を検査することによって必要なフェッチの数
を決定する。

ＩＢレジスタ１６の有効ラッチが無効ヘセットされ、Ｉ
Ｓレジスタ１８の有効ラッチが有効ヘセットされ、カウ
ンタ３０２がゼロ状態にあり、ビジィ制御回路３２６が
リセットされている時、命令バッファ充填カウンタ３０
２はＯから１へ増進される。

これは、命令レジスタを充填するために、１つのメモリ
・フェッチが必要であることを示す。

更に、これは線２１９上のＦＩＢ要求信号を能動化し、
次の順次の命令を検索するためにメモリ・フェッチを開
始させる。

もし有効ラッチ３８０及び４００の双方がリセットされ
ており、ラッチ５１６がセットされており、カウンタ３
０２の現在の値が１であれば、ＦＩＢカウンタ符号器３
３２は信号を発生しない。

何故ならば、２つのフェッチが既に要求されたからであ
る。

１つのフェッチはラッチ５１６で示されるように主記憶
装置中で処理されており、他のフェッチはカウンタ３０
２の値１によって示されるように仮想アドレス変換器１
０中で処理されている。

従って、概略的に云えば、第３図のブリフェッチ論理回
路は常にＩＢ及びＩＳレジスタ１６及び１８を充填する
のに必要なメモリ・フェッチの数を決定する。

しかし状態解読器２３６を介してフェッチ指令がマイク
ロ命令コードによって発生されない限り、そのような指
令は線２１９上へ送られない。

更に、命令メモリ・フェッチが必要でなげれば、解読器
によって発生されメモリ・アクセスを要求する指令は無
視される。

ＦＩＢ要求指令が命令バッファ充填カウンタ３０２から
仮想アドレス変換器１０へ送られ、アドレスが利用可能
である限り、仮想アドレス変換器は主記憶装置へアクセ
スし、線３０８上のＦ Ｉ Ｂ ！Ｊ上セツト号をブリ
フェッチ論理回路へ戻し、フェッチが進行中であること
を表示する。

更に、この信号は命令バッファ充填カウンタ３０２を１
単位だけ減少させ、未処理要求の実際の数をカウンタに
表示させる。

もしカウンタ３０２がゼロヘセットされていなければ、
他のＦＩＢ要求信号が送られ、第２のＦ Ｉ Ｂ ＩＪ
上セツト号が仮想アドレス変換器１０から受取られる。

しかし、最初のＦ Ｉ Ｂ ！Ｊ上セツト令が仮想アド
レス変換器１０から受取られた後に、カウンタ３０２が
ゼロヘセットされると、それ以上のＦＩＢ要求信号は送
られない。

Ｆ Ｉ Ｂ ＩＪ上セツト号が第３図の主記憶ビジィ制
御回路３２６によって受取られると、ビジィ１信号がセ
ットされる。

線２１６上のデータ準備完了信号が制御回路３２６によ
って受取られると、ビジィ１信号がリセットされる。

しかし、ビジィ１信号がリセットされる前に第２のＦＩ
Ｂリセット信号が送られると、ビジィ２信号がセットさ
れて、２つの未処理のメモリ・フェッチ要求が残ってお
り、それらが未だ完了していないことを示す。

従って、上記の説明から解るように、ブリフェッチ論理
回路はメモリ・フェッチ指令を発生し、マイクロプロセ
ッサの通常の動作に有害な影響を与えることなく、マイ
クロプロセッサによって命令が迅速に処理できるように
、ＩＢ及びＩＳレジスタ１６及び１８を充填しておくこ
とができ、メモリ・フェッチを待機するためにマイクロ
プロセッサが動作を停止する必要はない。

事象の通常のシーケンスにおいて、ＩＢレジスタ１６へ
のフェッチは主記憶装置１２の順次のロケーションから
なされる。

フェッチのためのアドレス・ロケーションは、仮想アド
レス変換器１０内に含まれる増進カウンタによって決定
される。

しかし、ユーザー命令が新しい命令アドレス・ロケーシ
ョンへ命令ストリームをジャンプさせるフランチ動作を
指定する時、命令の逐次的な流れは中断される。

このような事態が生じた時、以前にフェッチされてＩＢ
及びＩＳレジスタ１６及び１８中に記憶された命令はも
はや有効ではない。

何故ならばそれらは逐次動作のために引き出されたもの
だからである。

ブランチ条件が生じた時、処理を継続するために、命令
レジスタ１６及び１８はブランチ先アドレスにある命令
を充填されねばならない。

ブランチ条件は線２００上の未決アクセス信号の発生に
よって示される。

この信号は、ユーザーのブランチ命令を解読し、実行し
ているマイクロ命令中の成るコードに応答する記憶制御
解読器２３８によっ つで発生される。

線２００上の未決アクセス信号は第３図及び第５図に示
される未決アクセス制御回路３２０へ転送される。

未決アクセス信号の第１の効果は、線３１０上にＦＩＢ
カウンタ・リセット信号を発生することである。

ＦＩＢカウンタ・リセット信号ハ命令バッファ充填カウ
ンタ３０２をゼロへセットし、仮想アドレス変換器１０
によって未だ処理されていない命令バッファ充填要求を
除去する。

更に線−２００上の未決アクセス信号は、線３６５；
上に未決アクセス孔１信号を発生するラッチをセットす
る。

この信号は第４図の有効ラッチ３８０及び４４０をリセ
ットするように働き、ＩＢ及びＩＳレジスタ１６及び１
８中の命令が無効であることを表示する。

未決アクセス信号が生じた時、ビジィ・ラッチ５０４が
アクチブであれば、線３２４上にデータ準備完了禁止信
号を発生するためラッチ４７０がセットされ、主記憶ビ
ジィ制御回路３２６及び未決アクセス制御回路３２０を
して、主記憶装置１２によって発生された次のデー夕準
備完了信号を無視させる。

データ準備完了信号が無視されねばならない理由は、未
決アクセス信号が生じた時に主記憶装置１２によって処
理されていたフェッチ要求が元の逐次的命令サイクルに
基づいており、発生したブランチ命令と共に使用できな
いからである。

この時点において、唯１つのフェッチのみを主記憶装置
で処理することができる。

何故ならば、前述した如く、ＦＩＢ要求信号を除去する
ため、カウンタ３０２は直ちにリセットされたからであ
る。

一度上記の条件が未決アクセス信号によって設定される
と、第３図のブリフェッチ論理回路はＩＢ及びＩＳレジ
スタ１６及び１８を充填する命令を検索するため、２つ
のメモリ・アクセス指令を発生するようにセットされる
。

これらのフェッチ動作は、制御記憶出力レジスタ１６６
中に含まれるマイクロ命令中のコードに応答して、ＦＩ
Ｂ状態制御指令が線２７５上に発生される時に開始され
る。

ブランチ動作を含むマイクロ命令は、必要な次の命令が
与えられるようにブリフェッチ論理回路を起動する指令
を制御フィールドに含む。

ブランチ命令のブランチ先アドレスは、ＩＳレジスタ１
８中のブランチ命令中に含まれる。

アドレスはＩＳレジスタ１８からＡＬＵ２８を通ってバ
ス８７へ達し、仮想アドレス変換器１０へ転送される。

そして変換器内のアドレス・レジスタは次の命令のアド
レスへセットされる。

次いでアドレス・レジスタは、この地点から他のブラン
チ命令が発生するまで増進する。

前述した如く、仮想アドレス変換器１０は仮想アドレス
を受取り、テーブルを利用して、主記憶装置１２の命令
へアクセスするための実アドレスへ上記仮想アドレスを
変換する。

変換チーフルは、主記憶装置のメモリ部分へ迅速にアク
セスするため、仮想アドレス変換器中に含まれる。

しかし、仮想アドレス変換器１０の中に記憶できる変換
テーブルを用いては、全体のメモリの小部分しかアクセ
スすることができない。

変換テーブルは、通常主記憶装置中の主たるユーザー・
プログラムが前金できる程度の大きさに維持される。

通常の場合、ブリフェッチ論理回路からのフェッチ命令
は所望の命令を得るように変換されるが、変換アドレス
がテーブルの中に含まれなげれば、仮想アドレス変換器
１０は所望の命令を検索することができない。

このような事態は多くの場合に生じる。例えば、アドレ
ス・レジスタを増進することによって、又は変換テーブ
ル内に含まれないアドレスを選択するブランチ命令に基
づく仮想アドレスを入力することによって、テーブルの
ページ境界を越える場合がある。

仮想アドレス変換器１０が線２１９上のＦＩＢ要求指令
に対して仮想アドレスから実アドレスへ変換することが
できない時、変換器１０は線２１８上のＶＡＴプリフェ
ッチ・ミス指令信号によって主記憶インターフェイス制
御装置に応答する。

これはＩＢレジスタ１６のために命令を検索する主記憶
装置のフェッチが完了しないことをプノフエツチ論理装
置へ表示する。

これは必ずしもマイクロプロセッサ１４の動作を停止し
ない。

何故ならば、要求されている命令は将来使用するための
ものであり、ＩＳレジスタ１８中の命令に関連する現在
の動作は継続することができるからである。

アドレスが変換不能の場合、ＩＳレジスタ１８中に含ま
れる命令が完全に処理されてしまうまで、ブリフェッチ
論理回路は行動を起さない。

もしＩＳレジスタ１８中の命令がブランチ動作を要求す
るならば、ＩＢレジスタ１６の内容は必要とされず、線
２００上の未決アクセス信号はブリフェッチ・ミス・ラ
ンチ４６２をリセットし、前述したようにしてブランチ
動作が行なわれる。

この動作は仮想アドレス変換器１０におけるアドレス変
換の失敗を無視する。

何故ならば、要求されたアドレス変換は、ブランチ動作
が生じたために、もはや必要とされないからである。

しかし、ＩＳレジスタ１８がブランチ命令を含まず、そ
の内容が処理されてしまったならば、ＩＳレジスタ１８
の有効ラッチはリセットされ、このレジスタの内容が無
効であることを表示する。

この場合、ユーザー・プログラムの処理を継続するため
、マイクロ命令がＩＳレジスタ１８中の他の命令を参照
すると、ハードウェア・トラップ動作が生じる。

ハードウェア・トラップ回路は第５図の上部に示される
。

ラッチ４６２はＶＡＴプリフェッチ・ミス指令によって
セットされる。

この指令は、アドレス変換を完了することができない時
、仮想アドレス変換器によって発生される。

このラッチはＡＮＤ回路４６６へ第１人力を与える。

線４６３上のノツ）ＶＩＳ信号が高であることによって
ＩＳレジスタの有効が表示され、線１７８上のＩＳ源信
号によってマイクロ命令によるＩＳレジスタ１８へのア
クセス探索が表示される時、回路４６６はブリフェッチ
・ミス・トラップ信号を発生する。

ＡＮＤ回路４６６によって発生されたブリフェッチ・ミ
ス・トラップ信号は、制御記憶装置３０中のマイクロプ
ログラムを呼出す。

このプログラムは主記憶装置中に記憶されたマスター・
テーブルを参照し、前に仮想アドレス変換器によって変
換できなかった仮想アドレスを正しく変換する。

このプログラムは、変換を行なうことができるように、
仮想アドレス変換器のレジスタを更新する。

この更新が行なわれた後、前述したようにコンピュータ
の通常の動作が再開される。

仮想アドレス変換器１０の変換テーブル内に含まれない
メモリ要求に対して変換を達成する以上の動作は、要求
された命令が実際にマイクロプロセッサによって実行さ
れようとしている場合を除き、マイクロプロセッサの動
作がブリフェッチ・ミスによって遅くなることはないの
で特に重要な意味を持つ。

多くの場合、変換ミスを生じる命令は実際には使用され
ない。

何故ならば、現在実行されているユーザー命令によって
ブランチがとられるからである。

この場合、使用されない変換アドレスを得る際に時間が
無駄になることはない。

従って、不必要なアドレス変換はなされず、マイクロプ
ロセッサの動作効率は低下しない。

ＩＢ及びＩＳレジスタ１６及び１８の有効ラッチがリセ
ットされて、それらレジスタ中の命令が無効であること
が表示される時、前述したようなトラップは、ブリフェ
ッチ・ミス・ラッチ４６２がセットされ仮想アドレス変
換器１０がアドレス変換を行なうことができない時にの
み起る。

もしアドレス変換の失敗が起らなければ、主記憶装置１
２から命令がフェッチされるよりも早（、マイクロプロ
セッサは命令を実行することができる。

この場合、ＩＳレジスタ１８中の命令は無効であるから
、そのレジスタから次の命令をフェッチするマイクロプ
ロセッサの試みは防止されねばならない。

これは第２図のブリフェッチ停止回路２５０によって達
成される。

上記の条件が満足された時、線２２２上にブリフェッチ
停止信号が発生される。

この信号は第９図に示されるクロック回路網への入力と
なる。

ブリフェッチ停止信号はＡＬＵ２８及び制御記憶装置３
０に対するクロック信号の発生を中止する。

主記憶装置１２及び仮想アドレス変換器１０によって実
行されているメモリ・フェッチ動作は継続し、ＩＳレジ
スタ１８を充填する命令の転送がなされた時、線２２２
上のブリフェッチ停止信号が除去され、第９図のクロッ
ク回路網によるクロック信号の発生が再開され、プロセ
ッサ動作が継続する。

第９図のクロック回路網は第１０図に示される複数のク
ロック信号を発生する。

プリンエッチ論理回路は高速クロック信号と共に動作し
、マイクロプロセッサは高速クロック信号から低減され
たクロック信号に基づいてサイクルを進める。

ブリフェッチ停止信号が線２２２上に現われてもブリフ
ェッチ論理回路の動作は停止されない。

ブリフェッチ論理回路の動作は、主記憶装置へアクセス
してＩＳレジスタ１８中へ記憶すべき命令を検索してい
る間高速で継続している。

従って、マイクロプロセッサはＩＳレジスタ１８中に有
効な命令が受取られると直ちに起動される。

マイクロプロセッサはそのサイクルを遅延させる必要は
ない。

何故ならば、マイクロプロセッサは高速クロックの任意
のＣ１クロック・パルスで動作を再開することができる
からである。

要するに、本発明は高速マイクロプロセッサ及び低速非
同期主記憶装置の効率を最大ならしめる命令ブリフェッ
チ回路に関する。

速度及び効率の増大は、マイクロプログラマ及び高レベ
ル・ユーザーに対して全体のブリフェッチ処理をトラン
スペアレントに維持しつつ達成される。

一度マイクロ命令によって能動化されると、プリンエッ
チ動作は完全にハードウェアによって制御され、プログ
ラミングに左右されない。

【図面の簡単な説明】

第１図は本発明を実施したコンピュータの概略的ブロッ
ク図、第２図は第１図に示されるマイクロ命令解読兼制
御ユニット１７０及び主記憶インターフェイス制御装置
２１２に含まれるブリフェッチ停止回路２５０の詳細図
、第３図は主記憶インターフェイス制御装置及びＩポイ
ンタ５２の詳細図、第４図は第３図に示される命令レジ
スタ有効ラッチ回路２８８の論理図、第５図は第３図の
機能ブロックとして示される未決アクセス制御回路３２
０、主記憶ビジィ制御回路３２６、ブリフェッチ・トラ
ップ制御回路３４０、ブリフェッチ・ミス制御回路３３
８の論理図、第６図は第３図に示される命令バッファ充
填カウンタ符号器３３２の論理図、第７図は第３図に示
される命令ポインタ回路２８２及びオーバフロー検出回
路２８４の論理図、第８図は第３図に示される命令バッ
ファ充填カウンタ３０２の論理図、第９図はコンピュー
タで使用される各種のクロック信号を発生するタイミン
グ回路の論理図、第１０図は第９図に示される回路によ
って発生されるクロック信号を示すタイミング図、第１
１図は本発明のブリフェッチ回路を能動化する代表的マ
イクロ命令を示す図である。 １０・・・・・・仮想アドレス変換器、１２・・・・・
・主記憶装置、１４・・・・・・マイクロプロセッサ、
１６・・・・・・命令バッファ・レジスタ、１８・・・
・・・命令ストリーム・レジスタ、２０，２２，２４，
２６・・・・・・レジスタ、２８・・・・・・演算論理
ユニット、３０・・・・・・制御記憶装置、１６２・・
・・・・ネキスト・アドレス論理装置、１７０・・・・
・・マイクロ命令解読兼制御ユニット、２０２・・・・
・・タイミング・ユニット、２１２・・・・・・主記憶
インターフェイス制御装置。

Claims (1)

【特許請求の範囲】
1. １ 計算ユニットによって処理すべき複数の命令を順次
   に記憶する主記憶装置と、選択された１群の仮想アドレ
   スを上記主記憶装置をアクセスするために使用される実
   アドレスへ変換するための変換テーブルを有する仮想ア
   ドレス変換装置とを備え、該仮想アドレス変換装置は上
   記主記憶装置から先取りすべき次の命令の仮想アドレス
   を与えられてそのアドレス変換を行うとともに、アドレ
   ス変換を行うことができない場合は変換ミス信号を発生
   するように横取されており、さらに上記主記憶装置は完
   全な主変換テーブルを保持するように編成すれているコ
   ンピュータにおいて、上記主記憶装置から先取りされた
   命令を受取り且つ該命令を上記計算ユニットへ順次に転
   送するように接続されたレジスタ手段を設け、上記変換
   ミス信号が発生され且つ上記レジスタ手段から上記計算
   ユニットへ転送される先取り命令にブランチ命令が検出
   されたことに応答してそのブランチ先命令の仮想アドレ
   スを上記仮想アドレス変換装置へ与える手段と、上記変
   換ミス信号が発生され且つ上記レジスタ手段から上記計
   算ユニットへ転送される先取り命令にブランチ命令が検
   出されなかったことに応答して上記変換ミス信号を生せ
   しめた仮想アドレスを上記主記憶装置に保持された上記
   主変換テーブルへ与える手段とを具備する命令先取り装
   置。