JP2839730B2 - エミュレーション装置及び半導体装置 - Google Patents
エミュレーション装置及び半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、エミュレーション装置
に関し、特に、コンピュータのエミュレーションを高速
で実行させるのに好適なエミュレーション装置に関す
る。
に関し、特に、コンピュータのエミュレーションを高速
で実行させるのに好適なエミュレーション装置に関す
る。
【０００２】
【従来の技術】従来、命令体系の異なるＣＰＵの命令を
エミュレーションするには、２つの方式が用いられてい
た。その１つは、これらの命令セットを予めまとめてコ
ンパイルしておく、コンパイラ方式である。他の１つ
は、各命令毎にこれらを実行時に解釈してゆく、インタ
プリタ方式である。
エミュレーションするには、２つの方式が用いられてい
た。その１つは、これらの命令セットを予めまとめてコ
ンパイルしておく、コンパイラ方式である。他の１つ
は、各命令毎にこれらを実行時に解釈してゆく、インタ
プリタ方式である。
【０００３】
【発明が解決しようとする課題】従来の方式には以下の
ような難点があった。即ち、コンパイラ方式は、予めオ
ブジェクトコードを変換して保存しておく必要があり、
実際の使用を考えると非常に不便である。また、インタ
プリタ方式では、オブジェクトコードを一種のデータと
して読み解釈して、その命令と同じ結果をもたらす命令
を実行する。このため、実行時間が遅くなってしまうと
いう問題がある。
ような難点があった。即ち、コンパイラ方式は、予めオ
ブジェクトコードを変換して保存しておく必要があり、
実際の使用を考えると非常に不便である。また、インタ
プリタ方式では、オブジェクトコードを一種のデータと
して読み解釈して、その命令と同じ結果をもたらす命令
を実行する。このため、実行時間が遅くなってしまうと
いう問題がある。
【０００４】本発明は、上記に鑑みてなされたもので、
その目的は、インタプリタ方式と同様に事前のコンパイ
ル作業を必要とせず、且つコンパイラ方式に近い高速で
のエミュレーション実行が可能なエミュレーション装置
を提供することにある。
その目的は、インタプリタ方式と同様に事前のコンパイ
ル作業を必要とせず、且つコンパイラ方式に近い高速で
のエミュレーション実行が可能なエミュレーション装置
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の第１のエミュレ
ーション装置は、メモリに対してアドレスを伝え、且
つ、そのメモリからこのアドレスに対応する命令を読み
出すメモリバスと、このメモリから前記メモリバスを通
して読み出した命令を格納するキャッシュメモリと、自
己に与えられたアドレスに対応する前記メモリ中の命令
を、この命令が前記キャッシュメモリ中にあるときには
このキャッシュメモリから、ない場合には前記メモリか
ら受け、受けた命令を命令コードに変換する変換回路
と、この変換回路で変換した命令コードを蓄えておく命
令キューと、エミュレーション対象としてのＣＰＵから
のステータス信号をＣＰＵローカルバスを介して受け
て、前記ＣＰＵが前記メモリ上の連続命令を読み出して
いる第１の場合か、アドレスのジャンプした不連続命令
を読み出している第２の場合かを判定し、前記第１の場
合と判定したときには、前記命令キューからの命令コー
ドを前記ＣＰＵローカルバスを介して前記ＣＰＵに渡
し、前記第２の場合と判定したときには、前記アドレス
を前記変換回路を介して前記メモリに与える、ジャンプ
判定制御回路と、を備えるものとして構成される。
ーション装置は、メモリに対してアドレスを伝え、且
つ、そのメモリからこのアドレスに対応する命令を読み
出すメモリバスと、このメモリから前記メモリバスを通
して読み出した命令を格納するキャッシュメモリと、自
己に与えられたアドレスに対応する前記メモリ中の命令
を、この命令が前記キャッシュメモリ中にあるときには
このキャッシュメモリから、ない場合には前記メモリか
ら受け、受けた命令を命令コードに変換する変換回路
と、この変換回路で変換した命令コードを蓄えておく命
令キューと、エミュレーション対象としてのＣＰＵから
のステータス信号をＣＰＵローカルバスを介して受け
て、前記ＣＰＵが前記メモリ上の連続命令を読み出して
いる第１の場合か、アドレスのジャンプした不連続命令
を読み出している第２の場合かを判定し、前記第１の場
合と判定したときには、前記命令キューからの命令コー
ドを前記ＣＰＵローカルバスを介して前記ＣＰＵに渡
し、前記第２の場合と判定したときには、前記アドレス
を前記変換回路を介して前記メモリに与える、ジャンプ
判定制御回路と、を備えるものとして構成される。
【０００６】本発明の第２の装置は、前記第１の装置に
おいて、前記判定は、前記ステータス信号中にキューク
リア状態を表わす信号が出ているか否かによって行われ
るものとして構成される。本発明の第３の装置は、前記
第１の装置において、前記判定は、命令フェッチアドレ
スが不連続か否かによって行われるものとして構成され
る。
おいて、前記判定は、前記ステータス信号中にキューク
リア状態を表わす信号が出ているか否かによって行われ
るものとして構成される。本発明の第３の装置は、前記
第１の装置において、前記判定は、命令フェッチアドレ
スが不連続か否かによって行われるものとして構成され
る。
【０００７】本発明の第４の装置は、前記第１〜３の装
置のうちの１つにおいて、前記キャッシュメモリは、前
記ＣＰＵが読み出している命令につづく命令のほか、ジ
ャンプ先の命令も前記メモリから読み出して格納するも
のとして構成される。
置のうちの１つにおいて、前記キャッシュメモリは、前
記ＣＰＵが読み出している命令につづく命令のほか、ジ
ャンプ先の命令も前記メモリから読み出して格納するも
のとして構成される。
【０００８】本発明の第５の装置は、前記第１〜４の装
置のうちの１つにおいて、前記キャッシュメモリは、前
記メモリからの命令だけでなくデータも、格納するもの
として構成される。
置のうちの１つにおいて、前記キャッシュメモリは、前
記メモリからの命令だけでなくデータも、格納するもの
として構成される。
【０００９】本発明の第６の装置は、前記第１〜５の装
置のうちの１つにおいて、前記変換手段は、変更の際に
命令の種類を判別し、命令が無条件分岐命令であると判
別したときにはその命令を変換せず、ジャンプ先の命令
を変換して前記キュー手段に入れるものとして構成され
る。
置のうちの１つにおいて、前記変換手段は、変更の際に
命令の種類を判別し、命令が無条件分岐命令であると判
別したときにはその命令を変換せず、ジャンプ先の命令
を変換して前記キュー手段に入れるものとして構成され
る。
【００１０】本発明の半導体装置は、請求項１〜６のい
ずれかに記載の装置を有するものとして構成される。
ずれかに記載の装置を有するものとして構成される。
【００１１】
【作用】ジャンプ判定手段がエミュレーション対象とし
てのＣＰＵの命令読み出しバスサイクルが、メモリ上の
アドレス順に実行されるためのものか否かを判定する。
制御手段は、この判定結果に基づいて動作する。即ち、
命令が、メモリ上のアドレス順の場合は、予めメモリか
ら読み出して変換手段で変換しておいた命令コードを、
キュー手段から読み出してＣＰＵに渡す。命令が、メモ
リ上のアドレス順でない場合は、そのアドレスのメモリ
から命令を読み出し、これを前記変換手段で命令コード
に変換し、ＣＰＵに渡す。
てのＣＰＵの命令読み出しバスサイクルが、メモリ上の
アドレス順に実行されるためのものか否かを判定する。
制御手段は、この判定結果に基づいて動作する。即ち、
命令が、メモリ上のアドレス順の場合は、予めメモリか
ら読み出して変換手段で変換しておいた命令コードを、
キュー手段から読み出してＣＰＵに渡す。命令が、メモ
リ上のアドレス順でない場合は、そのアドレスのメモリ
から命令を読み出し、これを前記変換手段で命令コード
に変換し、ＣＰＵに渡す。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は、本発明の一実施例に係るエミュレ
ーション装置のブロック図である。図１において、ＣＰ
Ｕ１には、ＣＰＵローカルバス２が接続されている。Ｃ
ＰＵ１が出す信号は、ＣＰＵローカルバス２を介して、
ジャンプ判定制御回路３に入力される。一方、変換回路
５は、メモリバス７を介してメモリ８にアドレスを与え
る。そして、変換回路５は、メモリバス７を通じてメモ
リ８から命令を受け、それをＣＰＵ１に対応する命令コ
ードに変換する。そして、命令キュー回路４は、変換回
路５からの命令コードを蓄えておき、これをＣＰＵ１に
わたす機能を有する。ジャンプ判定制御回路３は、ＣＰ
Ｕ１が不連続な命令を出しているか否かを判定する。命
令キュー回路４は、ＣＰＵ１の命令フェッチが連続の場
合に、ＣＰＵ１に命令コードをわたす。変換回路５は、
ＣＰＵ１が不連続な命令を出している場合に、ジャンプ
判定制御回路３からアドレスを受取る。そして、その変
換回路５は、このアドレスに対応する命令を、メモリバ
ス７を通じて、メモリ８から読み出す。そして、その回
路５は、読み出した命令を、ＣＰＵ１に対応する命令コ
ードに変換して、初期化された命令キュー回路４に与え
る。キャッシュメモリ６は、メモリバス７に接続されて
いる。このキャッシュメモリ６は、メモリ８からメモリ
バス７を介して１度読み出された命令を格納しておき、
２度目からは高速で読み出すために用いられる。
ーション装置のブロック図である。図１において、ＣＰ
Ｕ１には、ＣＰＵローカルバス２が接続されている。Ｃ
ＰＵ１が出す信号は、ＣＰＵローカルバス２を介して、
ジャンプ判定制御回路３に入力される。一方、変換回路
５は、メモリバス７を介してメモリ８にアドレスを与え
る。そして、変換回路５は、メモリバス７を通じてメモ
リ８から命令を受け、それをＣＰＵ１に対応する命令コ
ードに変換する。そして、命令キュー回路４は、変換回
路５からの命令コードを蓄えておき、これをＣＰＵ１に
わたす機能を有する。ジャンプ判定制御回路３は、ＣＰ
Ｕ１が不連続な命令を出しているか否かを判定する。命
令キュー回路４は、ＣＰＵ１の命令フェッチが連続の場
合に、ＣＰＵ１に命令コードをわたす。変換回路５は、
ＣＰＵ１が不連続な命令を出している場合に、ジャンプ
判定制御回路３からアドレスを受取る。そして、その変
換回路５は、このアドレスに対応する命令を、メモリバ
ス７を通じて、メモリ８から読み出す。そして、その回
路５は、読み出した命令を、ＣＰＵ１に対応する命令コ
ードに変換して、初期化された命令キュー回路４に与え
る。キャッシュメモリ６は、メモリバス７に接続されて
いる。このキャッシュメモリ６は、メモリ８からメモリ
バス７を介して１度読み出された命令を格納しておき、
２度目からは高速で読み出すために用いられる。
【００１４】以上述べたような構成において次にその動
作を説明する。
作を説明する。
【００１５】ＣＰＵ１が出す信号は、ＣＰＵローカルバ
ス２を通じて、ジャンプ判定制御回路３に入る。ジャン
プ判定制御回路３では、ＣＰＵ１がジャンプ命令などで
不連続な命令を読み出しているか否かを判定する。つま
り、ＣＰＵ１が、ステータス信号に、ＣＰＵ１内部のキ
ュークリア状態を表わす信号を出しているときは、不連
続な命令読み出しと判定する。上記キュークリア状態を
表わす信号は、ＣＰＵの開発ツール用に必要であるた
め、一般に、ＣＰＵ内に予め用意されている。ただし、
このような信号が用意されていない場合は、命令フェッ
チアドレスが不連続か否かを判定する回路を設けて判定
すればよい。命令が不連続の場合は、その命令のアドレ
スを変換回路５に送る。変換回路５は、そのアドレスに
基づいてメモリ８から命令を読み込み、変換した後、初
期化された命令キュー回路４に、入れる。ジャンプ判定
制御回路３は、命令キュー回路４からその命令を読んだ
後、ＣＰＵローカルバス２を介してＣＰＵ１に与える。
ス２を通じて、ジャンプ判定制御回路３に入る。ジャン
プ判定制御回路３では、ＣＰＵ１がジャンプ命令などで
不連続な命令を読み出しているか否かを判定する。つま
り、ＣＰＵ１が、ステータス信号に、ＣＰＵ１内部のキ
ュークリア状態を表わす信号を出しているときは、不連
続な命令読み出しと判定する。上記キュークリア状態を
表わす信号は、ＣＰＵの開発ツール用に必要であるた
め、一般に、ＣＰＵ内に予め用意されている。ただし、
このような信号が用意されていない場合は、命令フェッ
チアドレスが不連続か否かを判定する回路を設けて判定
すればよい。命令が不連続の場合は、その命令のアドレ
スを変換回路５に送る。変換回路５は、そのアドレスに
基づいてメモリ８から命令を読み込み、変換した後、初
期化された命令キュー回路４に、入れる。ジャンプ判定
制御回路３は、命令キュー回路４からその命令を読んだ
後、ＣＰＵローカルバス２を介してＣＰＵ１に与える。
【００１６】変換回路５は、その後も、続くアドレスか
ら命令を取り出し、変換して、命令キュー回路４に入れ
る動作を続ける。
ら命令を取り出し、変換して、命令キュー回路４に入れ
る動作を続ける。
【００１７】一方、ＣＰＵ１の命令フェッチが連続の場
合は、命令キュー回路４から命令をＣＰＵ１に与える。
命令キュー回路４に、変換された命令がたまっていない
場合は、命令が入るまで待つ。なお、変換を早く実行す
るために、キャッシュメモリ６が設けられている。メモ
リバス７を介して一度読み出された命令は、２回目から
はキャッシュメモリ６から読み出される。
合は、命令キュー回路４から命令をＣＰＵ１に与える。
命令キュー回路４に、変換された命令がたまっていない
場合は、命令が入るまで待つ。なお、変換を早く実行す
るために、キャッシュメモリ６が設けられている。メモ
リバス７を介して一度読み出された命令は、２回目から
はキャッシュメモリ６から読み出される。
【００１８】キャッシュメモリ６は、メモリアドレスと
そのアドレスに対応するデータを蓄える構成になってお
り、命令コードのみならずデータも蓄え得る。このた
め、ジャンプ判定制御回路３で、命令か、データかの判
定も行なう。データと判定された場合は、ＣＰＵ１は、
命令キュー回路４を介さずに、直接キャッシュメモリ６
またはメモリ８をアクセスするようにすることもでき
る。また、このシステムは、いつもエミュレーションす
るとは限らない。このＣＰＵ１の本来の命令をメモリ８
に入れて実行する場合もある。このため、その区分信号
をジャンプ判定制御回路３に入れておく。これにより、
エミュレーション時以外のときは、命令キュー回路４を
介さずに直接キャッシュメモリ６またはメモリ８をアク
セスするようにできる。
そのアドレスに対応するデータを蓄える構成になってお
り、命令コードのみならずデータも蓄え得る。このた
め、ジャンプ判定制御回路３で、命令か、データかの判
定も行なう。データと判定された場合は、ＣＰＵ１は、
命令キュー回路４を介さずに、直接キャッシュメモリ６
またはメモリ８をアクセスするようにすることもでき
る。また、このシステムは、いつもエミュレーションす
るとは限らない。このＣＰＵ１の本来の命令をメモリ８
に入れて実行する場合もある。このため、その区分信号
をジャンプ判定制御回路３に入れておく。これにより、
エミュレーション時以外のときは、命令キュー回路４を
介さずに直接キャッシュメモリ６またはメモリ８をアク
セスするようにできる。
【００１９】変換回路５は、変換の際に、命令の種類を
判別する。この時、無条件分岐命令であれば、その分岐
先のアドレスから命令をフェッチし、変換して命令キュ
ー回路４にいれる。ＣＰＵ１では、無条件分岐命令は実
行されず、ジャンプが省略され、その前後が連続して実
行されることになる。
判別する。この時、無条件分岐命令であれば、その分岐
先のアドレスから命令をフェッチし、変換して命令キュ
ー回路４にいれる。ＣＰＵ１では、無条件分岐命令は実
行されず、ジャンプが省略され、その前後が連続して実
行されることになる。
【００２０】以上のような動作では、従来のコンパイラ
方式では必要であったコード変換の必要がない。つま
り、インタプリタ方式に近い形でのハンドリングが可能
である。併せて、インタプリタ方式に比較して高速での
エミュレーションの実行が可能となる。また、十分な大
きさのキャッシュメモリ６を用いると、９０％以上の命
令が高速でアクセスできる。このため、命令の変換が高
速で実行できる。これにより、命令が連続している間
は、いつも命令キュー回路４に命令が用意されている。
このため、エミュレーションにおいても、ＣＰＵ１の本
来の命令と同じレベルの速度で、実行が可能である。ま
た、ジャンプ命令であっても、それが無条件ジャンプで
あるときには、それを省略して実行できる。このため、
より高速化を計ることができる。
方式では必要であったコード変換の必要がない。つま
り、インタプリタ方式に近い形でのハンドリングが可能
である。併せて、インタプリタ方式に比較して高速での
エミュレーションの実行が可能となる。また、十分な大
きさのキャッシュメモリ６を用いると、９０％以上の命
令が高速でアクセスできる。このため、命令の変換が高
速で実行できる。これにより、命令が連続している間
は、いつも命令キュー回路４に命令が用意されている。
このため、エミュレーションにおいても、ＣＰＵ１の本
来の命令と同じレベルの速度で、実行が可能である。ま
た、ジャンプ命令であっても、それが無条件ジャンプで
あるときには、それを省略して実行できる。このため、
より高速化を計ることができる。
【００２１】
【発明の効果】本発明によれば、エミュレーション対象
としてのＣＰＵのステータス信号に基づいて、そのＣＰ
Ｕがメモリ上の連続した命令を読み出しているか否かを
判定し、連続した命令を読み出していると判定したとき
には、予め変換して命令キューに格納しておいた命令コ
ードをそのまま取り出してＣＰＵに与え、不連続の命令
を読み出していると判定されるときにのみ、メモリのア
ドレスを指定して命令を読み出し、変換し、ＣＰＵに与
えるようにしたので、従来のコンパイラ方式のように予
め命令セットをひとまとめにしてコンパイルしておく必
要がなく、また、インタプリタ方式のように全ての命令
をその都度変換するのではなく、ＣＰＵが不連続命令を
読み出していると判定したときのみメモリから命令を読
み出して変換するようにしたので、全ての命令をその都
度変換する場合に比して高速でのエミュレーションが可
能である。
としてのＣＰＵのステータス信号に基づいて、そのＣＰ
Ｕがメモリ上の連続した命令を読み出しているか否かを
判定し、連続した命令を読み出していると判定したとき
には、予め変換して命令キューに格納しておいた命令コ
ードをそのまま取り出してＣＰＵに与え、不連続の命令
を読み出していると判定されるときにのみ、メモリのア
ドレスを指定して命令を読み出し、変換し、ＣＰＵに与
えるようにしたので、従来のコンパイラ方式のように予
め命令セットをひとまとめにしてコンパイルしておく必
要がなく、また、インタプリタ方式のように全ての命令
をその都度変換するのではなく、ＣＰＵが不連続命令を
読み出していると判定したときのみメモリから命令を読
み出して変換するようにしたので、全ての命令をその都
度変換する場合に比して高速でのエミュレーションが可
能である。
【図１】本発明の一実施例に係るエミュレーション装置
のブロック図である。
のブロック図である。
１ ＣＰＵ ２ ＣＰＵローカルバス ３ ジャンプ判定制御回路 ４ 命令キュー回路 ５ 変換回路 ６ キャッシュメモリ ７ メモリバス
Claims (7)
- 【請求項１】メモリに対してアドレスを伝え、且つ、そ
のメモリからこのアドレスに対応する命令を読み出すメ
モリバスと、 このメモリから前記メモリバスを通して読み出した命令
を格納するキャッシュメモリと、 自己に与えられたアドレスに対応する前記メモリ中の命
令を、この命令が前記キャッシュメモリ中にあるときに
はこのキャッシュメモリから、ない場合には前記メモリ
から受け、受けた命令を命令コードに変換する変換回路
と、 この変換回路で変換した命令コードを蓄えておく命令キ
ューと、 エミュレーション対象としてのＣＰＵからのステータス
信号をＣＰＵローカルバスを介して受けて、前記ＣＰＵ
が前記メモリ上の連続命令を読み出している第１の場合
か、アドレスのジャンプした不連続命令を読み出してい
る第２の場合かを判定し、前記第１の場合と判定したと
きには、前記命令キューからの命令コードを前記ＣＰＵ
ローカルバスを介して前記ＣＰＵに渡し、前記第２の場
合と判定したときには、前記アドレスを前記変換回路を
介して前記メモリに与える、ジャンプ判定制御回路と、 を備えることを特徴とするエミュレーション装置。 - 【請求項２】前記判定は、前記ステータス信号中にキュ
ークリア状態を表わす信号が出ているか否かによって行
われる請求項１記載の装置。 - 【請求項３】前記判定は、命令フェッチアドレスが不連
続か否かによって行われる請求項１記載の装置。 - 【請求項４】前記キャッシュメモリは、前記ＣＰＵが読
み出している命令につづく命令のほか、ジャンプ先の命
令も前記メモリから読み出して格納するものである、請
求項１〜３の１つに記載の装置。 - 【請求項５】前記キャッシュメモリは、前記メモリから
の命令だけでなくデータも、格納するものである、請求
項１〜４の１つに記載の装置。 - 【請求項６】前記変換手段は、変更の際に命令の種類を
判別し、命令が無条件分岐命令であると判別したときに
はその命令を変換せず、ジャンプ先の命令を変換して前
記キュー手段に入れるものである、請求項１〜５のうち
の１つに記載の装置。 - 【請求項７】請求項１〜６のいずれかに記載の装置を有
する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029982A JP2839730B2 (ja) | 1991-02-25 | 1991-02-25 | エミュレーション装置及び半導体装置 |
| KR1019920002841A KR950012382B1 (ko) | 1991-02-25 | 1992-02-25 | 에뮬레이션장치 |
| US08/619,138 US5636375A (en) | 1991-02-25 | 1996-03-20 | Emulator for high speed, continuous and discontinuous instruction fetches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029982A JP2839730B2 (ja) | 1991-02-25 | 1991-02-25 | エミュレーション装置及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268928A JPH04268928A (ja) | 1992-09-24 |
| JP2839730B2 true JP2839730B2 (ja) | 1998-12-16 |
Family
ID=12291170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029982A Expired - Fee Related JP2839730B2 (ja) | 1991-02-25 | 1991-02-25 | エミュレーション装置及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5636375A (ja) |
| JP (1) | JP2839730B2 (ja) |
| KR (1) | KR950012382B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123697A (ja) * | 1994-10-24 | 1996-05-17 | Nec Corp | エミュレーション高速化方式 |
| JP2006268487A (ja) * | 2005-03-24 | 2006-10-05 | Nec Corp | エミュレーション装置及びエミュレーション方法、並びに、エミュレーションプログラム |
| US8145470B2 (en) * | 2007-06-27 | 2012-03-27 | Microsoft Corporation | Accelerated access device emulator access scheme in a hypervisor environment with child and root partitions |
| JP5533538B2 (ja) * | 2010-10-12 | 2014-06-25 | 富士通株式会社 | 情報処理装置、エミュレーション処理プログラム及びエミュレーション処理方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
- 1991-02-25 JP JP3029982A patent/JP2839730B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-25 KR KR1019920002841A patent/KR950012382B1/ko not_active IP Right Cessation
-
1996
- 1996-03-20 US US08/619,138 patent/US5636375A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012382B1 (ko) | 1995-10-17 |
| KR920016942A (ko) | 1992-09-25 |
| US5636375A (en) | 1997-06-03 |
| JPH04268928A (ja) | 1992-09-24 |
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