KR100388943B1 - 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 - Google Patents

디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 Download PDF

Info

Publication number
KR100388943B1
KR100388943B1 KR10-2000-0062222A KR20000062222A KR100388943B1 KR 100388943 B1 KR100388943 B1 KR 100388943B1 KR 20000062222 A KR20000062222 A KR 20000062222A KR 100388943 B1 KR100388943 B1 KR 100388943B1
Authority
KR
South Korea
Prior art keywords
data
instruction
immediately
data register
immediate
Prior art date
Application number
KR10-2000-0062222A
Other languages
English (en)
Other versions
KR20020031668A (ko
Inventor
현진일
전형근
유하영
Original Assignee
아스텔 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아스텔 주식회사 filed Critical 아스텔 주식회사
Priority to KR10-2000-0062222A priority Critical patent/KR100388943B1/ko
Publication of KR20020031668A publication Critical patent/KR20020031668A/ko
Application granted granted Critical
Publication of KR100388943B1 publication Critical patent/KR100388943B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30018—Bit or string instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

본 발명은 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치에 관한 것이다. 본 발명은, 소정 비트 길이의 1 싸이클 또는 2 싸이클로 된 명령어 코드를 해석하여 즉시 데이터 처리 명령일 경우에 상위 데이터 레지스터(11)와 하위 데이터 레지스터(12)에 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 인에이블 신호와 하위 인에이블 신호를 제공하는 것과 동시에 이전에 사용된 상위 데이터 레지스터(11)의 값을 '0'으로 초기화시키기 위한 클리어신호를 제공하는 해독기(10); 24비트 DSP의 경우 9비트의 명령어 코드를 입력받아 상위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 데이터 레지스터(11); 24비트 DSP의 경우 15비트의 명령어 코드를 입력받아 하위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 하위 데이터 레지스터(12); 및 선택신호가 '0'이면 상위 데이터 레지스터(11) 값을 그대로 출력하고, 선택신호가 '1'이면 상위 데이터 레지스터(11) 9비트 모두 '1'을 출력하는 MUX(13)로 구성되어 있다. 따라서, 본 발명에 의하면, 사용자로부터 적절한 명령어를 선택받아야 하는 불편함을 해결할 수 있고, 프로그램의 크기와 수행 싸이클 수를 효과적으로 줄일수 있으며, 간단한 하드웨어 구조만으로 즉시 데이터를 효율적으로 처리할 수 있다.

Description

디지털 신호 처리 프로세서의 즉시 데이터 처리 장치{Apparatus for processing immediate data on a DSP}
본 발명은 디지털 신호 처리 프로세서(DSP)의 즉시 데이터(Immediate data)처리 장치에 관한 것으로, 더 자세하게는 DSP에서 어셈블러가 프로그램 코드를 기계어로 변환할 때 자동적으로 즉시 데이터의 크기에 따라서 적당한 처리 명령어를 수행하도록 하여 즉시 데이터를 하나의 통일된 방법으로 처리할 수 있는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치에 관한 것이다.
디지털 신호 처리 프로세서(이하, DSP라고 함)는 디지털 데이터를 고속 처리하기 위한 반도체 칩이며, 최근 영상 혹은 음성과 같은 정보통신 분야에서 널리 쓰이고 있다. DSP는 프로그램 메모리에서 명령어 코드를 하나씩 가져와 연산을 수행하며, DSP 내부의 레지스터, 데이터 메모리 또는 명령어에 포함된 데이터들이 연산에 사용된다. 최근 DSP에서 처리하는 디지털 데이터들은 좀더 정확하고 정밀한 연산을 위해 값이 점점 커지고 있으며, 이를 표현하기 위한 비트(bit) 수 또한 늘어나고 있다. 특정 동작을 수행하도록 명령하는 명령어 코드에는 즉시 데이터가 포함되어 있으며, 즉시 데이터는 명령어 코드에 부분적으로 사용되므로 명령어 코드에서 제한된 길이로 사용된다. 그러므로, 제한된 길이의 명령어 코드에 즉시 데이터를 한번에 표현한다는 것은 최근의 DSP에서는 거의 불가능하다.
이 때문에, 종래의 DSP에서는 즉시 데이타를 처리하기 위하여 즉시 데이터를 2개의 부분으로 나누어 각각을 설정하는 명령어를 제공하거나, 2개의 명령어 싸이클을 이용해 즉시 데이터를 처리하는 방법을 사용하였다. 즉, 데이터의 크기에 따라 1싸이클 명령어, 2싸이클 명령어를 사용자가 구분하여 사용하여야 했다.
도 1은 종래의 DSP에서 2 부분으로 나누어 처리되는 즉시 데이터의 구조를 나타내는 도면이다.
도 1에 있어서, 24비트 명령어 길이를 갖는 DSP는 24비트 즉시 데이터를 상위, 하위 두 부분으로 나누고 이를 각각 처리할 수 있는 명령어 opcode1, opcode2를 제공한다. 24비트 명령어 코드 2개 중 opcode1은 상위 데이터를 처리하기 위한 명령어를 나타내는 코드이고, opcode2는 하위 데이터를 처리하기 위한 명령어를 나타내는 코드이다.
도 2는 종래의 DSP에서 2 싸이클을 이용하여 처리되는 즉시 데이터의 구조와 하드웨어 구성을 나타내는 도면이다.
도 2에 있어서, DSP는 24비트 명령어 길이를 갖고 있으며 opcode3는 2 싸이클 즉시 데이터 명령어라는 것을 나타내는 코드로, 이 코드가 나오면 다음에 오는 명령어가 하나의 즉시 데이터라는 것을 의미한다. 여기에서, 해독기는 24비트의 명령어 코드를 해석해 2 싸이클 즉시 데이터 처리 명령인지를 검사하여 2 싸이클 즉시 데이터 처리 명령이면 다음에 오는 명령어의 값을 저장하기 위해 1싸이클을 지연시킨 후, 다음에 오는 24비트 즉시 데이터를 즉시 데이터 레지스터에 저장한다.
이러한 종래의 즉시 데이터 처리방법은 데이터의 크기에 따라 1 싸이클 명령어, 2 싸이클 명령어를 사용자가 구분하여 사용해야 하므로 사용자가 적절한 명령어를 선택하여 사용해야 하는 불편함을 가지고 있고, 이로 인하여 여러 개의 명령어를 처리하기 위한 복잡한 하드웨어 구조를 가지는 문제점이 있다.
또한, 종래의 방법으로 즉시 데이터를 처리할 경우 상위 혹은 하위의 값만을 부분적으로 설정하는 경우에 설정되지 않는 부분의 값을 고려해 줘야하만 하므로, 대부분 두 싸이클을 이용하는 명령어를 사용하게 된다. 이로 인하여, 연산에 사용되는 즉시 데이터 값들의 상당부분이 하위 레지스터만으로 되어 있는 경우, 프로그램의 크기와 수행 싸이클 수의 면에서 비효율적일뿐만 아니라 사용자가 적절히 사용하지 않으면 최적화되지 않은 프로그램이 될 수 있다는 단점이 있다.
본 발명은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 DSP에서 어셈블러가 프로그램 코드를 기계어로 변환할 때 즉시 데이터의 크기에 따라서 적당한 처리 명령어를 수행하도록 하여 즉시 데이터를 하나의 방법으로 처리할 수 있는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치를 제공하는 것이다.
본 발명의 다른 목적은, 사용자로부터 적절한 명령어를 선택받지 않고도 즉시 데이터의 크기에 따라서 적당한 처리 명령어를 자동적으로 수행하도록 함으로써, 프로그램의 크기와 수행 싸이클 수를 효과적으로 줄이는 것과 동시에 간단한 하드웨어 구조만으로 즉시 데이터를 효율적으로 처리할 수 있는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치를 제공하는 것이다.
도 1은 종래의 디지털 신호 처리 프로세서(DSP)에서 2 부분으로 나누어 처리되는 즉시 데이터의 구조를 나타내는 도면이다.
도 2는 종래의 디지털 신호 처리 프로세서(DSP)에서 2 싸이클을 이용하여 처리되는 즉시 데이터의 구조와 하드웨어 구성을 나타내는 도면이다.
도 3은 본 발명의 디지털 신호 처리 프로세서(DSP)의 즉시 데이터 처리 장치에 의하여 처리되는 즉시 데이터의 구조와 하드웨어 구성을 나타내는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 해독기 11 : 상위 데이터 레지스터
12 : 하위 데이터 레지스터 13 : MUX
opcode1 : 상위 데이터를 처리하기 위한 명령어
opcode2 : 하위 데이터를 처리하기 위한 명령어
상기 본 발명의 목적을 달성하기 위해, 본 발명은, 디지털 신호 처리 프로세서에 있어서, 소정 비트 길이의 1 싸이클 또는 2 싸이클로 된 명령어 코드를 해석하여 즉시 데이터 처리 명령일 경우에 상위 데이터 레지스터와 하위 데이터 레지스터에 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 인에이블 신호와 하위 인에이블 신호를 제공하는 것과 동시에 이전에 사용된 상위 데이터 레지스터의값을 '0'으로 초기화시키기 위한 클리어신호를 제공하는 해독기; 24비트 DSP의 경우 9비트의 명령어 코드를 입력받아 상위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 데이터 레지스터; 24비트 DSP의 경우 15비트의 명령어 코드를 입력받아 하위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 하위 데이터 레지스터; 및 선택신호가 '0'이면 상위 데이터 레지스터 값을 그대로 출력하고, 선택신호가 '1'이면 상위 데이터 레지스터 9비트 모두 '1'을 출력하는 MUX로 구성되어 있는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세하게 설명한다.
도 3은 본 발명의 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치에 의하여 처리되는 즉시 데이터의 구조와 하드웨어 구성을 나타내는 도면이다. 24비트 DSP를 예로 들어 설명하였으며, 해독기(10), 상위 데이터 레지스터(11), 하위 데이터 레지스터(12), 및 MUX(13)로 구성되어 있다.
24비트 DSP의 경우, 명령어 코드의 길이가 24비트이고 데이터의 크기도 24비트로 표현된다. 도 3에서 해독기(10)는 소정 비트 길이의 1 싸이클 또는 2 싸이클로 된 명령어 코드를 해석하여 즉시 데이터 처리 명령일 경우에 상위 데이터 레지스터(11)와 하위 데이터 레지스터(12)에 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 인에이블 신호와 하위 인에이블 신호를 제공한다. 또한, 해독기(10)는 이전에 사용된 상위 데이터 레지스터(11)의 값을 모두 '0'으로 초기화시키기 위한 클리어신호도 제공하며, 이 클리어신호는 상위 데이터 레지스터(11)의 값이 이어서 오는 하위 데이터 레지스터(12)에만 적용될 수 있도록 시간지연되어 적용될 수도 있다.
상위 데이터 레지스터(11)는 24비트 DSP의 경우 9비트의 명령어 코드를 입력받아 상위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위하여 사용되며, 하위 데이터 레지스터(12)는 24비트 DSP의 경우 15비트의 명령어 코드를 입력받아 하위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위하여 사용된다.
opcode1은 즉시 데이터의 상위 부분을 처리하는 명령을 나타내는 코드이고, opcode2는 즉시 데이터의 하위 부분을 처리하는 명령을 나타내는 코드이다.
즉시 데이터가 하나의 명령어만으로 처리가 가능할 경우, 즉, 1싸이클 명령어일 경우, 즉시 데이터의 하위 부분을 처리하는 명령어 코드인 opcode2 명령어만으로 즉시 데이터를 처리한다. 이때, 즉시 데이터의 상위 부분은 명령어 코드에 포함되어 있는 선택신호에 의해서 설정되는데, 선택신호는 어셈블러가 프로그램 코드를 기계어로 변환할 때 자동으로 생성된다. 어셈블러가 프로그램 코드를 기계어로 변환할 때, 즉시 데이터가 양수이면 MUX(13)의 선택신호를 '0'으로 설정하고, 음수이면 MUX(13)의 선택신호를 '1'로 설정한다. MUX(13)는 선택신호가 '0'일때 상위 데이터 레지스터(11) 값을 그대로 출력하고, 선택신호가 '1'일때 상위 데이터 레지스터(11) 9비트 모두 '1'을 출력하도록 구성되어 있다. 따라서, 즉시 데이터가 양수일 경우 '0'으로 설정되어 있는 선택신호에 의해서 상위 데이터 레지스터(11) 값이 그대로 MUX(13)로부터 출력되게 되는데, 이때의 상위 데이터 레지스터(11)의 값은 모두 0으로 초기화 되어있는 상태이므로 즉시 데이터의 상위 9비트가 모두 '0'으로 되어 즉시 데이터가 양수임을 나타낸다.
반대로, 즉시 데이터가 음수일 경우 '1'로 설정되어 있는 선택신호에 의해서 상위 데이터 레지스터(11) 9비트가 모두 '1'로 되어 즉시 데이터가 음수임을 나타낸다.
즉시 데이터가 하나의 명령어만으로 처리가 불가능할 경우, 즉, 2싸이클 명령어일 경우, 어셈블러가 프로그램 코드를 기계어로 변환할 때 즉시 데이터의 상위 부분을 처리하는 명령어 코드인 opcode1 명령어를 즉시 데이터의 하위 부분을 처리하는 명령어 코드인 opcode2 명령어 바로 앞에 추가시킨다. 그 다음, 1싸이클에서 상위 데이터 레지스터 처리 명령어 opcode1을 실행시켜 즉시 데이터의 상위 부분의 값을 상위 데이터 레지스터(11)에 저장한다. 그 후, 2싸이클에서 이어서 오는 하위 데이터 레지스터 처리 명령어 opcode2를 실행시켜 즉시 데이터의 하위 부분의 값을 하위 데이터 레지스터(12)에 저장한 후, '0'으로 설정되어 있는 선택신호(2싸이클 명령어일 경우에는 항상 선택신호가 '0'으로 설정되어 있다)에 의해서 MUX(13)로부터 출력되는 상위 데이터 레지스터(11)에 있는 즉시 데이터 및 하위 데이터 레지스터(12)에 있는 즉시 데이터를 함께 출력시킴으로써, 하나의 명령어로 처리가 불가능한 경우에 두개의 명령어로 즉시 데이터를 처리한다.
따라서, 본 발명은 DSP에서 즉시 데이터를 효율적으로 처리하기 위하여 어셈블러가 프로그램 코드를 기계어 코드로 변환할 때 즉시 데이터의 크기에 따라서 1 싸이클 혹은 2 싸이클 명령어 코드로 자동적으로 변환해주는 어셈블 처리 기술을사용함으로써, 데이터를 하나의 통일된 방법으로 처리할 수 있으며 하드웨어의 구조를 간단화시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 디지털 신호 처리 프로세서(DSP)의 즉시 데이터 처리 장치에 의하면, DSP에서 어셈블러가 프로그램 코드를 기계어로 변환할 때 자동적으로 즉시 데이터의 크기에 따라서 적당한 처리 명령어를 수행하도록 함으로써, 즉시 데이터를 하나의 통일된 방법으로 처리할 수 있어 사용자로부터 적절한 명령어를 선택받아야 하는 불편함을 해결할 수 있는 효과가 있다.
또한, 본 발명에 따른 디지털 신호 처리 프로세서(DSP)의 즉시 데이터 처리 장치에 의하면, 즉시 데이터의 크기에 따라서 적당한 처리 명령어를 자동적으로 수행하도록 함으로써, 프로그램의 크기와 수행 싸이클 수를 효과적으로 줄일수 있는 것과 동시에 간단한 하드웨어 구조만으로 즉시 데이터를 효율적으로 처리할 수 있는 효과가 있다.

Claims (4)

  1. 디지털 신호 처리 프로세서(DSP)에 있어서,
    소정 비트 길이의 1 싸이클 또는 2 싸이클로 된 명령어 코드를 해석하여 즉시 데이터 처리 명령일 경우에 상위 데이터 레지스터(11)와 하위 데이터 레지스터(12)에 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 인에이블 신호와 하위 인에이블 신호를 제공하는 것과 동시에 이전에 사용된 상위 데이터 레지스터(11)의 값을 '0'으로 초기화시키기 위한 클리어신호를 제공하는 해독기(10);
    24비트 DSP의 경우 9비트의 명령어 코드를 입력받아 상기 상위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 상위 데이터 레지스터(11);
    24비트 DSP의 경우 15비트의 명령어 코드를 입력받아 상기 하위 인에이블 신호에 의해 명령어 코드에 포함된 즉시 데이터를 저장하기 위한 하위 데이터 레지스터(12); 및
    선택 신호가 '0'이면 상기 상위 데이터 레지스터(11) 값을 그대로 출력하고, 선택신호가 '1'이면 상기 상위 데이터 레지스터(11) 9비트 모두 '1'을 출력하는 MUX(13)로 구성되는 것을 특징으로 하는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치.
  2. 제1항에 있어서, 상기 즉시 데이터가 하나의 명령어만으로 처리가 가능할 경우, 즉시 데이터의 하위 부분을 처리하는 명령어 코드인 opcode2 명령어만으로 즉시 데이터를 처리하는 것과 동시에, 즉시 데이터가 양수이면 MUX(13)의 선택신호가 '0'으로 설정되어 상위 데이터 레지스터(11) 9비트 모두 '0'이 출력되어 즉시 데이터가 양수인 것을 나타내고, 즉시 데이터가 음수이면 MUX(13)의 선택 신호가 '1'로 설정되어 상기 상위 데이터 레지스터(11) 9비트 모두 '1'이 출력되어 즉시데이터가 음수인 것을 나타내는 것을 특징으로 하는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치.
  3. 제1항에 있어서, 상기 즉시 데이터가 하나의 명령어만으로 처리가 불가능할 경우, 어셈블러가 프로그램 코드를 기계어로 변환할 때 즉시 데이터의 상위 부분을 처리하는 명령어 코드인 opcode1 명령어를 즉시 데이터의 하위 부분을 처리하는 명령어 코드인 opcode2 명령어 바로 앞에 추가시키고, 1싸이클에서 상위 데이터 레지스터 처리 명령어 opcode1을 실행시켜 즉시 데이터의 상위 부분의 값을 상위 데이터 레지스터(11)에 저장하고, 2싸이클에서 하위 데이터 레지스터 처리 명령어 opcode2를 실행시켜 즉시 데이터의 하위 부분의 값을 하위 데이터 레지스터(12)에 저장한 후, '0'으로 설정되어 있는 선택 신호에 의해서 MUX(13)로부터 출력되는 상위 데이터 레지스터(11)에 있는 즉시 데이터 및 하위 데이터 레지스터(12)에 있는 즉시 데이터를 함께 출력시켜 하나의 명령어로 처리가 불가능한 경우에 두개의 명령어로 즉시 데이터를 처리하는 것을 특징으로 하는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치.
  4. 제1항에 있어서, DSP에서 즉시 데이터를 효율적으로 처리하기 위하여 어셈블러가 프로그램 코드를 기계어 코드로 변환할 때 즉시 데이터의 크기에 따라서 1 싸이클 혹은 2 싸이클 명령어 코드로 자동적으로 변환해주는 어셈블 처리 기술을 사용하는 것을 특징으로 하는 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치.
KR10-2000-0062222A 2000-10-23 2000-10-23 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 KR100388943B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0062222A KR100388943B1 (ko) 2000-10-23 2000-10-23 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0062222A KR100388943B1 (ko) 2000-10-23 2000-10-23 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치

Publications (2)

Publication Number Publication Date
KR20020031668A KR20020031668A (ko) 2002-05-03
KR100388943B1 true KR100388943B1 (ko) 2003-06-25

Family

ID=19694816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0062222A KR100388943B1 (ko) 2000-10-23 2000-10-23 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치

Country Status (1)

Country Link
KR (1) KR100388943B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0512009A (ja) * 1991-07-09 1993-01-22 Fujitsu Ltd デイジタル信号処理装置
JPH06195218A (ja) * 1992-12-22 1994-07-15 Sanyo Electric Co Ltd ディジタル計算機
US5758140A (en) * 1996-01-25 1998-05-26 International Business Machines Corporation Method and system for emulating instructions by performing an operation directly using special-purpose register contents
KR19990046284A (ko) * 1999-02-01 1999-07-05 권기홍 확장명령어를갖는중앙처리장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0512009A (ja) * 1991-07-09 1993-01-22 Fujitsu Ltd デイジタル信号処理装置
JPH06195218A (ja) * 1992-12-22 1994-07-15 Sanyo Electric Co Ltd ディジタル計算機
US5758140A (en) * 1996-01-25 1998-05-26 International Business Machines Corporation Method and system for emulating instructions by performing an operation directly using special-purpose register contents
KR19990046284A (ko) * 1999-02-01 1999-07-05 권기홍 확장명령어를갖는중앙처리장치

Also Published As

Publication number Publication date
KR20020031668A (ko) 2002-05-03

Similar Documents

Publication Publication Date Title
JP2002244881A (ja) 順序外データのトレーシング
JPH09231070A (ja) 情報処理回路、半導体集積回路装置、マイクロコンピュータ、電子機器
JPH03218523A (ja) データプロセッサ
KR20020073233A (ko) 코프로세서 명령 실행 장치 및 방법
US4747045A (en) Information processing apparatus having an instruction prefetch circuit
US5938759A (en) Processor instruction control mechanism capable of decoding register instructions and immediate instructions with simple configuration
US7043625B2 (en) Method and apparatus for adding user-defined execution units to a processor using configurable long instruction word (CLIW)
US5390306A (en) Pipeline processing system and microprocessor using the system
KR100388943B1 (ko) 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치
JPS6212529B2 (ko)
US6564316B1 (en) Method and apparatus for reducing code size by executing no operation instructions that are not explicitly included in code using programmable delay slots
US6389528B2 (en) Processor with a control instruction for sending control signals without interpretation for extension of instruction set
US6877082B1 (en) Central processing unit including address generation system and instruction fetch apparatus
JP2000284962A (ja) マイクロコンピュータ
JP2839730B2 (ja) エミュレーション装置及び半導体装置
JPH04104350A (ja) マイクロプロセッサ
US5838961A (en) Method of operation and apparatus for optimizing execution of short instruction branches
JP2002157115A (ja) データ処理装置
US5463747A (en) Microprogram data processor processing operand address calculation and instruction execution with common hardware
US6263417B1 (en) Method of implementing vector operation using a processor chip which is provided with a vector unit
CN115167922A (zh) 指令处理方法、装置、电子设备及计算机可读存储介质
KR950006585B1 (ko) 마이크로프로그램 제어장치 및 그 제어방법
JPH036705A (ja) シーケンスコントローラ
JP3414579B2 (ja) プログラマブルコントローラ
JP3060917B2 (ja) プロセッサ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130611

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140612

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160613

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170607

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180611

Year of fee payment: 16