JP2002244881A - 順序外データのトレーシング - Google Patents

Abstract

(57)【要約】 【課題】 ロードミスが生じた場合に、ミスしたデータ
を正しくデータストリームに挿入すること。 【解決手段】 トレースデータのストリーム内にデータ
プレイスホルダー（３２）を挿入するよう、データアク
セスミスに応答自在なトレーシング機構（１０、１２）
が集積回路（１４）に設けられる。ミスしたデータが後
にリターンされる際に、このデータは後のデータ値（４
４）としてトレースされたデータのストリーム内に挿入
される。その後トレースデータのストリームの分析によ
ってデータミスを発生した命令と、その後リターンされ
た、後のデータとを後に相関化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ムに関し、より詳細には、本発明はデータアクセスをト
レースできるようにするためのトレーシング機構を提供
するデータ処理システムに関する。

【０００２】

【従来の技術】新システムのための開発時間を短縮した
いという要望がある一方で、データ処理システムの複雑
性が増すにつれ、データ処理システムの開発中に使用で
きるデバッグおよびトレーシングツールおよび機構を改
善したいという要望が生じている。システム内のステッ
プごとのアクティビティを示すデータを含むトレースス
トリームを発生するように、データ処理システムのアク
ティビティをトレースすることは、システム開発におい
て極めて有効なツールとなっている。しかしながら、コ
アをより深く埋め込むという一般的な動向と共に、外部
からアクセス可能なピンを通してコアのステートをトラ
ッキングすることはより困難となっている。従って、ト
レースデータを捕捉し、分析するためのオフチップトレ
ーシング機構と同じように、チップには多量のトレーシ
ング機能が組み込まれている。かかるオフチップトレー
シング機構の例として英国ケンブリッジのＡＲＭリミテ
ィッド社により、この会社のＡＲＭ７およびＡＲＭ９プ
ロセッサに関連して提供されている埋め込み型トレース
マクロセルがある。

【０００３】データ処理オペレーションのトレーシング
に関連する別の問題は、速度および並列性を追求する際
にデータ処理システムの複雑性が高まったことにより、
オペレーションをシーケンス化する方法も複雑となった
ことである。初期のデータ処理システムでは、プロセッ
サは順に各プログラム命令を実行し、プログラム命令が
完了するまで待機し、プログラム命令の完了後、次のプ
ログラム命令の実行を開始していた。しかしながら、プ
ログラム命令の処理スループットを高めるために、次の
命令を開始する前に、常に命令を完了していなくてもよ
いように、またはパイプライン状に、異なる命令をパラ
レルに実行できるようにする種々の技術が採用されてい
る。このタイプのより複雑な動作の例としては、ロード
ミスに対するデータ処理システムの応答が挙げられる。

【０００４】メモリロケーションからデータ値（このデ
ータ値は処理用データまたは命令ワードでよい）をデー
タ処理システムがロードしたい場合、ロードミスが起こ
り得る。そのデータ値がローカルキャッシュメモリ内に
存在している場合、ロード命令を高速で、可能な場合に
は１つのクロックサイクル内で完了できる。しかしなが
ら、キャッシュからデータ値のロードを満たすことがで
きず、例えばメインメモリへのより低速の非キャッシュ
アクセスが必要となるようなロードミスが生じた場合、
多数の処理サイクルの間でもデータ値がリターンされな
いことが起こり得る。後の命令がまだ検索されていない
データ値を必要とすることなく、すなわちまだ検索され
ていないデータ値に依存しないことを条件に、先のロー
ドミスからのデータを待機しながら、他のプログラム命
令の実行を続けることができるＡＲＭ１０２０Ｔプロセ
ッサのようなシステムを提供することが、ホールトデー
タ処理以外にも知られている。

【０００５】

【発明が解決しようとする課題】データアクセスミス後
にオペレーションの続行をサポートするかかるシステム
では、実行中の命令ストリームがメモリバス上で発見さ
れるようなメモリアクセスからリターンされるデータ値
に容易に相関化しないという点で、重要なトレーシング
を行う上で問題が生じる。

【０００６】

【課題を解決するための手段】本発明の１つの特徴によ
れば、（ｉ）処理命令の制御によりデータ値を処理する
ようになっている処理回路と、（ｉｉ）メモリ内に記憶
されたデータ値にアクセスするためのデータアクセス命
令に応答自在であり、処理すべきデータ値を記憶するよ
うになっているメモリと、（ｉｉｉ）前記処理回路によ
って実行される処理命令および前記処理回路がアクセス
するデータ値を識別するトレースデータストリームを発
生するようになっているトレーシング回路とを備え、
（ｉｖ）前記データアクセス命令に対応するデータ値
が、データミスが生じることなく前記データアクセスが
行われた時、そのサイクルの次の処理サイクル時にアク
セスされるようなデータミスがデータアクセス命令の結
果生じることがあり、（ｖ）前記トレーシング回路は、
前記データミスに応答して、前記データミスが生じなか
った場合、前記トレースデータのストリーム内の前記デ
ータ値を識別するデータが位置づけられるであろう位置
に、データプレースホルダーを発生し、前記データ値に
対する前記アクセスが行われた時、前記データ値を識別
する後のデータ値をトレースデータの前記ストリーム内
の後のポイントに挿入する、データを処理するための装
置が提供される。

【０００７】本発明はデータアクセスミスおよび後にリ
ターンされるデータ値による上記問題を認識し、ミスが
生じなかった場合にデータ値をリターンしたはずのポイ
ントを識別するデータプレイスホルダーをトレースデー
タのストリーム内に挿入し、次にミスから生じた後のデ
ータ値をその後挿入する解決案を提供するものである。
データプレイスホルダーと後のデータ値の組み合わせに
よってデータストリームのその後の分析を可能にし、ど
のデータ値がどのアクセス命令に対応しているかを正し
く識別し、よってデータ処理システムの動作を正しく理
解することが可能となる。データ値は命令ワードだけで
なく、操作のためのデータでもよく、データ値なる用語
は双方の可能性を含むものであることが理解できよう。

【０００８】本発明は種々の異なる環境内で使用できる
が、システム内のアクセスミスが比較的一般的な場所で
生じるように、キャッシュメモリとメモリシステムが設
けられているシステムに特に適し、アクセスミスに関す
るシステムの正しい動作を理解することが、かかるシス
テムを正しくデバッギングする上で重要である。

【０００９】データプレイスホルダーと後のデータとの
間の相関化は種々の異なる方法で行うことができる。１
つの好ましい実施例は、タグ値と各データプレイスホル
ダーとを関連付け、次に対応するタグ値と後の各データ
値とを関連付けることである（この機構はそれぞれのプ
レイスホルダーに異なる順序で後のデータアイテムをリ
ターンさせることをうまく処理することもできる）。従
って、トレースデータのストリームの分析時に、後のど
のデータ値がどのデータプレイスホルダーに対応してい
るかを判断するように、それぞれのタグ値を一致させる
ことができる。別の好ましい実施例はトレースされたデ
ータのストリーム内に各データプレイスホルダーを挿入
する際に、トレースされたデータのストリームを後に分
析する時に、トレースデータの完全なストリームを必要
とすることなく、適当な後のデータ値を適当なデータプ
レイスホルダーに一致させることができるように、その
ときにどれだけ多くのペンディング中の後のデータ値が
未解決となっているかの表示もなされる。別の好ましい
実施例は、トレースされたデータのストリームがその時
にどれだけ多くの未解決の後のデータ値を待っているか
を示す周期的同期化データを含む例である。従って、途
中でトレースされたデータのストリームをピックアップ
する際に、１つの同期化データ部分を一旦読み出せば、
次のデータプレイスホルダーとデータ値を一致させるこ
とができる。

【００１０】データ処理システムのトレーシングオペレ
ーションのコンテキストにおいて、トレーシングウォッ
チポイントを設けることは公知である。トレーシングオ
ペレーション、例えば単一命令のトレーシング、所定の
組の基準が満たされるかどうかに基づくトレースストリ
ームのターンオン、トレースストリームまたはその他の
トレーシング動作のターンオフの制御をトリガーするの
に、かかるトレーシングウォッチポイントを使用でき
る。かかるウォッチポイントの基準の一例は、アクセス
データ値が特定の条件に一致しているかどうかというこ
とである。一例として、所定量よりも大きいデータ値に
対してアクセスがなされる時は常に、トレーシングデー
タのストリームをスイッチオンするようにトレーシング
ウォッチポイントを設定できる。これに関連し、アクセ
スミスは重要な複雑な問題を生じさせることが理解でき
よう。アクセスミスが生じると、そのアクセスミスに対
応するデータ値がトリガー条件に一致するのか一致しな
いのかは、後の時間まで判らない。この問題は完全に解
決することはできないが、本発明の好ましい実施例は後
のデータ値がリターンされた時にトリガーが一致すると
の仮定でアクセスが生じた時に、トリガー条件がトリガ
ーされることを選択するか、または後のデータ値が実際
にリターンされ、一致していると判るまでトリガー条件
をトリガーしないことを選択するかのいずれかの能力を
提供するものである。これらオプション案の双方を設け
ることによって、ユーザーが望むように、このような状
況に対し、システムの動作を構成できる能力がトレース
システムユーザーに与えられる。２つの動作が必要な場
合の状況の例として次の例がある。

【００１１】（ａ）ウォッチポイントに基づきトレース
ストリームをターンオンし、オンの状態のままにする。
トレースストリームを早期にターンオンしないことが重
要であるが、元のアクセスを生じさせた命令をトレース
することは遅すぎることとなる。 （ｂ）ウォッチポイントの基準が満たされた場合にしか
トレースストリームをターンオンせず、次に再びターン
オフとする。データストリーム内に記憶されるデータ量
を少なくするために、データ値の比較を実行するが、ロ
ードミスが生じた場合、データが利用できるようにな
り、よって一致していると見なされる前にロードミスを
トレースするかどうかの判断を行わなければならない。

【００１２】上記２つの状況はデータが将来の事象をト
レースすべきかどうかを判断するか、または当該データ
がそのデータ自身であるかどうかのいずれかである。

【００１３】本発明の別の特徴によれば、（ｉ）処理命
令の制御によりデータ値を処理する工程と、（ｉｉ）処
理すべきデータ値を記憶する工程とを備え、データアク
セス命令が記憶されたデータ値にアクセスするようにな
っており、（ｉｉｉ）実行される処理命令およびアクセ
スされるデータ値を識別するトレースデータのストリー
ムを発生する工程とを備え、（ｉｖ）前記データアクセ
ス命令に対応するデータ値が、データミスが生じること
なく前記データアクセスが行われた時、そのサイクルの
次の処理サイクル時にアクセスされるようなデータミス
がデータアクセス命令の結果生じることがあり、（ｖ）
前記トレーシング回路は、前記データミスに応答して、
前記データミスが生じなかった場合、前記トレースデー
タのストリーム内の前記データ値を識別するデータが位
置づけられるであろう位置に、データプレースホルダー
を発生し、前記データ値に対する前記アクセスが行われ
た時、前記データ値を識別する後のデータ値をトレース
データの前記ストリーム内の後のポイントに挿入する、
データを処理する方法が提供される。

【００１４】上記トレースデータを発生するための装
置、例えばマイクロプロセッサを載せた集積回路および
方法を提供するだけでなく、本発明の相補的特徴は、か
かる装置およびかかる方法によって発生されるトレース
データのストリームを分析できるシステムを提供するこ
とである。かかるコンピュータプログラムは標準的な汎
用コンピュータで実行でき、コンピュータプログラム製
品として、例えばフロッピー（登録商標）ディスクまた
はＣＤ記録媒体として提供できる。

【００１５】添付図面を参照し、次の実施例の詳細な説
明を読めば、本発明の上記以外の目的、特徴および利点
が明らかとなろう。

【００１６】

【発明の実施の形態】図１は、オンチップトレーシング
機構を提供するデータ処理システム２を略図で示す。集
積回路４は、マイクロプロセッサコア６と、キャッシュ
メモ８と、オンチップトレースモジュールコントローラ
１０と、オンチップトレースバッファ１２とを含む。キ
ャッシュメモリ８内でキャッシュミスが生じた際にアク
セスされる外部メモリ１４には集積回路４が接続されて
いる。オンチップトレースモジュールコントローラ１０
およびオンチップトレースバッファ１２には汎用コンピ
ュータ１６が結合されており、この汎用コンピュータ１
６上で実行されるソフトウェアを使って、これら要素か
らのトレーシングデータのストリームを回復し、分析す
るように働く。

【００１７】オペレーション中に外部メモリ１４にある
実際の空間よりも多いデータ処理命令およびデータにプ
ロセッサコア６がアクセスしなければならないようなケ
ースが多い。例えば外部メモリ１４のサイズが１ＭＢで
あり、一方、プロセッサコア６が一般に３２ビットのア
ドレスを指定でき、よって４ＧＢの命令およびデータを
指定できることがある。従って、プロセッサコア６が必
要とする命令およびデータのすべては外部記憶装置１
８、例えばハードディスクに記憶され、次にプロセッサ
コア６が特定のオペレーションステートで作動すべき場
合に、そのオペレーションステートのための対応する命
令およびデータを外部メモリ１４内にロードする。

【００１８】図２は図１のシステム内で生じ得るデータ
アクセス命令への応答時の種々の動作を示す。この場合
におけるプロセッサコア６はＡＲＭオブジェクトコード
命令を実行するＡＲＭプロセッサである。図２における
第１コードシーケンスは別のレジスタＲ_mに与えられる
アドレスによって指定されるメモリロケーションから指
定レジスタ内にデータをロードするロード命令１８を示
す。この場合、データアクセス命令の結果、キャッシュ
メモリ８内でヒットが生じ、レジスタＲ_mによって指定
されたアドレスから対応するデータ値が同じサイクルで
プロセッサコア６へリターンされる。

【００１９】第２の例では、同じ命令シーケンスが発生
されるが、この場合、命令２０の結果、キャッシュメモ
リ８内でミスが生じる。集積回路４はこのような動作に
うまく対応し、その後の命令がミスの生じたデータを必
要としないことを条件に、ミスを発生したロード命令２
０の後の命令を実行し続けるようになっている。可変時
間後に、アクセスミスに対応するデータはシステムのデ
ータバスにリターンされる。この後のデータは正しいレ
ジスタにルーチングされ、レジスタのインターロッキン
グはクリアされる。後のデータがリターンされるまでの
遅延時間は特定の状況に応じて変わり得ることが理解で
きよう。集積回路４は更に記憶容量を増すために、より
大きく、低速のメインＡＲＭメモリの前に、比較的高速
のオフチップキャッシュメモリを含むようなマルチレベ
ルの外部メモリシステムに結合できる。集積回路自体が
このような後の可変遅れデータにうまく対応できるよう
にするための機構は当技術分野で知られており、本発明
の技術は少なくとも好ましい実施例において、データの
トレーシングがこのような後にリターンされるデータお
よび可変遅れデータにうまく対応できるようにする機構
を提供せんとするものである。

【００２０】図２における第３コードシーケンスは２つ
のロード命令２２、２４を有し、これら双方の命令の結
果、データミスが生じ、これら命令はリターンされる対
応する後のデータを有する。この例では、データバスに
リターンされた後のデータは、このデータミスを発生さ
せたデータアクセス命令２２、２４のシーケンスの順序
からはずれている。従って、第１のミスされたデータア
クセス２２は第２の後のデータアイテム２６に対応し、
一方第２のミスされたデータアクセス２４は第１の後の
データアイテム２８に対応する。

【００２１】図３は、データミスを発生するデータアク
セス命令に応答するオンチップトレースモジュールコン
トローラ１０の動作を示す。このオンチップトレースモ
ジュール１０はそのトレースデータを高速でオンチップ
トレースバッファ１２内に書き込む。これによってプロ
セッサコア６による命令のフルスピードの実行に対して
リアルタイムでペースを合わせながら、トレーシングを
発生させることができる。後の時間に汎コンピュータ１
６がトレースバッファ１２の内容を読み出し、トレース
データを分析することができる。

【００２２】図３に示されるように、第１ロード命令３
０の結果、キャッシュ命令８内でデータミスが生じる。
従って、このミスを発生した命令トレースストリーム内
の命令３０に対する対応するポイントにあるデータトレ
ースストリーム内にデータプレイスホルダー３２が挿入
される。このデータプレイスホルダー３２は、そのデー
タプレイスホルダーを識別する関連するタグ値（Ｔａｇ
１）を有する。その後の時間に、別のデータアクセス命
令３４の結果、同じ処理サイクル内でリターンされ、命
令３４に直接一致するポイントにおいてデータトレース
ストリーム内に入れられたデータ値３６とのヒットが生
じる。次の命令３８の結果、別のデータミスが生じ、異
なる識別タグ値（Ｔａｇ２）を有する別のデータプレイ
スホルダー４０が挿入される。

【００２３】可変時間の後に、データバス上に２つの後
のデータ値４２、４４がリターンされ、データトレース
ストリーム内に挿入される。これら後のデータ値の各々
はデータトレースストリーム内で先行する対応するデー
タプレイスホルダーに一致できるようにする関連したタ
グ値を有する。この特定の例では、後のデータ値はデー
タミスを発生したデータミスの順序と異なる順序でリタ
ーンされる。従って、リターンされた第１の後のデータ
値４２はＴａｇ２のタグ値を有し、データプレイスホル
ダー４０および命令３８に対応する。第２の後のデータ
値４４はＴａｇ１のタグ値を有し、データプレイスホル
ダー３２および命令３０に対応する。

【００２４】データプレイスホルダーおよび後のデータ
値の分析は汎用コンピュータ１６を使用して集積回路４
の外部で行われることが理解できよう。この汎用コンピ
ュータ１６はプログラム制御に従って対応するタグ値を
有するデータプレイスホルダーのためにデータトレース
ストリームをサーチし、命令とリターンされる対応する
データとの間の適性な対応性を引き出すことができるよ
うに、これらデータプレイスホルダーを、一致するタグ
を有する、後に識別された後のデータ値に置換する。フ
ルトレース分析では、タグの一致を使ってこれら後のデ
ータ値を一致する命令に正しく関連付けするようなトレ
ーシング環境内で、リターンの遅延効果も正しく理解で
きるよう、データ値がリターンされた位置に後のデータ
値を残すことができる。

【００２５】命令トレースストリームおよびデータトレ
ースストリームの動作について定義したので、標準技術
および標準集積回路設計ツールに従い、このような機能
を提供するオンチップトレースモジュールコントローラ
内の制御ロジックを誘導できる。

【００２６】図４は別の実施例を示す。この実施例で
は、データプレイスホルダーはタグ値を含まず、代わり
に後のデータ値自身をデータトレースストリーム内に挿
入する際に未解決となっているペンディング中の後のデ
ータ値の個数を示す。従って、命令４６から生じるデー
タミスの結果、データプレイスホルダー４８はペンディ
ング中の後のデータ値の個数ゼロを示す。データプレイ
スホルダー４８に対応する後のデータ値がリターンされ
る前に、ミスを発生させるような次の命令５０が生じ、
従って、データプレイスホルダー５２は既に未解決のペ
ンディング中の後のデータ値があることを表示する。次
に、ミスを発生させるような別の命令５６が実行される
前に、命令４６に対応する後のデータ値５４がリターン
される。命令５６を実行する際に、未解決の後のデータ
値の数はまだ１つであるので、データプレイスホルダー
５８はこれを表示するようにマークされる。

【００２７】図４に示されたデータトレースストリーム
フォーマットは、このデータストリームを分析すること
により可変位置からピックアップされ、トレースストリ
ームのスタートより前のポイントに対しリターンされた
後のデータ値による混同を防止することが可能となる
が、（図５の実施例で行っているように）ミスは順序通
りにリターンされなければならない。

【００２８】図５は、別の例のトレースストリームフォ
ーマットを示す。この例では、トレースされたデータの
ストリーム内に同期化データ６０を周期的に挿入する。
この同期化データはこの時間ポイントにおいて未解決の
後のデータアイテムの数を示す。従って、同期化データ
アイテム６０はミスしたデータアクセス命令６２に対応
する１つのペンディング中の後のデータアイテムを示
す。本例におけるデータプレイスホルダーはこれらが対
応する命令を指定する別の情報を含まない。

【００２９】同期化データアイテム６０の次のロード命
令６４の結果によってもミスが生じ、データストリーム
内に対応するデータプレイスホルダー６６が挿入され
る。リターンされた第１の後のデータアイテム６８が、
ミスを発生しよって正しく分析できないトレースされて
いない先の命令６２に対応していることを、同期化デー
タ要素６０が示すので、リターンされた第１の後のデー
タアイテム６８は無視される。次の後のデータアイテム
７０がリターンされると、このデータアイテムはロード
命令６４に対応していると判断される。

【００３０】図６は、トレーシング制御オペレーション
をトリガーするのに使用できる回路要素７２を示す。こ
の回路要素７２は適当なトレースウォッチポイントをト
リガーするために、現在のバスの値とアドレスデータ値
とを比較するよう、所定の値、可能な場合には関連する
マスクをロードできる複数の比較器を含む。

【００３１】後にリターンされたデータのコンテキスト
内にて、データウォッチポイントは完全一致ウォッチポ
イントまたは不完全一致ウォッチポイントのいずれかと
なるように構成される。後のデータがリターンされ、指
定されている基準に一致していることが判るまで、完全
一致ウォッチポイントがトリガーされることはない。逆
に、不完全一致ウォッチポイントは、後のデータがリタ
ーンされた時に、一致を引き起こすと仮定して、そのデ
ータ値に対するデータミスが発生した時にトリガーされ
る。これら２つの動作のいずれかに対するウォッチポイ
ントのコンフィギュレーションは、トレースシステムの
ユーザーによって所望するように制御できる。リターン
される後のデータ値とこれら値が関連する対応するアド
レスとの間のリンクをするように、ウォッチポイント比
較システム内には後のデータ値に対応するタグ値も保持
される。

【００３２】図７および８は、図７のシステムから生じ
得る異なるタイプの動作を示す。命令７４の結果、デー
タミスが生じ、データ７６は後の時間にデータバス上に
後にリターンされる。

【００３３】図８は命令７４内で指定されたアドレスに
対応するアドレスにウォッチポイントが設定され、従っ
て、指示されたすべての可能性に対してアドレスの一致
が生じると仮定している。第１の２つの可能性におい
て、ウォッチポイントは完全一致ウォッチポイントに設
定されている。従って、最初の２つの例では、データ７
６がリターンされ、一致していることが判るまで、トレ
ーシング事象はトリガーしない。図８の第１の行は、デ
ータが一致し、トレーシング起動ポイントが図７内のポ
イントＰ１となることを示している。図８の第３および
第４の行では、ウォッチポイントは不完全ウォッチポイ
ントとして設定されている。従って、これらケースの双
方においてデータの一致がその後生じるか否かに関係な
く、ポイントＰ２でアドレスの一致が発生する際に、ト
レースの制御がトリガーされる。第４の行ではその後、
データの一致が生じていなくてもトレースポイントがト
リガーされていることが理解できよう。

【００３４】種々の方法、例えば条件に応じて完全一致
信号を構成自在とし（この方法が好ましい）、比較を行
うべき、用途に応じたハードウェア内で完全一致信号を
選択し、比較ハードウェアが同時に双方の動作を提供で
きるようにし、トレーシング回路の異なる部分内で異な
る動作を適当に使用することによって完全一致信号を制
御し、使用することができる。

【００３５】図９は、マイクロプロセッサの集積回路１
０４と外部メモリの集積回路１０６とを含むデータ処理
システム１０２を示す。マイクロプロセッサの集積回路
１０４はその多くの異なる回路要素（そのすべてが図示
されているわけではない）のうちにレジスタバンク１０
８と、キャッシュメモリ１１０と、乗算器１１２と、シ
フター１１４と、加算器１１６と、命令デコーダ１１８
と、トレースコントローラ１２０と、トレースデータバ
ッファ１２２とを含む。

【００３６】オペレーション時に、命令デコーダ１１８
はプログラム命令ワードを受信し、制御信号を発生す
る。この制御信号はマイクロプロセッサの集積回路１０
４内の他の要素によって使用され、これら要素のオペレ
ーションを制御するようになっている。特定の命令は乗
算器１１２、シフター１１４および加算器１１６のうち
の１つ以上を使用し、レジスタバンク１０８のレジスタ
内に保持されている値に対して代数論理演算の実行に関
与し得る。命令デコーダが応答できる別のタイプのデー
タ処理命令は、マルチワードデータ転送命令である。か
かるタイプの命令の一例としては、マイクロプロセッ
サ、例えばＡＲＭ７およびＡＲＭ９によって提供される
ＬＳＭ命令が挙げられる。これら例のマルチワードデー
タ転送命令のオペレーションの詳細については、上記マ
イクロプロセッサのデータシートに記載されている。

【００３７】マイクロプロセッサの集積回路１０４のチ
ップ上にはトレースコントローラ１２０およびトレース
データバッファ１２２が設けられている。このトレース
コントローラ１２０は多くの異なるタイプのオペレーシ
ョンを提供し、これらタイプのオペレーション内にはト
レーストリガー条件が検出された時のトレーシングオペ
レーションの開始が含まれる。トレースコントローラは
特定のアドレス値およびデータ値を検出するよう、シス
テム内のアドレスバスおよびデータバスを「スヌープ」
できるか、またはレジスタバンク１０８内の特定のアド
レスへのアクセスを検出するよう、レジスタバンク１０
８を制御する信号に応答できる。これらケースのいずれ
においても、トレースコントローラ１２０は所定の条件
が検出された時にトレーシングオペレーションを開始
し、トレースデータストリームをトレースデータバッフ
ァ１２２内に記憶させるように働くことができる。その
後、トレースデータのこのストリームはトレースデータ
バッファから外部トレースデータバッファ分析システム
へダウンロードでき、この分析システム内で、システム
をデバッグしたり、またはその分離をより完全に理解す
ることを望む者が検査し、解読できる。

【００３８】図１０はマルチワードデータ転送命令、す
なわち上記ＬＳＭ命令を示す。この命令のオペレーショ
ンを制御するフィールド内にはレジスタバンク１０８内
のレジスタＲ_nに対するポインターがあり、このポイン
ターは命令のマルチワード転送をするためのスタートポ
イントを示すメモリアドレス記憶データ値を制御する。
この命令は、レジスタバンク１０８内の１６個のレジス
タの各々に１ビットが対応する１６ビットフィールドも
含む。特定のビット位置における「１」の値は、そのレ
ジスタに対してデータ転送が行われるべきであることを
示し、従って、単一のＬＳＭ命令によって１〜１６まで
の任意の数のデータ転送を指定できる。図示されている
例では、レジスタリストはレジスタＲ_n内に保持されて
いる値で開始するメモリアドレスと、レジスタＲ０、Ｒ
１、Ｒ３、Ｒ７およびＲ１１内に保持されている値でス
タートするメモリアドレスとの間で５つのデータワード
を転送すべきであることを指定する。この転送は、最小
数のレジスタでスタートし、転送ごとに４ビットメモリ
をインクリメントしながら進む。

【００３９】図１０に示されるように、データ処理シス
テム１０２の高性能の実施例は、メモリシステム（キャ
ッシュメモリ１１０または外部メモリ１０６のいずれ
か）からそれらのそれぞれのレジスタへパラレルに２つ
のデータ値を転送するように働くことができる。これに
よってＬＳＭ命令をより短時間で完了し、全体の処理を
スピードアップすることが可能となる。かかる実施例で
は、ＬＳＭ命令の実行の途中にインターラプトまたは例
外が生じた場合でも、データ転送を逐次行うようなプロ
グラマーのモデルが破られることがないように注意を払
わなければならない。

【００４０】図１１は、図１０の例を発展したものであ
り、この図１０を使ってマルチワードデータ転送命令Ｌ
ＳＭの所定のトレース開始条件のトリガーを部分的に示
している。特に、レジスタＲ３とメモリロケーションＡ
ｄｄ＋８との間のデータワードＤＷ₃の第３のデータ転
送はトリガーを生じさせている。このトリガーは「＃」
と表示されているアクセス中の特定のレジスタから、
「＊」と表示されている転送中のデータ値から、または
「！」と表示されているアクセス中のメモリロケーショ
ンから行うことができる。これら多数の条件を同時に満
たし、その結果、マルチサイクルのマルチワードデータ
転送命令内のそのポイントでトレーストリガーを行うこ
ともできる。

【００４１】トレースコントローラ１２０はトレースト
リガー条件を検出し、トレースをトリガーした転送から
スタートし、トレースデータバッファ１２２にトレース
データのトレースデータストリームを書き込むことによ
ってトレーシングオペレーションを開始する。特に、ト
レースデータストリームにはマルチワードデータ転送自
体が書き込まれ、その後、トレーストリガーを生じさせ
たデータ値およびアドレス値が書き込まれる。マルチワ
ードデータ転送命令（この命令は書き込みまたは読み出
しでよい）の終了までの残りのデータ転送の結果、トレ
ースデータストリームにトレースデータが追加される。
トレースデータストリームのバンド幅を保留するため
に、より詳細な情報を含むのではなく、ＬＳＭ命令の終
了までのこれら転送の各々に対し、プレースフォルダー
データコードを挿入できる。このプレースフォルダーコ
ードはトリガーを開始したレジスタまでカウントバック
し、よって当該レジスタを識別するように、後の分析シ
ステムによって使用できる。トレースコントローラ１２
０はトリガー転送自体および同じ命令内のその後の転送
しかトレースせず、その後の命令の後のトレースは行わ
ないようにするか、または前方のポイントからリターン
されたままになっているトレーシングをターンオンする
ように構成できる。当業者にはこれらのいずれも、ま
た、他の可能な案も明らかであろう。

【００４２】図１２はトレースコントローラ１２０によ
って実行できる制御オペレーションを略図で示す。ステ
ップ１２４においてトレースコントローラ１２０はこの
コントローラがトレーシングをスタートするようにトリ
ガーされたかどうかを判断するために連続的にチェック
を行う。ステップ１２６において、マルチワードデータ
転送命令ＬＳＭの実行中にトレースがトリガーされたか
どうかのチェックを行う。トレーストリガーがマルチワ
ードデータ転送命令の結果でない場合、処理は他のルー
チン１２８に進む。このルーチンについては本技術の解
説ではこれ以上説明しない。

【００４３】ＬＳＭ命令によってトレースがトリガーさ
れたと仮定された場合、ステップ１３０を実行する。こ
のステップではトリガーオペレーションのためのトレー
スデータストリーム内に命令、データワードおよびメモ
リアドレスを書き込む。その後の各オペレーションがス
テップ１３２で検出されると、このオペレーションが同
じＬＳＭ命令の一部であるかどうかのチェックをステッ
プ１３４で行う。同じＬＳＭ命令が続いている場合、処
理はステップ１３６に進み、このステップでトレースデ
ータストリーム内にプレイスホルダーコードを挿入し、
別のデータ転送を表示し、ステップ１３２にリターンす
る。マルチワードデータ転送命令が終了したことをステ
ップ１３４の判断が示している場合、その命令のトレー
シングは終了する。一部の実施例では、トレーシングは
オン状態のままとし、その後の命令をトレーシングされ
たデータストリーム内にトレースするか、または特定の
トリガー命令だけをトレースすると設定されていた場合
には、トレーシングは終了してもよい。

【００４４】図１３は上記実施例に従って発生したトレ
ースデータストリームに応答自在なトレースデータ分析
システム内で実行し得る処理を略図で示している。ステ
ップ１３８において、トレースデータストリーム（また
はトレースデータストリームのうちの少なくとも命令部
分）内でＬＳＭマルチワードデータ転送命令に遭遇す
る。ステップ１４０において、分析システムはトレース
データストリーム内でデータ転送のうちの最終データ転
送および総カウントが確立するまで、そのＬＳＭ命令に
対し、トレースデータストリーム内にマークされた転送
の終了までカウントを行う。

【００４５】次のアーキテクチャの説明に本発明の少な
くとも好ましい実施例のトレーシング技術の更なる説明
が記載されており、次のアーキテクチャの説明は英国ケ
ンブリッジのＡＲＭリミティッド社から公に入手でき
る、埋め込み型トレースマクロセル（Ｒｅｖｌ）と関連
して読むべきである。

【００４６】以上で、添付図面を参照し、本発明の図示
した実施例について詳細に説明したが、本発明は本書に
説明した実施例のみに限定すべきでなく、当業者であれ
ば特許請求の範囲記載の発明の要旨から逸脱することな
く、種々の変形および変更を行うことができよう。

【００４７】１．１ 本書では、次の用語および略語を使用する。 用語 意味 現在のプロトコル ＥＴＭ７およびＥＴＭ９に対して使用されるＥＴＭプロ トコル 新プロトコル ＥＴＭ１０のためのプロトコル ＥＴＭパケット １回のサイクルでＥＴＭ ＦＩＦＯ内に挿入される関連 データのいくつかのバイト。１回のサイクルでＥＴＭ１ ０内には３個までのパケットを挿入できる パケットヘッダー パケットタイプおよびパケット内のその後に続くバイト をどのように解読するかを指定するＥＴＭパケットのう ちの最初のバイト CONTEXT ID 異なるコードストリームを識別し、これらを区別するの に使用されるＣＰ１５レジスタ１３を通してアクセスさ れる３２ビットの値。この値は以前ＥＴＭ７およびＥＴ Ｍ９のドキュメンテーションでプロセスＩＤと称されて いたものである。この名称は７ビットのＦＣＳＥ ＰＩ Ｄレジスタとの混同を防止するために変更したものであ り、この７ビットＦＣＳＥ ＰＩＤレジスタはＣＰ１５ レジスタ１３内にもあり、プロセスＩＤとも称されてい たものである。 トレースキャプ ＥＴＭによって発生したトレースをキャプチャーできる チャーデバイス デバイス、すなわちＴＰＡ、ロジックアナライザまたは オンチップトレースバッファである。 ＬＳＭ ロードまたはストアマルチ命令、すなわちＬＤＭ、ＳＴ Ｍ、ＬＤＣまたはＳＴＣ命令 例外 ＩＲＱ、ＦＩＱ、ＰＡＢＯＲＴまたはリセットアサーシ ョンによってインターラプトされる命令

【００４８】範囲 本書はＥＴＭ１０の機能を特定するためのものであり、
ＥＴＭ１０は命令およびデータのトレーシングを行うこ
とができるリアルタイムトレースモジュールである。機
能はＡＲＭ７およびＡＲＭ９の以前のＥＴＭ実現例の機
能に類似している。読者は埋め込み型トレースマクロセ
ルの仕様（ＡＲＭ ＩＨＩ ００１４Ｄ）に概略が記載
された元のＥＴＭ仕様に精通しているものと見なす。本
仕様はＥＴＭ１０と以前のＥＴＭバージョンとの間の共
通するアーキテクチャ上の特徴を記述し直すものではな
く、むしろＥＴＭ１０に対して変わったＥＴＭ仕様の部
分について記述するものである。これら変更のほとんど
はＡＲＭ１０２０Ｅを正しくトレーシングできる新しい
ＥＴＭプロトコルの作成に関連したものであり、このプ
ロトコルは将来のＡＲＭコアも同じようにトレーシング
するように拡張可能となっている。

【００４９】前書き 埋め込み型トレースマクロセルは、ＥＴＭ、トレースポ
ートアナライザおよびソフトデバッガー（例えばＡＤ
Ｗ）を含むＡＲＭのリアルタイムデバッグ解決案の不可
欠な部分である。埋め込み型トレースマクロセルは２つ
の部分、すなわちトレースブロックとトリガーブロック
とから成る。トレースブロックは圧縮されたトレースを
作成し、狭いトレースポートを通過するようにこれを出
力する役割を果たす。トリガーブロックはユーザーがト
リガー条件を指定できるようにするプログラマブルリソ
ースを含む。トリガーブロックリソースはどの命令およ
びどのデータ転送をトレースするかを制御するためのフ
ィルタとしても使用される。（トリガーブロックリソー
スを含む）すべてのＥＴＭコンフィギュレーションレジ
スタは、ＪＴＡＧインターフェースを通してプログラム
される。ユーザーはソフトウェアデバッガーを使ってこ
れらレジスタにアクセスし、一旦トレースがキャプチャ
ーされると、デバッガーはトレースを逆圧縮し、実行し
たコードのフルディスアセンブリをユーザーに提供する
役割を果たす。デバッガー用ソフトウェアはリアルタイ
ムでＥＴＭトレースポート出力を処理できないので、最
初は外部トレースポートアナライザ（ＴＰＡ）内にトレ
ースがキャプチャーされる。ＴＰＡは完全に機能的なロ
ジックアナライザまたはＥＴＭ固有のデバイス、例えば
Agilent社の n Traceボックスでよい。一旦トリガー条
件が発生し、デバッグの実行が完了すると、デバッガー
はＴＰＡからトレース情報を抽出する。このハイレベル
の記述では、ＥＴＭ１０はＥＴＭ７およびＥＴＭ９に機
能的に同一である。

【００５０】ＥＴＭ１０に必要な変更 ユーザーから見れば、ＥＴＭ１０はＥＴＭ７およびＥＴ
Ｍ９が提供する機能に対し、等価的な命令およびデータ
トレーシング機能を提供するが、違いはわずかである。
この章ではＥＴＭ１０のためのＥＴＭアーキテクチャに
対して行われた変更およびこれら変更を行った理由につ
いて述べる。多くの変更は、逆圧縮ソフトウェアにしか
影響せず、トレースツールキットソフトウェアの他の部
分と同じように、エンドユーザーには判らない。しかし
ながら、いくつかの変更点はプログラマーのモデルに影
響するか、またはその結果、ＥＴＭ７およびＥＴＭ９と
はトレーシングの動作に若干の変更がある。この章で
は、かかる変更について述べる。新プロトコルのより詳
細な説明を必要とするＥＴＭ１０に対する変更は、第５
章に示されたプロトコルの説明に、より完全にカバーさ
れている。

【００５１】１．２ ブランチファントムトレーシン
グ ＡＲＭ１０は「ブランチフォールディング」を実現す
る。このことは、通常の命令ストリームからブランチを
予測し、引出し、プログラム内の次の命令とパラレルに
効果的に実行できることを意味する。これらのフォール
ディングされたブランチをブランチファントムと称す。
旧プロトコルにおけるPIPESTATコーディングは１回のサ
イクルについて実行される１つの命令しか考慮していな
い。ブランチファントムのトレースを可能にするために
命令とパラレルにフォールディングされたブランチを示
すPIPESTATに新しいコーディングが追加される。第５章
のＥＴＭ１０のプロトコル仕様には、新PIPESTAT値が記
載されている。フォールディングされたブランチはトリ
ガーブロックの変更も必要とする。ブランチがフォール
ディングされると、２つの命令がパラレルに効果的に実
行される。これら２つの命令に対するＰＣ値は識別可能
な関係となるように保証されていないので、サイクルご
とに２つのアドレスの比較を行わなければならない。こ
のことは、各アドレスレジスタが２つのコンパレータを
必要とすることを意味する。トレーシングがイネーブル
かどうか判断する際には、コンパレータの双方の出力を
検討する。（これら２つの命令のいずれかをトレースし
なければならない場合、そのサイクルでトレーシングを
イネーブルする。）ブランチフォールディングにより多
くて１つのエキストラ命令をトレースすることを保証す
るには、特別な注意を払わなければならない。一般にユ
ーザーはブランチがフォールディングされ、TraceEnabl
eまたはVewDataを正しくプログラムするために次の命令
とパラレルに実行されていることをユーザーは知ってい
る必要はない。事象に対し、命令のパラレルな実行によ
ってＥＴＭ１０対ＥＴＭ７／９と若干異なる動作とする
ことができる。事象を一般に使用する態様に起因し、機
能の損失が大きくなることは感じられない。カウンター
は１サイクルにつき１回しかカウントダウンできない
が、単一アドレスのコンパレータを使用する際には、カ
ウンティングはアクセスの完全カウントしか提供しな
い。更に、Trigger、TraceEnable、VewData、またはExt
Outに対する機能のロスはなく、命令転送またはデータ
転送のいずれかが、個々に事象をアクティブにした場合
（このことは望ましい動作である）、その事象はアクテ
ィブとなる。シーケンサが同じサイクル内で多数の過渡
リクエストを受けた場合、過渡現象は発生せず、シーケ
ンサは元の状態のままである。このような動作はＥＴＭ
７およびＥＴＭ９の動作と同じである。ＡＲＭ１０は、
よりパラレルな実行をサポートするので、ＥＴＭ１０は
１サイクル内で多数の過渡リクエストの発生をより多く
有し得る。ユーザーはシーケンサをプログラムする際に
はこのような動作を知っていなければならないが、単一
事象に対してはワークアラウンドがある。望ましい動作
が事象Ａに基づくステート１≧２からの、および事象Ｂ
に基づくステート２≧３からの過渡である場合、事象
（Ａ＆！Ｂ）において１≧２が発生し、事象Ｂにおいて
２≧３が発生し、および事象（Ａ＆Ｂ）において１≧３
が発生するようにプログラムする。このようにシーケン
サをプログラムすることによって、事象Ａと事象Ｂの同
時発生を正しく処理することが保証できる。

【００５２】１．３ ロードミスおよび例外トレーシ
ング ＡＲＭ１０は非ブロッキングデータキャッシュを有し、
このデータキャッシュは他のメモリ命令を含む他の命令
を単一の未解決ミスの元で実行できるようにするので、
データキャッシュはデータをコアへ順不同でリターンす
ることができるようにする。この機能は、現在のプロト
コルはロードデータをＦＩＦＯに順に挿入することを予
測しているので、ロードデータをトラッキングする上で
の問題となっている。データパケットは一部が順序外ロ
ードミスデータに適合するためのヘッダーバイトのプリ
フィックスが付けられている。ヘッダーバイトについて
は第５章で詳細に説明する。非ブロッキングキャッシュ
をサポートするには、データコンパレータを変更するこ
とも必要である。ＥＴＭ７およびＥＴＭ９と同様に、Ｅ
ＴＭ１０はデータコンパレータを有し、これらデータコ
ンパレータは一対のアドレスコンパレータと組み合わせ
て使用される。コンパレータを使用する際に、コンパレ
ータはデータが一致した時の一致しかトリガーしない。
ミスの基では他のメモリアクセスも起こり得るので、ミ
スを生じ、支えたロードリクエストに対するアドレスが
一致しているかどうかを思い出すことができるようにす
るために、各コンパレータに１つのビットを加える。ロ
ードミスデータがリターンされると、データ値の比較を
行い、セーブされたアドレス一致ビットを使用して比較
の結果の評価を行う。この一致ビットをクリアする。あ
る場合、ユーザーはコンパレータをイネーブルするため
にミスデータが戻されるのを待つのを望まないことがあ
る。その代わりにユーザーはデータアドレスだけに基づ
き、ロードミスを常にトレースすることを望むことがあ
る。双方の異様モデルをサポートするために、各コンパ
レータに対し、どのモードをイネーブルするかをユーザ
ーが指定できるようにするために、アドレスアクセスタ
イプのレジスタに１ビットが加えられている。ユーザー
が比較するロードミスデータを待つことを望む場合、ア
ドレスアクセスタイプレジスタのうちのビット８、すな
わち完全一致ビットをセットしなければならない。（ア
クセスタイプのレジスタに関して更に情報が欲しい場合
にはレファレンス１を参照されたい。）トリガーおよび
その他の事象を発生するために、データ値を使用する際
にはデータの比較が生じるのを待つことが有効である。
トレースフィルタリングに対し、コンパレータを使用
し、余分なトレーシングが問題であると見なされない場
合、アドレスだけに基づくロードミスのトレーシングが
有効である。ユーザーは事象、例えばシーケンサの変化
を生じさせるためにデータ値を使用する結果、ロードデ
ータが順序外データとしてリターンすることができるの
で、順序外の事象が発生し得ることについて知っていな
ければならない。ＡＲＭ１０の非ブロッキングキャッシ
ュがプログラムされた事象に影響し得ることをユーザー
が気にする場合、この機能はｃｐ１５のコンフィギュレ
ーションレジスタ（ｒ１）への書き込みによりコアでデ
ィスエーブルできる。より詳細については、ＡＲＭ１０
２０Ｅ ＴＲＭ（レファレンス３）を参照されたい。

【００５３】アボート、インターラプトまたはソフトリ
セットが行われる際の、コンパレータの動作を特定する
ために、アクセスタイプのレジスタのビット７も使用さ
れる。これら条件は包括的に例外と称される。データア
クセスがアボートされ、ビット７がアサートされる場
合、コンパレータはデータの一致がリクエストされるか
否かに拘わらず、ＮＯＴ演算の結果、一致を出力する。
コンパレータが命令アドレスに結合されている場合、例
外としてマークされた命令に対するノッチを防止するた
めに、完全一致ビットが使用される。例外を生じさせる
ような命令およびデータリクエストは、一旦アボート条
件またはインターラプト条件が解決されると、通常再試
行されるので、コンパレータが１回だけファイアーを意
味している場合には、このような動作が望まれることが
多い。データアクセスのケースではビット７がアサート
されないと、データ値は有効でないと見なされるので、
アボートされたアクセスは純粋にアドレスに基づく一致
を生じさせる。

【００５４】所望される動作は一般に双方のケースに対
して同じであるので、ロードミスおよびデータアボート
の適正な取り扱いを判断するのに、同じ完全一致ビット
が使用される。四角な一致ビットに対するデフォルト値
はゼロである。

【００５５】１．４ ＡＲＭ１０のデータトレーシン
グ ＡＲＭ１０２０Ｅは１サイクルで６４ビットのデータを
リターンできる６４ビットデータバスを有する。この６
４ビットデータバスをサポートするためには、ＥＴＭ１
０は１サイクルで２つの隣接するデータ値をトレーシン
グできなければならない。１つの値またはその他の値の
トレーシングをサポートするために次に２つのViewData
出力を発生する。しかしながら、複数の事象に対して１
つの出力およびTraceEnableに対して１つの出力しかな
い。同じサイクルでアクセスされる２つの隣接する３２
ビットのリクエストの結果、カウンターが１つデクリメ
ントされるか、またはシーケンサにより１つのステート
変化しか生じないので、１つの事象出力を設けると、カ
ウンターおよびシーケンサロジックに影響がおよぶ。事
象ロジックをプログラムする際にユーザーはこのことを
考慮しなければならないが、大きな問題となるとは予想
されない。

【００５６】１．５ ＬＳＭトレーシング ＡＲＭ１０２０Ｅは独立したロード／記憶ユニットを有
する。このロード／記憶ユニットがデータアクセスを繰
り返す間（すなわちＬＳＭの実行はコアをストールさせ
ない）、ロードまたは記憶マルチ命令（以下、ＬＳＭと
称す）の元でこのユニットによりその他の命令を実行す
ることが可能となる。これをサポートするために、アド
レスコンパレータの出力およびTraceEnableのアサーシ
ョンに若干の変更が必要である。 ・ＬＳＭ命令を繰り返しながら、この命令をアクティブ
にトレーシングする時はいつも、トレーシングはアクテ
ィブなままであるが、この状態はTraceEnableがアサー
トされた状態のままであるか否かにかかわらず、ＬＳＭ
が完了するまでこのトレーシングのアクティブ状態は続
く。（この規則に対する唯一の例外はオーバーフローが
生じるケースである。）この規則は、他の命令が他の方
法で実行されるか否かにかかわらず、ＬＳＭの元で実行
される他の命令をトレーシングする副次的な効果を有す
る。しかしながら、定義によりＬＳＭの元で実行される
命令はデータ命令となり得ないので、余分なデータパケ
ットは生じない。 ・ＬＳＭの命令アドレス上でコンパレータが被動される
時は常に、全命令が完了するまで、そのコンパレータの
ViewData出力はアサートされたままに留まる。ユーザー
の意図はこの命令に関連するすべてのデータパケットを
トレースすることにあるので、このことが行われる。同
様に、ＬＳＭ命令が完了するまでViewDataおよび事象レ
ンジ出力はアサートされた状態に留まる。定義により、
１サイクルの間、これら出力はアサートされなければな
らないので、事象の単一アドレスコンパレータの出力は
アサートされた状態に留まらない。 ・ＬＳＭに関連するデータ転送を一旦トレースすると、
通常トレースされないその命令に関連するその後の転送
はプレイスホルダーパケット出力（トレースされない値
（第５章参照）を有する。どのワードをトレースしたか
を判断するには、これらプレイスホルダーパケットが必
要である。ＥＭプロトコルはロード／記憶データアドレ
ス（およびデータ値）に基づき、命令トレーシングをイ
ネーブルできるようにする。ＡＲＭ１０ではトレーシン
グイネーブル事象が生じた時にＬＳＭ命令はコア実行ス
テージ内に存在できないので、この機能をサポートする
には特別な方法でこの命令アドレスを周辺に維持または
一斉送信する必要がある。このことは、プログレスＴＦ
Ｏパケット内のＬＳＭを使って行われる。トレースパケ
ットオフセットについては５．２．４章に記載されてい
る。

【００５７】１．６ 補助データトレーシング プロトコルにデータヘッダーを加えることによって、補
助データタイプのトレーシング（すなわちロード、記憶
およびＣＰＲＴ命令に対するデータ以外のデータ値のト
レーシング）も可能になる。この補助データタイプのト
レーシングとは、ＥＴＭの将来のバージョンにおける外
部ＡＳＩＣデータのトレーシングを含み得るＥＴＭトレ
ーシングの拡張を可能にすることを意味する。より詳細
な情報については第５章におけるデータヘッダーの説明
における補助データトレーシングに述べられている。

【００５８】１．７ ＣＯＮＴＥＸＴ ＩＤのトレー
シング ＣＯＮＴＥＸＴ ＩＤ値を更新する時、および同期化の
ためにＴＦＯパケットが必要とされる時は常に、ＣＯＮ
ＴＥＸＴ ＩＤ値を一斉送信する必要がある。ＥＴＭ１
０の場合、ＣＯＮＴＥＸＴ ＩＤ変更を生じさせたＣＰ
ＲＴ命令に対するデータトレーシングを単にイネーブル
することによって、ＣＯＮＴＥＸＴ ＩＤを更新する際
にこれらＣＯＮＴＥＸＴ ＩＤ値を出力する。このデー
タパケットに対するユニークなデータヘッダーによっ
て、データが新しいＣＯＮＴＥＸＴＩＤ値をデコンプレ
ッサが認識できるようになる（データヘッダーについて
は第５章に記載されている）。ＥＴＭはトレースがイネ
ーブルされる時は常に、更に５．２．４章に記載されて
いるトレース同期化サイクル中に、現在のＣＯＮＴＥＸ
Ｔ ＩＤ値も一斉送信する。このＣＯＮＴＥＸＴ ＩＤ
更新命令はＭＣＲc15、0、rd、c13、c0、1である。ＥＴ
Ｍ１０は、ＡＲＭ１０とＥＴＭ１０とのインターフェー
ス上の別の３２ビットポートを必要とする以外に、ＣＯ
ＮＴＥＸＴ ＩＤが内部シャドーレジスタ内の現在ＣＯ
ＮＴＥＸＴ ＩＤ値を更新し、これを維持することを認
識する。コヒーレンシーを正しく維持するためにＥＴＭ
がＰＯＷＥＲＤＯＷＮモードとなっていても、このレジ
スタは常に更新される。（ＥＴＭレジスタ０×４、ビッ
ト０はアサートされる）。トレースフィルタリングのた
めにＣＯＮＴＥＸＴ ＩＤ値を使用することは、ＥＴＭ
１０のための別機能として追加される。このことは、予
想されるＣＯＮＴＥＸＴ ＥＤ値を指定できるＥＴＭ内
の新しい組のプログラマブルレジスタを介して実行され
る。

【００５９】

【表１】

【００６０】各ＣＯＮＴＥＸＴ ＩＤコンパレータに対
して同じマスクを使用し、このマスクはデータコンパレ
ータマスクと同じように働く。アドレスコンパレータの
アクセスタイプのレジスタのビット９：８は、ＣＯＮＴ
ＥＸＴ ＩＤコンパレータを使用していることを表示す
る。００の値はＣＯＮＴＥＸＴ ＩＤコンパレータを無
視する。ＣＯＮＴＥＸＴ ＩＤマスクを考慮した後に、
現在のＣＯＮＴＥＸＴ ＩＤがＣＯＮＴＥＸＴ ＩＤコ
ンパレータ１、２または３内の値に一致している場合に
限り、０１、１０または１１の値はアドレスコンパレー
タを一致させる。事象ブロック内から直接ＣＯＮＴＥＸ
Ｔ ＩＤコンパレータにアクセスできるように、新しい
事象リソースが割り当てられる（ＡＲＭ ＩＨＩ ００
１４Ｄの３．３．４章参照）。これら新しいリソースは
０×５８〜０×５Ａにマッピングされる。

【００６１】

【表２】

【００６２】存在するＣＯＮＴＥＸＴ ＩＤコンパレー
タの数を示すように、ＥＴＭコンフィギュレーションコ
ードレジスタに新しいフィールドが追加される（ＡＲＭ
ＩＨＩ ００１４Ｄの４．２．２章参照）。

【００６３】

【表３】

【００６４】１．８ トレース出力の周波数 ＡＲＭ１０２０Ｅのマクロセルは、３００ＭＨｚを越え
るコア周波数で作動できる。以前のＥＴＭの実現では２
００ＭＨｚを越える周波数では使用できなかった。ＥＴ
Ｍトレース出力で達成できる最大出力周波数はトレース
アナラアイザの最大サンプリング周波数およびパッドで
達成できる最大出力周波数によって決まる。アギレント
社およびテクトロニクス社のアナライザは、それぞれ３
３３ＭＨｚおよび４００ＭＨｚの最大周波数で捕捉でき
る。しかしながら、ＡＲＭ社のパートナーから得られる
ＣＭＯＳパッドは、この周波数で、クリーンでトレース
可能な信号を発生できる可能性は低い。従って、これら
パッドはスピードを制限する要素となると予想される。
より大きいパッドを使用し、および／またはボードレベ
ルのバッファリングを使用することによって、ある程度
の速度の改良を行うことができる。これら技術によって
２００ＭＨｚで信頼できるトレーシングが可能となり得
る。これより高い速度でトレーシングするには２つのオ
プションがある。ピンのカウント数を２倍にし、周波数
（多重解除トレースポート）を半分にするか、またはオ
ンチップトレースバッファを使用することができる。い
ずれの技術も肯定的なポイントと否定的なポイントを有
する。

【００６５】ピンカウントを２倍にすることはパッケー
ジの制限および追加ピンの高コストから一部のパートナ
ーには魅力的なオプション案ではない。この技術では、
ＴＰＡを変更することも必要となり、更に最も可能性の
高いことに、より広い面積を占め、更にコストを増すよ
うな第２のミクターコネクタを増設することも必要とな
る。更に、この技術では４００ＭＨｚのスピード制限が
ある。ホットプロセスで製造されたＡＲＭ１０プロセッ
サはこれらスピードを越える可能性が最も高い。

【００６６】オンチップバッファのオプションにはコア
クロック速度で信頼性高くトレーシングでき、かつ余分
なピンを必要としないという利点がある。実際、オンチ
ップバッファを使ってすべてのトレースの捕捉を行う場
合、オンチップバッファはＪＴＡＧポートを通してマル
チＩＣＥを介し、ダウンロードされるので、外部からビ
ジブルなＥＴＭポートを省略できる。この解決案の欠点
は、オンチップバッファのサイズが８〜１６ＫＢのオー
ダーで極めて小さいということである。従って、トレー
シング深度が制限される。より大きいオンチップトレー
スバッファを使用することも可能であるが、これはＡＳ
ＩＣのサイズに直接影響し、小さいトレースバッファで
も一部の設計で可能なスペースよりも大きいシリコンス
ペースを使用し得る。

【００６７】各方法の利点と欠点が異なっているので、
これまで述べたオプションのいずれも、サポートするこ
とが計画されている。ＡＲＭ１０２００ｒｅｖ １テス
トチップは、高速トレーシング用の多重解除トレースポ
ートで製造され、オンチップトレースバッファはＡＲＭ
１０２００ｒｅｖ １テストチップの一部とはならな
い。

【００６８】ＥＴＭ９用のオンチップトレースバッファ
用の仕様については既に記載されており、その実現は進
行中である。５．２章に詳細に記載される新しい４ビッ
トのＰＩＰＥＳＴＡＴコーディングをサポートするため
に、若干の変更をしたこのデザインからＥＴＭ１０とコ
ンパーチブルなオンチップトレースバッファを作成する
ことが可能となる。ＥＴＭ１０をサポートするのにどの
トレースキャプチャーデバイスの変更が必要であるかの
情報を更に欲しい場合にはレファレンス４を参照された
い。ＥＴＭ１０とコンパーチブルなオンチップトレース
バッファはタイムスケールに応じ、別の機能、例えばダ
イナミックトレース圧縮機能を提供でき、実際にこのバ
ッファはＦＩＦＯの置換回路としてＥＴＭ１０デザイン
内に直接集積化できる。

【００６９】１．９ 同期化レジスタ 先のＥＴＭ実現例では１０２４サイクルごとの５バイト
命令アドレスを介し、更に１０２４サイクルごとの５バ
イトデータアドレスを介し、同期化が生じていた。ＥＴ
Ｍ１０では、これら同期化ポイントは新しい１２ビット
プログラマブルレジスタによって構成できる。構成可能
な同期化によってフルレンジのトレースバッファサイズ
を使用することがより容易となる。より小さいトレース
バッファ、例えばオンチップトレースバッファは、トレ
ースの大きい部分を処分することを防止するように頻繁
に同期化できるが、より大きいトレースバッファは必要
とされない同期時におけるむだなトレーススループット
を防止するのに、あまり頻繁には同期化できない。デフ
ォルトカウンター値は１０２４サイクルとなる。データ
アドレスの同期化と命令アドレスの同期化とが同時に生
じるのを防止するために、カウンターが中間値に達した
ときにデータアドレス同期化が行われ、カウンターが０
に達したときに命令アドレスの同期化が行われる。新同
期化レジスタに対するアドレスは０×７８となる。

【００７０】１．１０ メモリマップデコーダ 以前のＥＴＭ実現例で存在していた外部メモリマップリ
ソース入力はＥＴＭ１０に対してサポートされていな
い。ＡＲＭ１０のアーキテクチャ内に存在する余分な複
雑性によって、外部デコーダの実現はより困難となって
いる。外部事象はサイクルが完全ＥＸＰＩＮ入力を使用
することによってまだトレーシングを制御できる（これ
については４．１５章に記載されている）。

【００７１】１．１１ レンジアウト 以前のＥＴＭ実現例はエキストラトリガーリソースとし
て埋め込み型ＩＣＥロジック内のデータ値比較レジスタ
を使用することができた。この機能は埋め込み型ＩＣＥ
からのＲＡＮＧＥＯＵＴ出力を使用することによって達
成されていた。ＡＲＭ１０デバッグユニットはデータ値
比較機能を全く有しないので、これらＲＡＮＧＥＯＵＴ
出力を有していない。従って、ＥＴＭ１０に対してはこ
のリソースの再使用は不可能である。これらリソースは
もはやプログラムできないので、このことはプログラマ
ーモデルに若干影響する。

【００７２】１．１２ インターラプトベクトルへの
ブランチ 現在のプロトコルはインターラプトベクトルテーブル内
のエントリーへの直接ブランチを間接ブランチとしてト
レースしなければならないと指定している。このこと
は、ファントムブランチを提案されたプロトコル内で間
接ブランチに変換できないので、このことは常に可能で
あるとは言えない。従って、間接ブランチがブランチフ
ァントムであるかどうかとは関係なく、一貫性および簡
潔性のためにインターラプトベクトルに対する直接ブラ
ンチは間接ブランチとしてトレースされない。５．３．
１章に記載されているアドレスバイト５の特別コード化
に起因し、ＰＡＢＯＲＴ、ＦＩＱ、ＩＲＱ、ＤＡＢＯＲ
ＴおよびＲＥＳＥＴベクトルに対するブランチを検出す
ることが可能である。

【００７３】１．１３ プロトコルバージョン ＥＴＭ７およびＥＴＭ９におけるコンフィギュレーショ
ンコードレジスタ（レジスタ０×０１）に存在する４ビ
ットのＥＴＭプロトコルバージョンフィールドは、ＥＴ
Ｍに対する将来のプロトコルバージョンをサポートする
には不十分であると判断されている。従って、マイナー
なプロトコルバージョンナンバーだけでなく、主要なプ
ロトコルバージョンナンバー用のＡＲＭコアを指定する
フィールドを含む新しいＥＴＭ ＩＤレジスタが定義さ
れている。このレジスタはレジスタアドレス０×７９に
マッピングされ、コンフィギュレーションレジスタにお
けるビット３１がセットされる時は常に有効であると見
なされる。これによってＥＴＭ７およびＥＴＭ９はＩＤ
レジスタを必要とすることなく、プロトコル変形例０〜
７をまだ使用することが可能となっている。ＥＴＭ Ｉ
Ｄレジスタは次のフィールドに分配された３２ビットの
値を含む。

【００７４】

【表４】

【００７５】１．１４ トレーススタート／ストップ
リソース TraceEnableスタート／ストップロジックの現在ステー
トを与えるために、新しい事象リソースが含まれる。こ
のリソースにはリソース番号１０１１１１１が与えられ
（ＡＲＭ ＩＨＩ ００１４Ｄの３．３．４章参照）、
トレーススタート／ストップブロックがアクティブな時
は常にアサートされる。このスタート／ストップリソー
スをサポートするＥＴＭバージョンもＥＴＭ制御レジス
タ内のビット２３をアサートする。

【００７６】１．１５ ＴＰＡの変更 ＡＲＭ１０のための新しいトリガーおよびトレースイネ
ーブルステータス値をサポートするために、すべてのＴ
ＰＡはわずかな変更を必要とする。すなわちこれらＴＰ
ＡはＴＲおよびＴＤ ＰＩＰＥＳＴＡＴを検出するため
にＰＩＰＥＳＴＡＴ［３］／ＴＲＡＣＥＳＹＮＣがＬＯ
Ｗとなることを保証しなければならない。ロジックアナ
ライザにとってこのことはわずかなソフトウェア変更に
すぎない。アギラント社のnTraceは同じようにわずかな
ハードウェア変更を必要とする。多重解除された半速度
ＥＴＭポートを通した高速トーレシングをサポートする
には、ＴＰＡはサイクルごとにトレースデータのうちの
２つのコアサイクルの価値を捕捉できなければならな
い。このデータはミクター社の２つのコネクタを通して
一斉送信される。従って、マルチコネクタ用のサポート
も同じように必要とされる。これら変更に関して更に情
報が欲しい場合には、レファレンス４を参照されたい。

【００７７】１．１６ 正確な事象 ＥＴＭ７およびＥＴＭ９では、イベントブロックを介し
て発生される事象は正確ではなかった。このことは、事
象を発生したデータアクセスまたは命令をトレースする
のに、ユーザーは保証されていなかったことを意味す
る。ＥＴＭ１０はもはやこのようなケースとはなってい
ない。ViewDataおよびTraceEnableのアサーションはそ
れらがどのように発生されたかにかかわらず、常に正確
である。

【００７８】１．１７ ＦＩＦＯＦＵＬＬレベルレジ
スタ ＥＴＭ７およびＥＴＭ９では、ＦＩＦＯＦＵＬＬがアサ
ートされる前にＦＩＦＯが到達しなければならないレベ
ルを設定するのに、レジスタ０×０Ｂが使用されてい
た。ＥＴＭ１０では、ＦＩＦＯＦＵＬＬのこのレジスタ
は使用されず、代わりに新しいパケットをＦＩＦＯＦＵ
ＬＬに挿入しなければならない時は常に、イネーブルさ
れたＦＩＦＯＦＵＬＬがアサートされる。ＥＴＭ１０は
ＥＴＭ７／９よりもより深いパイプライン状となってお
り、ＦＩＦＯＦＵＬＬはこのように使用される場合に十
分有効となるように早期にしかアサートできない。ＥＴ
Ｍ１０ではＦＩＦＯＦＵＬＬレジスタはＦＩＦＯサイズ
を指定するリードオンリーレジスタとして再使用され
る。ＦＩＦＯサイズはＥＴＭ７／９ではソフトウェアに
よって決定できないようなサイズとなっている。

【００７９】１．１８ ＴＲＩＧＧＥＲ出力 プロセッサがモニタデバッグモードの場合、ＤＢＧＲＱ
は無視される。従って、トリガーが生じたことをコアが
認識できるようにするための他の機構を設けることが有
効である。この目的のため、ＥＴＭ１０のためのＥＴＭ
インターフェースには単一ビットのＴＲＩＧＧＥＲ出力
が追加されている。ＰＩＰＥＳＴＡＴバス上で４ビット
のＴＲＩＧＧＥＲステータスがドライブされる時は常
に、ＴＲＩＧＧＥＲ出力がアサートされる。この信号は
インターラプトのアサーションによりコアにトリガーを
通知するよう、インターラプトコントローラによって使
用できる。このＴＲＩＧＧＥＲ出力が必要でない場合、
この出力は付属されない状態のままにすることができ
る。

【００８０】１．１９ カウンター事象 ＥＴＭ７／９に対してはカウンター事象レジスタは連続
的にカウントするのに使用できるエキストラビット１７
を有していた。このビットの動作は冗長であり、証明が
困難であるので、このビットは除かれている。ユーザー
が連続カウンターを望めば、常にアクティブにすべきハ
ードウェアである外部リソース１５に等しくなるように
事象を単にプログラムする。

【００８１】ＥＴＭ１０のトレースポート １．２０ ＥＴＭ１０のポート信号 ＥＴＭ１０のトレースポートは２つの信号、すなわちＰ
ＩＰＥＳＴＡＴおよびＴＲＡＣＥＰＫＴとから成る。こ
れらはいずれも（ＧＣＬＫと周波数が同じである）ＴＲ
ＡＣＥＣＬＫの立ち上がりエッジで有効である。ＥＴＭ
１０に対してＰＩＰＥＳＴＡＴは３ビット信号から４ビ
ット信号に拡張されており、ブランチファントム用のコ
ーディングスペースを増している。ＴＲＡＣＥＰＫＴは
先のＥＴＭバージョンからは変更されていない。すなわ
ちこれはコンフィギュレーションに応じて４、８または
１６ビットでよい。別の機構を介して同期化が行われる
ので、プロトコルからＴＲＡＣＥＳＹＮＣピンが除かれ
ている。全体の結果として、トレースポートは先のＥＴ
Ｍ実現例と同じピンカウントを有する。１．２１ Ｐ
ＩＰＥＳＴＡＴエンコーディグ

【００８２】

【表５】

【００８３】１．２１．１ ブランチファントムのＰ
ＩＰＥＳＴＡＴ 次の命令とパラレルに実行されるブランチファントムを
考慮して８つの新しいブランチファントムエンコーディ
ングが追加されている。このコーディングは実行ストリ
ーム内の最初に存在するブランチ命令として常に解読す
べきである。直接ブランチしか予想されないので、ブラ
ンチファントムはＦＩＦＯ内にデータパケットを挿入し
ない。ミス予想されたフォールドブランチの結果、正常
なＩＥ／ＩＭ ＰＩＰＥＳＴＡＴが生じる。その理由
は、パラレルに実行された命令は正しくない命令ストリ
ームからのものであるので、キャンセルされるからであ
る。

【００８４】１．２１．２ データＰＩＰＥＳＴＡＴ 「Ｄ」で始まるすべてのニューモニックは、ＦＩＦＯサ
イクル内で一部の種類のデータパケットが挿入され、最
終的にＴＲＡＣＥＰＫＴピンに出力されることを意味す
る。新プロトコルに対する「パケット」なるワードはＦ
ＩＦＯ内の単一バイトではなく、ＦＩＦＯ内に挿入され
るマルチバイトの量を意味することに留意されたい。デ
ータパケットはブランチアドレス、ロード／記憶転送、
ＣＰＲＴ転送または補助データパケットでよい。ＥＴＭ
１０は１サイクルでＦＩＦＯ内に最大３つのデータパケ
ット（２つのＬＤＳＴ／ＣＰＲＴ転送および１つのブラ
ンチアドレスパケット）を挿入する。１サイクルにおい
て、３つのパケットがプロトコルではなくハードウェア
の限界であることに留意されたい。プロトコルにパケッ
トヘッダーバイトを加えたことにより、別個のデータお
よびブランチＰＩＰＥＳＴＡＴが不要となっている。Ｄ
ＷおよびＤＭステータス値を加えたことにより、任意の
サイクルにデータパケットを付属させることが可能とな
っている。この値を加えることは、ＬＤＣ／ＳＴＣの長
さを決定するための高プロセッサのマップはもはや不要
であり、可変長さのＬＤＣ／ＳＴＣ命令のトレーシング
がサポートされることを意味する。パケットヘッダーバ
イトについては５．３章により詳細に記載する。

【００８５】１．２１．３ 命令ＰＩＰＥＳＴＡＴ 非待機ＰＩＰＥＳＴＡＴ値、すなわち命令が実行された
ことを示す値は、その命令が実行されている最初のサイ
クルで常に与えられる。数サイクルの間で実行し、デー
タをリターンするＬＳＭ命令にとってこの違いは重要で
ある。この動作はＬＳＭを実行した最終サイクルで実行
されたＰＩＰＥＳＴＡＴ値を与える以前のプロトコルバ
ージョンと異なっていることに留意されたい。「実行さ
れない」ＰＩＰＥＳＴＡＴ（ＩＮ／ＤＮ）は２つの理由
から起こり得る。命令がその条件コードを実行できなか
ったか、または例外により命令が実行されなかった場合
である。先に述べたように、起こり得る例外としてはイ
ンターラプト、プリフェッチアボート、リセットアサー
ションが挙げられる。データアボートを生じさせるよう
なロード／記憶命令は実行されたと見なされるので、Ｉ
Ｎ／ＤＮステータスは与えられない。デコンプレッサは
例外が命令の実行を阻止していることを認識しなければ
ならない。この情報は先のＬＳＭ命令からの後のデータ
パケットが例外命令に付属されるのを防止するために使
用される。（「実行されない」ＰＩＰＥＳＴＡＴを有す
る命令に対して認められる唯一のデータパケットはブラ
ンチアドレスである。）

【００８６】１．２１．４ ＴＤステータスおよびＴ
ＦＯ ＴＤのステータスはＴＲＡＣＥＰＫＴのこのサイクルで
トレースＦＩＦＯデータが存在しないことを意味する。
このことが起こる理由は２つある。すなわち ・ＦＩＦＯ内にトレースすべきデータがない場合（ＦＩ
ＦＯが空であれば、ステータスはＷＴとなる）。特に、
次にイネーブルされるまでトレースがディスエーブルさ
れた直後にこのことが起こる。 ・ＴＦＯがＥＴＭの同期化のために一斉送信されている
場合。

【００８７】ＰＩＰＥＳＴＡＴ上にＴＤステータスが示
される時には、圧縮解除ソフトウェアはＴＦＯが一斉送
信されたかどうかを判断するためにＴＲＡＣＥＰＫＴ値
を見なければならなくなる。先のＥＴＭ実現例で行われ
ているように、サイクルに正確なトレースと非サイクル
正確なトレースとを区別するために、ＴＲＡＣＥＰＫＴ
［０］が使用される。以前と同じようにＴＲＡＣＥＰＫ
Ｔ［０］＝０の場合、トレースキャプチャーデバイスは
ＴＤサイクルを廃棄できる。ＴＲＡＣＥＰＫＴ［０］が
アサートされれば、ＴＦＯを送信するかどうかを指定す
るためにＴＲＡＣＥＰＫＴ［３：１］が使用される。Ｔ
ＦＯが一斉送信されると、ＴＲＡＣＥＰＫＴ［７：４］
はＴＦＯ値のうちの下位の４ビットを指定する。ＴＲＡ
ＣＥＰＫＴ［３：１］は下記の表に示されるように、他
のＴＦＯ値を指定する。有効なＴＦＯ値のレンジを最大
にするよう、ＴＦＯはこのようにコード化される。

【００８８】

【表６】

【００８９】パイプラインステータス（ＰＩＰＥＳＴＡ
Ｔ）とＦＩＦＯ出力（ＴＲＡＣＥＰＫＴ）とを同期化す
るために、トレース情報を逆圧縮する際にＴＦＯ、すな
わちTraceＦＩＦＯOffsetを使用する。トレースが最初に
イネーブルされる時、更に命令同期化カウンターが０に
達する時はいつもＴＦＯを発生する。このＴＦＯは以前
のＥＴＭ実現例で使用されたアドレスパケットオフセッ
ト（ＡＰＯ）情報を置き換える。ＴＦＯはブランチをカ
ウントする代わりに、現在ＦＩＦＯにあるバイト数をカ
ウントする。このように同期化することにより、プロト
コル内のＴＲＡＣＥＳＹＮＣピンが不要となる。更に、
ＢＥ ＰＩＰＥＳＴＡＴによるトレーシングのスタート
と、それに続くＡＰＯ値のための２つのデッドサイクル
も不要となる。

【００９０】トレースが既にイネーブルされている間、
同期化のためにＴＦＯが一斉送信される時は、ＩＥのＰ
ＩＰＥＳＴＡＴ値が示される。トレーシングを開始する
ためにＴＦＯが一斉送信される際には、ＰＩＰＥＳＴＡ
Ｔは示されず、次のサイクルで最初にトレースされた命
令に対するＰＩＰＥＳＴＡＴが与えられる。次の基準の
すべてが満たされる時に、同期化のためのＴＦＯが発生
される。 ・一般に１０２４に初期化されるサイクルカウンターが
０に達すること。 ・現在の命令が「ＩＥ」のＰＩＰＥＳＴＡＴ値を有する
こと。

【００９１】同期化リクエストが一旦表示されている場
合、命令同期化レジスタ（デフォルト値は１０２４であ
る）にどんな値がプログラムされていても、ＴＦＯサイ
クルカウンターはその間にリセットされ、再びカウント
を開始する。最初のリクエストの同期化サービスが完了
する前に第２の同期化リクエストがなされた場合、同期
化を強制的に生じさせるようにＥＴＭはオーバーフロー
させられる。このシナリオでは一部のトレースは失われ
るが、このことが起きた場合、プロセッサは無限ループ
内でスタックする可能性が最も高いので、このことは問
題であるとは考えられない。従って、重要なトレースは
失われない。同期化カウンターがばかげたほど小さい数
にリセットされた場合、このようなケースとはならな
い。従って、同期化値を小さすぎる値（５０サイクルよ
りも低い値）にセットすることは軽率なことである。

【００９２】ＴＦＯサイクルが発生すると、このサイク
ルでＦＩＦＯにデータのいくつかのバイトが挿入され
る。このデータはＴＦＯパケットと称され、一般に特殊
なヘッダーバイトと、現在のＣＯＮＴＥＸＴ ＩＤと、
フル命令アドレスとから成る。ＴＦＫパケットに対する
正しいフォーマットは５．４章に示されている。

【００９３】４ビットのＴＲＡＣＥＰＫＴコンフィギュ
レーションにおいて、１バイトのうちの第２のニブルが
予想される時にＴＦＯが生じた場合、ＴＦＯ値の直後に
ＴＲＡＣＥＰＫＴ［３：０］に値「０×６」のエクスト
ラニブルが出力される。ＴＦＯ値はニブルではなく、バ
イトによって同期化を指定するので、このニブルが必要
とされる。このエクストラニブルを出力することによっ
て、ＥＴＭ１０はＴＦＯ値によりポイントされるＦＩＦ
Ｏの現在のトップのバイトが一致することを保証する。
同期化が必要でないケースでは、このエクストラニブル
がＴＲＡＣＥＰＫＴ［３：０］に生じることをデコンプ
レッサが認識していることが重要である。ＴＦＯが同期
化によるものか、またはトレースのイネーブルによるも
のかは関係なく、奇数のニブルでＴＦＯが発生される時
に、デコンプレッサは常にこのイクストラニブルを予想
しなければならない。ＴＲＡＣＥＰＫＴ［３：０］で完
全なＴＦＯ値（および必要な場合にはエクストラニブ
ル）が出力されるまで、ＦＩＦＯ出力は遅延される。

【００９４】１．２１．５ トリガーステータス トリガーステータス（ＴＲ）はこのサイクルに対する実
際の４ビットのステータスがＴＲＡＣＥＰＫＴ［３：
０］に載せられ、ＦＩＦＯ出力が１サイクルだけ遅延さ
れることを意味する。この動作はＥＴＭ７およびＥＴＭ
９と同一である。トリガーとＴＦＯが同時に発生したい
場合、ＴＲＡＣＥＰＫＴ［３：０］上のＰＩＰＥＳＴＡ
Ｔ値はＴＤとなる。トリガーが生じる時にＷＴ ＰＩＰ
ＥＳＴＡＴは決してＴＤ ＰＩＰＥＳＴＡＴに変換され
ないので、ＴＤは真のＴＦＯとして一義的に識別可能で
ある。４ビットポートのケースでは、ＴＦＯ一斉送信の
第２サイクル（またはギャップサイクル）においてトリ
ガーが発生したい場合、トリガーが発生し、エクストラ
サイクルだけＦＩＦＯ出力が遅延され、残りのＴＦＯニ
ブルを出力する。従って、トリガーは遅延されず、発生
時に出力されることが保証される。

【００９５】１．２２ パケットヘッダーエンコーデ
ィング 「Ｄ」エンコーディングを有するＰＩＰＥＳＴＡＴ値に
より、ＦＩＦＯ内にはパケットが挿入される。単一サイ
クルにおいてＦＩＦＯ内には３つまでのパケット（２つ
のデータパケットと１つのブランチアドレスパケット）
を挿入できる。下記の表にはパケットヘッダー値に対す
るエンコーディングが示されている。

【００９６】

【表７】

【００９７】データヘッダー上のＣビットは、単一サイ
クルでどれだけ多くのパケットがＦＩＦＯに挿入されて
いるかを逆圧縮ツールに伝えるために使用される。この
Ｃビットは最終パケットまで挿入され、最終パケットを
含まない各パケットに対してアサートされる。このこと
は、どのパケットをどのサイクル、従ってどの命令に結
び付けなければならないかをデコンプレッサが認識する
のに必要である。このＣビットは、より低いケース
「ｃ」によって表示されるアドレス連続ビットと混同し
てはならない。

【００９８】１．２２．１ ブランチアドレス ブランチアドレスは以前のＥＴＭ実現例と同じようにコ
ード化される。１つのブランチパケットは１〜５ビット
の長さでよく、ｃビットがイネーブルされる時は逆圧縮
ツールはより多数のバイトを予想しなければならない。
しかしながら、ThumbとＡＲＭステートとを区別するの
に、ブランチアドレスのビットゼロはもはや使用されな
い。代わりに、すべてのブランチアドレスにはプレ圧縮
により３３番目のビット位置に１のプレフィックスが付
けられる。一旦圧縮されると、すべてのブランチアドレ
スには０番目のビット位置に１がサフィックスとして付
けられる。ビット０における１はブランチアドレスとし
てパケットを識別するものであり、ビット３３における
１はＡＲＭアドレスとthumbアドレスとを区別するため
に使用される。ＡＲＭアドレスはワードが一致していな
ければならないので、ＡＲＭアドレスのうちのビット
［３１：２］しか一斉送信されない。Thumbアドレスは
半ワード一致しているので、ビット［３１：１」を一斉
送信するだけでよい。３３番目のビットの、常にアサー
トされたプレ圧縮と組み合わせて、ＡＲＭアドレスとTh
umbアドレスに対し、異なる数のビットを一斉送信する
ことにより、ＡＲＭステートとThumbステートとの間の
変化時にフルの５バイトのアドレスが一斉送信されるこ
とが保証される。更に、ＡＲＭアドレスおよびThumbア
ドレスは次の表に示されるように、５番目のアドレスバ
イトの内の高位ビットによって常に一義的に識別でき
る。

【００９９】

【表８】

【０１００】ブランチターゲットアドレスが存在する場
合、このブランチターゲットアドレスは常に所定のサイ
クルでＦＩＦＯ内に挿入すべき最終アイテムとなる。従
って、パケット連続ビット（Ｃビット）は不要である。
理由コードは５．４章で説明するＴＦＯパケットヘッダ
ーの一部として与えられるので、このコードは５番目の
バイト内のアドレスビット６：４で一斉送信されること
はない。５番目のバイトのうちのビット６は（上記表に
おける「Ｅ」によって表示される）例外ブランチアドレ
スを表示するのに使用される。このビットはアボート、
インターラプトまたはソフトリセットに起因し、任意の
ブランチ上でセットされる。これらインターラプトされ
た命令が実際には実行されていないことをデコンプレッ
サが認識し、ユーザーに表示できるように、このビット
は有効となっている。５番目のアドレスバイトのうちの
ビット７およびビット５は将来使用するために留保され
たままになっている。

【０１０１】１．２２．２ 通常のデータ キャッシュ内でミスしないすべてのロードおよび記憶デ
ータパケットに対し、通常のデータヘッダーが使用され
る。このデータヘッダーはＣＰＲＴデータトレーシング
がイネーブルされた場合に、ＣＰＲＴデータパケットに
対しても使用される。データアドレストレーシングがイ
ネーブルされた場合、ヘッダーパケットの後であって、
データ値（存在する場合）の前でデータアドレスが一斉
送信される。このデータアドレスは命令ブランチアドレ
スと同じ圧縮技術を使って一斉送信されるので、１つ〜
５つのバイトから成る。以前のＥＴＭ実現例に当てはま
るように、トレーシングが開始される前にデータアドレ
スがトレースされたかどうかを統計的に判断しなければ
ならない。（６４ビットのデータ転送に起因し）単一サ
イクルで通常の２つのデータパケットが与えられた場
合、最初のパケットしかデータアドレスを含まない。Ｌ
ＳＭ命令のためのデータが一斉送信されると、次のデー
タパケットが別のサイクルで転送されるが、データアド
レスは最初のデータパケットと共に一斉送信されるだけ
である。通常のデータヘッダーにおけるＡビットは、こ
れが特定命令に対する最初のデータパケットであること
を指定するのに使用され、従って、（アドレストレーシ
ングがイネーブルされる場合）データアドレスを予想し
なければならない。ヘッダーバイト内でこの情報を利用
可能にすることにより、逆圧縮できないコード部分（す
なわち二進法を利用できない領域）を通るトレーシング
を行う際に、デコンプレッサは同期状態を維持できるよ
うになる。このＡビットはＣＰＲＴパケット上ではアサ
ートされない。

【０１０２】通常のデータコーディングにおける「ＭＳ
Ｓ」ビットはデータ値の圧縮に使用される。Ｍビットが
低レベルであると、ＳＳビットは転送されるデータ値の
サイズを指定する。先行するゼロを簡単な形態のデータ
圧縮として値から除く予備的な実験によれば、この圧縮
は約２０〜３０％の圧縮を可能にすることが判った。こ
の値はヘッダーバイトの追加的バンド幅コストを相殺す
るのに十分である。将来の圧縮技術のためにＭビットの
組によるコーディングが保留されている。次の表にはＭ
ＳＳビットのための正確なコーディングが示されてい
る。

【０１０３】

【表９】

【０１０４】１．２２．３ ロードミス ロードミス発生ヘッダータイプおよびロードミスデータ
ヘッダータイプは、データキャッシュ内でミスするロー
ドリクエストを取り扱う。ロードミスが生じると、デー
タ値が予想されるＦＩＦＯ内にロードミス発生パケット
が挿入される。データアドレストレーシングがイネーブ
ルされた場合、パケットはデータアドレスを含む。イネ
ーブルされない場合、パケットはロードミス発生ヘッダ
ーバイトから成る。ロードミス発生パケットが読み出さ
れると、逆圧縮ソフトウェアはデータ値が現在未解決の
ミスであることを認識し、このデータ値は後にリターン
される。データが一旦リターンされると、このタイプに
対するＰＩＰＥＳＴＡＴ値は「＋ＤＡＴＡ」バージョン
に変更され、ＦＩＦＯ内にロードミスデータヘッダーバ
イトと実際のデータ値とから成るロードミスデータパケ
ットが挿入される。ロードミスデータパケットはデータ
アドレスを決して含むことはない。ロード／記憶ユニッ
トはロードミスデータをリターンするための自由サイク
ルを有していなければならないので、このデータは別の
ロードリクエストまたは記憶リクエストに対するデータ
と同じサイクルでリターンされることはない。

【０１０５】ロードミスヘッダータイプにおける「Ｔ
Ｔ」ビットは、各ロードミスを識別するためのタグとし
て使用される。ロードミス発生パケットは常に対応する
ロードミスデータパケットと同じタグ値を常に有する。
ＡＲＭ１０２０Ｅは位置度に１つの未解決のロードミス
しかサポートせず、第１ミスに対するデータがリターン
される前に第２のロードミスパケットを一斉送信でき
る。従って、すべてのロードミスを一義的に識別するた
めに、ＥＴＭ１０ｒｅｖ０ではタグ値２’Ｂｂ００およ
び２’Ｂ０１がサポートされている。これら２つのビッ
トはより多数の未解決のミスを許容できる、将来のプロ
セッサをサポートするために、タグフィールド内に割り
当てられている。更に、ＡＲＭ１０２０Ｅはミスデータ
を（他のロードミスに対して）順にリターンするが、こ
のタグ付け機構はミスデータを順序外でリターンできる
将来のプロセッサをサポートする。

【０１０６】１６ビットのロード値でミスが生じると、
同じサイクルでＦＩＦＯ内に２つのロードミスパケット
が挿入される。双方のパケットは同じタグ値を有し、同
じサイクル内でＦＩＦＯ内に挿入されるので、デコンプ
レッサはこれら２つのミスが単一の６４ビット値に対す
るものであることを認識する。通常のデータパケットに
関し、データアドレスは最初のロードミスパケットと共
に存在するだけであるので、既にデータパケットを一斉
送信したＬＳＭの中間でミスが生じた場合、データアド
レスは全く存在しないことになる。６４ビットのケース
に対し、ロードミスデータがリターンされると、このロ
ードミスは同じサイクルで与えられた２つの別個のロー
ドミスデータパケットとして常にリターンされる。双方
のパケットは同じミスタグを有することになる。

【０１０７】ロードミスデータパケットは通常のデータ
に対して行われているのと同じようなデータ圧縮および
サイズ情報に対し、ＭＳＳビットを使用する。デコンプ
レッサが予想しないロードミスデータパケット（例えば
同じタグを有するペンディング中のミス発生パケットを
有しないミスデータパケットが与えられる）を受信した
場合、デコンプレッサはサイズとして示された所定の数
のバイトだけスキップしなければならない。未解決のミ
スデータがリターンされる前にトレースがディスエーブ
ルされるた場合に、利用できるようになるとすぐに「Ｄ
Ｗ」ＰＩＰＥＳＴＡＴと共にＦＩＦＯ内にこのデータア
イテムが挿入される。オーバーフローまたは脱出したデ
バッグの理由コードによってトレースがイネーブルされ
た場合、デコンプレッサはペンディング中のロードミス
パケットをキャンセルしなければならない。

【０１０８】１．２２．４ 補助およびフル視覚性デ
ータトレーシング 補助およびフル視覚性データヘッダーコーディングは、
プロトコルを拡張するために保留されたスロットの組で
ある。プロセッサに対し、内部および外部にある補助デ
ータをトレーシングするために、これらパケットタイプ
を使用することが可能である（フル視覚性とは、すべて
のレジスタファイルの更新をトレースすることを意味す
る）。他のデータパケットと同じように補助データパケ
ットはサイズ情報のためにＳＳビットを使用している。
フル視覚性データトレーシングは同じように更に圧縮を
するためのＭビットをサポートしている。ＥＴＭ１０ｒ
ｅｖ０ではこれらパケットタイプは使用されない。

【０１０９】１．２２．５ コンテキストＩＤ コンテキストＩＤヘッダーバイトはコンテキストＩＤ更
新命令、すなわちＭＲＣ ｃ１５、０、ｒｄ、ｃ１３、
ｃ０、１によってコンテキストＩＤが変更される時にし
か使用されない。データ値のサイズはＥＴＭ１０の制御
レジスタ（レジスタ０×０、ビット［１５：１４］）で
指定されたコンテキストＩＤサイズによって統計的に決
定される。指定されたバイト数よりも新しい値が大きく
ても、指定された数のバイトしかトレースされない。サ
イズが０として指定されている場合、コンテキストＩＤ
更新はトレースされない。コンテキストＩＤ更新命令が
ＭＲＣであっても、コンテキストＩＤ値のトレーシング
は他のＣＰＲＴ命令からのトレーシングデータ値から完
全に独立している。このコンテキストＩＤ値のトレーシ
ングはＥＴＭ１０の制御レジスタ（レジスタ０×０、ビ
ット［１］）内のモニタＣＰＲＴビットによって影響さ
れることはない。コンテキストＩＤ更新に対し、ユニー
クなヘッダー値を使用することによって、逆圧縮できな
いコード領域（すなわち二進法を利用できない領域）を
通るトレーシングを行う時でも、デコンプレッサはコン
テキストＩＤの変更を認識できる。

【０１１０】１．２２．６ トレースされない値 先のＥＴＭ実現例はＬＳＭオペレーションのためにデー
タ値のすべてをトレースできるか、または全くトレース
できないかのいずれかであった。この判断は、第１転送
時に行われていた。今日のコンパイラーは隣接するＬＤ
Ｒ／ＳＴＲオペレーションをユーザーに知られていない
ＬＳＭへ組み合わせることが多いので、このような動作
は望ましくない。値がトレースされていないパケットを
加えることによって、ＬＳＭを部分的にトレースし、ト
リガー基準に正しく一致するデータ値を出力する能力を
増していた。ＬＳＭに関連する第１データ値をトレース
する時は常に、（アドレストレーシングがイネーブルさ
れている場合の）データアドレスと、（データ値のトレ
ーシングがイネーブルされている場合の）データ値とを
含むＦＩＦＯ内に通常のデータパケットが挿入される。
このＬＳＭのためのその後のすべてのデータ転送の結
果、ＦＩＦＯ内にパケットが挿入される。その後の値を
トレースする場合、データ値だけを与える通常のデータ
パケットがトレースされる。その後のデータ転送をトレ
ースすべきでない場合、値をトレースしないパケットが
これら転送用のＦＩＦＯ内に挿入される。値がトレース
されていないパケットは値がトレースされていないヘッ
ダーバイトのみから成る。逆圧縮ソフトウェアは最終デ
ータ転送から後方向に作用することにより、どのＬＳＭ
値がトレースされ、どの値がトレースされなかったかを
判断するために、通常のデータパケットと組み合わせて
値をトレースしなかったパケットを使用することができ
る。ここで、先に述べたように、ＬＳＭ命令でトレーシ
ングが一旦開始すると、このトレーシングは命令の完了
前にTraceEnableがデアサートされていても、ＬＳＭが
完了するまで続く。

【０１１１】１．２２．７ 保留 データヘッダーコーディング内には保留されたスロット
が総計１０個残っている。これらスロットのすべては、
必要とされる場合、および／または将来のＥＴＭ実現例
が使用するために、プロトコルを補強するのに利用可能
とされる。通常のデータおよびフル視覚性トレースコー
ディング内のＭビットも、将来のＥＴＭ実現例がより多
数のヘッダータイプを必要とする場合でも圧縮の代わり
に新しいデータヘッダーコーディングのために使用する
こともできる。

【０１１２】１．２３ ＴＦＯパケットヘッダーコー
ディング （５．２．４章に記載されている）ＴＦＯサイクルによ
りＦＩＦＯ内にＴＦＯパケットが挿入される。デコンプ
レッサはＴＦＯによりＦＩＦＯ内にパケットが挿入され
たことを知るので、ＴＦＯパケットは自己のヘッダーバ
イトコーディングを有する。このコーディングはＰＩＰ
ＥＳＴＡＴデータパケットにより使用されるコーディン
グスペースから完全に独立している。次の表にはＴＦＯ
パケットヘッダーコーディングが示されている。

【０１１３】

【表１０】

【０１１４】１．２３．１ 命令アドレス ＴＦＯパケットの第１バイトに対し、ＴＲＡＣＥＰＫＴ
［１：０］！＝２’ｂ１０である場合、このＴＦＯパケ
ットは１つの命令アドレスから成る。常にフルアドレス
が必要とされるので、圧縮は行われず、４バイト値とし
てアドレスが常に出力される。アドレスのうちのビット
０はこのアドレスがThumbまたはＡＲＭ命令アドレスか
どうかを指定する。ＴＦＯパケットが命令アドレスから
成る時、このことは次のことを意味する。 ・（ContextIDSize、ＥＴＭレジスタビット［１５：１
４］によって決定されるように）ＣＯＮＴＥＸＴ ＩＤ
値はトレースされない。 ・ＴＦＯの理由コードは２’ｂ００、すなわち通常の同
期化である。理由コードがゼロでないか、またはＣＯＮ
ＴＥＸＴ ＩＤ値がトレース中である場合、次のＴＦＯ
パケットのうちの１つが必要とされる。１つのアドレス
から成るＴＦＯパケットはプロトコルに合わせるために
は厳密に必要ではなく、ＥＴＭ１０ｒｅｖ０では実現さ
れない。

【０１１５】１．２３．２ 通常のＴＦＯパケット 通常のＴＦＯパケットはヘッダーバイトと、それに続く
ＣＯＮＴＥＸＴ ＩＤのうちの０〜４バイトおよびそれ
に続く４バイトの命令アドレスから成る。トレースされ
るＣＯＮＴＥＸＴ ＩＤバイトの数はＥＴＭ制御レジス
タビット［１５：１４］によって統計的に決定される。
命令アドレスは常に４バイトであり、圧縮されない。ビ
ット０はThumbビットを指定する。ＴＦＯヘッダーバイ
トは（上記表においてＲＲと表示された）２ビットの理
由コードを含む。これら理由コードはプロトコルバージ
ョン０および１におけるＥＴＭ７およびＥＴＭ９によっ
て使用されるコードと一貫している。これら理由コード
は次の表に示されている。

【０１１６】

【表１１】

【０１１７】１．２３．３ 進行ＴＦＯパケット内の
ＬＳＭ マルチメモリアクセス命令（ＬＤＭ、ＳＴＭ、ＬＤＣま
たはＳＴＣ）の中間でトレースがイネーブルされ、別の
命令が現在実行中の時に限り進行パケット内のＬＳＭが
生じる。これらパケットはヘッダーバイトと、それに続
くＣＯＮＴＥＸＴ ＩＤのうちの０〜４バイト、それに
続くＬＳＭのための４バイトの命令アドレス、それに続
く現在実行中の命令のための圧縮されたアドレスの１〜
５バイトから成る。ＬＳＭ命令はThumbビットを指定す
るビット０を有する固定された４バイトアドレスであ
る。現在の命令アドレスは（５．３．１章に指定されて
いるように）ブランチアドレスと同じ技術を使用して圧
縮される。最終命令アドレスはＬＳＭ命令からのフルア
ドレスに対して圧縮される。次の命令ＰＩＰＥＳＴＡＴ
は第２アドレスによりポイントされる命令のためのもの
であり、このポイントから前方に通常の方法でトレーシ
ングが開始する。このパケットタイプは特定のデータア
ドレスまたはデータ値にタッチするすべての命令を正し
くトレーシングするのに必要である。これがない場合、
ＬＳＭ命令はデータアドレスに基づき正しくトレースす
ることはできない。ＬＳＭ自体の間でのみトレーシング
がターンオンするようにプログラムされていても、ＬＳ
Ｍ下で発生する命令はトレースされることに留意された
い。同様に、ＬＳＭの元でたまたま実行される命令の命
令アドレスによってトレーシングがターンオンされた場
合、進行ＴＦＯパケット内のＬＳＭは出力されたままと
なる。通常のＴＦＯパケットと進行ＴＦＯパケット内の
ＬＳＭとの間の差を更に明瞭にするために、次の表は各
ケースに対して予想されるはずのバイトを示している。

【０１１８】

【表１２】

【０１１９】ＡＲＭ１０のＴＲＡＣＥインターフェース この章では、ＡＲＭ１０２０ＥとＥＴＭ１０との間の信
号インターフェースが記載されている。このインターフ
ェースの大部分はＡＲＭ１０２０ＥによってＥＴＭ１０
にドライブされる。信号の記述はカスタムデータパス入
力と、合成された制御入力と、ＥＴＭ出力とに分割され
ている。合成制御信号は後に変更できるが、データパス
信号の変更はカスタムロジックのリワークを必要とする
ので、これらは設計において後に変更することはできな
い。すべての入力信号はＥＴＭ１０内に即座に登録さ
れ、すべての出力はレジスタの出力端から直接ドライブ
される。インターフェースは合計２２０の信号から成
り、これら信号は２１３の入力信号と、ＥＴＭ１０パー
スペクティブからの４つの出力信号とを含む。

【０１２０】１．２４ ＥＴＭデータパス入力 ＥＴＭデータトレーシング用に関係するデータバスは４
つある。すなわちロードデータバスと、記憶データバス
と、ＭＣＲデータバスと、ＭＲＣデータバスとがある。
これら４つのすべてのバスは幅が６４ビットである。所
定サイクルにおいては、これらバスのうちの１つしか有
効データを含むことができないので、４つのすべてのバ
スはＡＲＭ１０２０Ｅ内では１つの６４ビットデータバ
ス、すなわちＥＴＭＤＡＴＡに多重化されている。ＥＴ
ＭＤＡＴＡはＥＴＭにドライブされる前にＡＲＭ１０２
０Ｅ内に登録される。このＥＴＭデータはＡＲＭ１０２
０Ｅのパイプラインの書き込み（ＷＲ）ステージにおい
て有効である。ＡＲＭ１０２０ＥからＥＴＭ１０へドラ
イブされるアドレスバスは４つある。これらバスのうち
の３つは命令アドレス用であり、残りの１つはデータア
ドレス用である。Ｒ１５バスはＡＲＭ１０２０Ｅパイプ
ラインの実行（ＥＸ）ステージ内でＥＴＭにドライブさ
れるが、一方、ＩＡおよびＤＡアドレスバスはメモリ
（ＭＥ）内で有効である。ＥＴＭにドライブされるすべ
てのデータパスバスは次の表に示されている。

【０１２１】

【表１３】

【０１２２】１．２５ ＥＴＭ制御入力 １．２５．１ ＥＴＭＣＯＲＥＣＴＬ［２３：０］ ＥＴＭＣＯＲＥＣＴＬはすべてＡＲＭ１０のコアから来
る種々の制御信号を含む。これら信号はすべてコア内に
登録され、ＥＴＭ１０にドライブされる前にこの共通バ
ス上で組み合わされる。これらバス上に存在する制御信
号およびそれらの意味は次の表に示されている。特に指
定されない限り、ＡＲＭ１０２０Ｅのパイプラインの書
き込みステージ（ＷＲ）において、これらのいずれもが
有効である。

【０１２３】

【表１４】

【０１２４】１．２５．２ ＥＴＭＤＡＴＡＶＡＬＩ
Ｄ［１：１］ この信号はバスＥＴＭＤＡＴＡ［６３：０］でドライブ
されるデータを評価する。データバスのうちの各半分に
対し１つのビットがある。

【０１２５】１．２６ ＥＴＭ出力 この章では、ＡＲＭ１０２０Ｅにフィードバックされる
出力およびＡＲＭ１０２０Ｅから必要とされるものにつ
いて記載する。

【０１２６】１．２６．１ ＦＩＦＯＦＵＬＬ イネーブル時にＦＩＦＯ内に挿入されたバイトがある時
は、ＥＴＭ出力のＦＩＦＯＦＵＬＬがアサートされ、Ｆ
ＩＦＯが空になるまでアサートされた状態のままとな
る。この動作はＦＩＦＯＦＵＬＬをアサートする前にＦ
ＩＦＯが所定の指定されたレベルに達するまで待機する
ＥＴＭ７／９と若干異なっている（４．１６章を参
照）。ＦＩＦＯＦＵＬＬはコア、本例ではＡＲＭ１０２
０Ｅによって使用され、ＡＲＭパイプラインを停止させ
る。これによってＥＴＭのオーバーフローが防止される
ので、コア内で生じる事象のタイミングを若干変更する
福次的効果により完全なトレースを保証できる。ここ
で、タイミング要因によりＦＩＦＯＦＵＬＬのアサーシ
ョンの結果、ＡＲＭ１０２０Ｅの中間ストールは生じな
い。従って、稀なことであるが、ＦＩＦＯＦＵＬＬがア
サートされていても、オーバーフローが生じる可能性が
時々ある。このオーバーフローが生じた時に、ミスした
命令の数は少ない。その理由は、ＦＩＦＯが排出中であ
る間、（ＦＩＦＯＦＵＬＬのアサーションに起因し）プ
ロセッサは停止された状態のままとなるからである。

【０１２７】１．２６．２ ＰＷＲＤＯＷＮ ＨＩＧＨの時、このことはＥＴＭが現在イネーブルされ
ていないことを示すので、ＣＬＫ入力をストップでき
る。これはトレースを使用していない時の電力消費量を
低減するのに使用される。リセット時にＰＷＲＤＯＷＮ
はＥＴＭ１０がプログラムされるまでアサートされる。
ＡＲＭ１０２００のテストチップはＥＴＭ１０のＣＬＫ
入力を直接ゲート制御するのにＰＷＲＤＯＷＮ出力を使
用しなければならない。以前指摘したように、ＰＷＲＤ
ＯＷＮはＣＯＮＴＥＸＴ ＩＤの更新時に一時的にディ
スエーブルされ、ＥＴＭ１０の内部ＣＯＮＴＥＸＴ Ｉ
Ｄシャドーレジスタでの更新を可能にする。ＣＯＮＴＥ
ＸＴ ＩＤ更新のケースを除き、ＰＷＲＤＯＷＮはＴＣ
ＬＫに同期して変更され、デバッグセッションの開始時
にＡＲＭデバッグツールによってクリアされる。ＰＷＲ
ＤＯＷＮはトレースがイネーブルされる前に多くのサイ
クルを変えるので、ＥＴＭ１０のＣＬＫをゲート制御す
るのにＴＣＬＫに基づく信号を使用しても準安定性問題
を生じさせない。

【０１２８】１．２６．３ ＤＢＧＲＱ 先のＥＴＭの実現例と同じように、トリガー条件が生じ
た時は常にＤＢＧＲＱをアサートするよう、ＥＴＭ１０
をプログラムすることができる。ＤＢＧＲＱはＤＧＢＡ
ＣＫが発見されるまでアサートされたままである。ＤＢ
ＧＲＱはＡＲＭ１０２０Ｅの外部デバッグリクエストピ
ン、すなわちＥＤＢＧＲＱに接続しなければならない。
このＥＴＭ出力に対してはＡＲＭ１０２０Ｅからのエキ
ストラサポートは不要である。ＥＤＢＧＲＱ入力がＡＳ
ＩＣ内の他の、ある機能ブロックによって既に使用され
ている場合には、多数のＤＢＧＲＱ信号を共にＯＲ演算
することができる。このようにデバッグをイネーブリン
グすることは、任意の特定の命令境界に入るように保証
されていないことに留意すべきである。更に、ＡＲＭ１
０がそのときにハードウェアデバッグモードとなってい
いる場合、コアはＥＤＧＢＲＱを認識するにすぎない。

【０１２９】１．２６．４ ＴＤＯ ＥＴＭ１０は先のＥＴＭバージョンと同じＴＡＰインタ
ーフェース配線を使用する。ＴＤＯピンはＡＲＭ１０２
０Ｅのスキャン拡張入力ＳＤＯＵＴＢＳに接続されてお
り、ＥＴＭ１０のレジスタは先のＥＴＭ実現例と同じよ
うに、スキャンチェイン６によってアクセスされ、プロ
グラムされる。このＥＴＭ出力に対してはＡＲＭ１０２
０Ｅからのエキストラサポートは不要である。

【０１３０】コンフィギュレーション ＥＴＭ７／９は小、中および大コンフィギュレーション
で利用できていた。中および大コンフィギュレーション
は、別のエリアを代償にして、より多数のトリガーハー
ドウェアリソースおよび大きいＦＩＦＯ深さを提供す
る。新コンフィギュレーションと共にソフトマクロを単
に再合成するだけで、異なるＡＳＩＣアプリケーション
に対し、異なるコンフィギュレーションを選択できる。
ＥＴＭ１０は同様な範囲のコンフィギュレーションを提
供する。次の表は現在ＥＴＭ１０に対して提案されてい
るコンフィギュレーションを示す。ほとんどのトリガー
リソースはＥＴＭ７およびＥＴＭ９と同一であるが、例
外は、６４ビットコンパレータのサイズが大きくなって
いることにより、大コンフィギュレーションにおけるデ
ータコンパレータが８つから４つまで減少していること
である。各コンフィギュレーションにおける大きいＦＩ
ＦＯサイズはＡＲＭ１０２０Ｅの、より高い命令スルー
プット（すなわち性能）をサポートする必要があること
を示している。各コンフィギュレーションに対するＦＩ
ＦＯサイズは面積の影響および性能のモデル化からのフ
ィードバックに基づき増加できる。ＥＴＭ１０のコンフ
ィギュレーションに対して与えられるゲートカウントは
ＥＴＭ１０のｒｔｌモデルの初期の合成に基づく推定値
である。これら推定されたゲートカウントは最終実現例
で得られるカウントと異なる可能性が高い。大きいサイ
ズのＥＴＭ１０はＡＲＭ１０２００テストチップに挿入
されるものである。各カテゴリーにおけるＥＴＭ９用の
リソースの対応する数は比較のために括弧内に示されて
いる。

【０１３１】

【表１５】

【図面の簡単な説明】

【図１】オンチップトレーシング機構を提供するデータ
処理システムを略図で示す。

【図２】データをトレーシングする際のデータアクセス
ミスの問題を略図で示す。

【図３】データアクセスミスを取り扱うための３つの異
なるシステムのうちの１つを略図で示す。

【図４】データアクセスミスを取り扱うための３つの異
なるシステムのうちの１つを略図で示す。

【図５】データアクセスミスを取り扱うための３つの異
なるシステムのうちの１つを略図で示す。

【図６】トレーストリガー機構を示す。

【図７】データアクセスミスに対応するように構成でき
るトレーストリガー機構の動作量を示す。

【図８】データアクセスミスに対応するように構成でき
るトレーストリガー機構の動作量を示す。

【図９】トレーシング機構およびマルチワードデータ転
送命令をサポートするデータ処理システムを略図で示
す。

【図１０】マルチワードデータ転送命令を略図で示す。

【図１１】マルチワードデータ転送命令およびその結果
生じるトレースデータストリームにより途中で生じるト
レーストリガーポイントを略図で示す。

【図１２】オンチップトレーシングハードウェア内の制
御フローを示すフローチャートである。

【図１３】図９〜１２のシステムに従って発生されるト
レースデータを分析するためのシステム内で実行できる
処理オペレーションを略図で示す。

【符号の説明】

２ データ処理システム ４ 集積回路 ６ マイクロプロセッサコア ８ キャッシュメモリ １０ オンチップトレースモジュールコントローラ １２ オンチップトレースバッファ １４ 外部メモリ １６ プロセッサコア １８ 外部記憶装置

フロントページの続き (72)発明者 デイヴィッド ジェイムズ ウィリアムソ ン アメリカ合衆国 テキサス、オースティ ン、ガントクレスト ドライヴ 8113 (72)発明者 ポール ロバート ゴッチ イギリス国 ケンブリッジ、グワイダー ストリート 15エイ Ｆターム(参考） 5B042 GA15 GA33 HH30 MC07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 （ｉ）処理命令の制御によりデータ値を
   処理するようになっている処理回路と、 （ｉｉ）処理すべきデータ値を記憶するようになってい
   るメモリであり、前記処理回路は前記メモリ内に記憶さ
   れたデータ値にアクセスするためのデータアクセス命令
   に応答するものであるメモリと、 （ｉｉｉ）前記処理回路によって実行される処理命令お
   よび前記処理回路がアクセスするデータ値を識別するト
   レースデータストリームを発生するようになっているト
   レーシング回路とを備え、 （ｉｖ）前記データアクセス命令に対応するデータ値
   が、データミスが生じることなく前記データアクセスが
   行われた時、そのサイクルの次の処理サイクル時にアク
   セスされるようなデータミスがデータアクセス命令の結
   果生じることがあり、 （ｖ）前記トレーシング回路は、前記データミスに応答
   して、前記データミスが生じなかった場合、前記トレー
   スデータのストリーム内の前記データ値を識別するデー
   タが位置づけられるであろう位置に、データプレースホ
   ルダーを発生し、前記データ値に対する前記アクセスが
   行われた時、前記データ値を識別する後のデータ値をト
   レースデータの前記ストリーム内の後のポイントに挿入
   する、データを処理するための装置。
2. 【請求項２】 前記メモリが、キャッシュメモリとメイ
   ンメモリとを含み、アクセス中のデータ値が前記キャッ
   シュメモリ内に記憶されていない時にデータミスが生じ
   る、請求項１記載の装置。
3. 【請求項３】 前記データプレイスホルダーがタグ値を
   含み、前記後のデータ値が一致タグ値を含む、請求項１
   記載の装置。
4. 【請求項４】 複数のデータミスの結果、複数のデータ
   プレイスホルダーが発生され、対応するデータミスと異
   なる順序で後のデータ値を発生できる、請求項３記載の
   装置。
5. 【請求項５】 前記データプレイスホルダーがその時間
   にどれだけ多くの未解決の後のデータ値を待つかを識別
   するデータを含む、請求項１記載の装置。
6. 【請求項６】 トレースデータの前記ストリームが周期
   的同期化データを含み、前記同期化データがその時間に
   どれだけ多くの未解決の後のデータ値を待つかを識別す
   るデータを含む、請求項１記載の装置。
7. 【請求項７】 前記トレーシング回路が、１つ以上の前
   記データ値および該データ値に関連するメモリアドレス
   に関連するトリガー状態に応答してトレーシングオペレ
   ーションを制御するようになっている、請求項１記載の
   装置。
8. 【請求項８】 データミスが発生するデータ値に関連す
   るトリガー条件が、 （ｉ）前記データ値とアクセスし、前記トリガー条件に
   合致することが判るまでトリガーされないか、または （ｉｉ）アクセス時に前記データ値が前記トリガー条件
   を満たすと仮定し、前記データミス時にトリガーされる
   かのいずれかとなるように、前記トレーシング回路が完
   全一致信号に応答自在である、請求項７記載の装置。
9. 【請求項９】 前記完全一致信号がユーザーによって構
   成自在である、請求項８記載の装置。
10. 【請求項１０】 前記トリガー条件の使用に応じてハー
    ドウェア制御によって前記完全一致信号をセットする、
    請求項８記載の装置。
11. 【請求項１１】 前記完全一致信号が前記トレーシング
    回路の別の部分内に異なる値を有し、同時に双方の動作
    を生じさせるようになっている、請求項８記載の装置。
12. 【請求項１２】 （ｉ）処理命令の制御によりデータ値
    を処理する工程と、 （ｉｉ）処理すべきデータ値を記憶する工程とを備え、
    データアクセス命令が記憶されたデータ値にアクセスす
    るようになっており、 （ｉｉｉ）実行された処理命令およびアクセスされたデ
    ータ値を識別するトレースデータのストリームを発生す
    る工程とを備え、 （ｉｖ）前記データアクセス命令に対応するデータ値
    が、データミスが生じることなく前記データアクセスが
    行われた時、そのサイクルの次の処理サイクル時にアク
    セスされるようなデータミスがデータアクセス命令の結
    果生じることがあり、 （ｖ）前記トレーシング回路は、前記データミスに応答
    して、前記データミスが生じなかった場合、前記トレー
    スデータのストリーム内の前記データ値を識別するデー
    タが位置づけられるであろう位置に、データプレースホ
    ルダーを発生し、前記データ値に対する前記アクセスが
    行われた時、前記データ値を識別する後のデータ値をト
    レースデータの前記ストリーム内の後のポイントに挿入
    する、データを処理する方法。
13. 【請求項１３】 請求項１２の方法に従って発生したト
    レースデータのストリームを分析するように、データ処
    理装置を制御するためのコンピュータプログラムを支持
    するコンピュータプログラム製品。