JPH09218803A - データプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 外部バス形式や利用可能性を想定することな
くかつデータプロセッサ３の効率や速度に大きな影響を
与えることなく外部開発システム７がデータプロセッサ
３の内部動作を動的に観察可能な実時間トレース機能を
実現する。 【解決手段】 データプロセッサ３のデバッグモジュー
ル１０はＤＤＡＴＡ信号およびＰＳＴ信号を介して内部
動作情報を提供する並列出力ポートを提供する。ＤＤＡ
ＴＡ信号はオペランド値を反映するデータを提供しかつ
ＰＳＴ信号は中央処理ユニット９２の実行ステータスを
反映する符号化されたステータス情報を提供する。さら
に、ＤＤＡＴＡ信号はまた外部開発システム７が外部的
に見ることができるアドレスバスまたは外部的に見るこ
とができるデータバスを要求することなく正確なプログ
ラムフローをトレースできるようにするため捕捉された
命令アドレスプログラムフローの変更を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、かつより特定的にはデータ処理シス
テムにおいてデバッグ機能を行うための方法および装置
に関する。

【０００２】

【従来の技術】データ処理システムが設計されたとおり
動作しない場合、障害の源を識別するために種々の分析
技術を使用することができる。一般に、トレース機能
（ｔｒａｃｅ ｆｕｎｃｔｉｏｎｓ）およびブレークポ
イント機能（ｂｒｅａｋｐｏｉｎｔ ｆｕｎｃｔｉｏｎ
ｓ）がデータ処理システム内で行われてうまく作動しな
い回路の分離およびうまく作動しないソフトウエアプロ
グラムの訂正を助ける。

【０００３】これらの機能は外部ユーザがデータ処理動
作の実行の中間結果を観察できるようにする。トレース
機能は一般にデータ処理システムによってソフトウエア
プログラムの各命令または所定のグループの命令が実行
された後に該データ処理システムに含まれる選択された
レジスタおよびメモリのステータスを提供する。選択さ
れたレジスタおよびメモリのステータスを反映させるこ
とにより、トレース機能は外部ユーザにデータプロセッ
サまたはデータ処理システムの内部プログラミングモデ
ルに関する非常に詳細な情報を提供する。この情報によ
り、多くの形式のエラーは識別できかつ実質的に訂正で
きる。ブレークポイント機能もまたデータ処理システム
における誤ったソフトウエアコードまたは欠陥のある回
路を識別しかつ分離するための方法を提供する。ブレー
クポイント機能は、要するに、予めプログラムされた事
象が発生した場所においてソフトウエアプログラム中で
中断を生じさせるものである。次にソフトウエアプログ
ラムのステータスを判定するためにデータが得られる。
トレース機能と同様に、ブレークポイント機能は外部ユ
ーザがデータ処理のエラーが識別できるように選択され
たレジスタおよびメモリのおのおののステータスを確か
めることができるようにする。

【０００４】トレース機能およびブレークポイント機能
の双方は現在入手可能なデータ処理システムにおいて集
積回路化されてきており前に述べた分離および識別能力
を提供する。例えば、アメリカ合衆国、カリフォルニア
州、サンタ・クララのインテル・コーポレイションから
入手可能な、ｉ９６０Ｊｘマイクロプロセッサはトレー
ス事象（ｔｒａｃｅ ｅｖｅｎｔｓ）およびトレース障
害（ｔｒａｃｅ ｆａｕｌｔｓ）を発生する内部ブレー
クポイントレジスタを有する集積回路マイクロプロセッ
サである。ｉ９６０Ｊｘマイクロプロセッサにおいて
は、内部ブレークポイントレジスタは命令実行アドレス
に際してまたは種々のタイプのデータアクセスのアドレ
スに際してトラップまたは捕捉するのに専用のものであ
る。ｉ９６０Ｊｘマイクロプロセッサのトレーシング設
備を使用するためには、マイクロプロセッサを使用する
ソフトウエアは障害処理手順またはデバッグ用モニタプ
ログラムとのインタフェースを提供しなければならな
い。種々のトレーシングモードを可能にしかつトレーシ
ング機能を選択的にイネーブルしまたはディスエーブル
するためにいくつかのレジスタおよび制御ビットを操作
するためにもソフトウエアが必要とされる。

【０００５】同様に、アメリカ合衆国、カリフォルニア
州、サンタ・クララのインテル・コーポレイションから
入手可能な、８０４８６マイクロプロセッサは内部ブレ
ークポイントレジスタを備えた集積回路マイクロプロセ
ッサでありかつトレース機能を行うことができる。８０
４８６マイクロプロセッサでは、ブレークポイント命令
は内部ソフトウエアのデバッガ装置によって使用するた
めに実施されこの場合内部ソフトウエアは単にデータ処
理システムで動作するソフトウエアを参照するのみであ
る。一般の動作の間は、ソフトウエアデバッグプログラ
ムは実行されるソフトウエアコードの種別に依存するす
べての所望のブレークポイントにおいてブレークポイン
ト命令を実施することができる。前記８０４８６型マイ
クロプロセッサはまたトラップルーチンが実行された後
に割込みを実行する単一ステップのトラップ機能を実施
するためのメカニズムを提供する。

【０００６】

【発明が解決しようとする課題】前記ｉ９６０Ｊｘ型マ
イクロプロセッサおよび８０４８６型マイクロプロセッ
サはブレークポイントおよびトレース機能を集積してい
るが、該マイクロプロセッサのデバッグ機能は該マイク
ロプロセッサが通常の動作を中止しかつ特別のデバッグ
例外ルーチンに入ることを要求する。該デバッグ例外ル
ーチンの間は、マイクロプロセッサはそれらが通常の動
作の間に行うように機能せずかつ、従って、回路または
ソフトウエアの障害が同様に発生しないことがある。そ
の結果、外部ユーザはリアルタイムの障害状態が実際に
起こらない場合はいずれのマイクロプロセッサにおいて
も障害の根本原因を確認しかつ分離することができない
であろう。

【０００７】さらに、前記ｉ９６０Ｊｘ型マイクロプロ
セッサおよび前記８０４８６型マイクロプロセッサはい
ずれもブレークポイントおよびトレース機能の間にプロ
グラム制御を提供するためにマイクロプロセッサによっ
て実行される内部ソフトウエアデバッグプログラムを必
要とする。そのようなデバッグ制御を使用することは多
量のオーバヘッドを必要とする非常に侵入的な（ｉｎｔ
ｒｕｓｉｖｅ）方法のデバッグを提供する。また、デバ
ッグ用ソフトウエアを使用することは障害のマイクロプ
ロセッサにおける障害の回路またはシーケンスの真の反
映を与えることができない。

【０００８】従って、リアルタイムのトレースおよびリ
アルタイムのデバッグ機能の双方を提供するデータプロ
セッサの必要性が存在する。もしトレースおよびデバッ
グ機能の双方が通常動作の間に、かつ特別のデバッグモ
ードの動作においてではなく、データプロセッサの動作
を反映する方法で実行されれば、外部ユーザはデータプ
ロセッサの回路およびソフトウエアの障害をより正確に
識別しかつ訂正できるであろう。

【０００９】

【課題を解決するための手段】本発明はブレークポイン
トおよびトレース機能の双方をリアルタイムでかつ特別
のモードの動作を必要とすることなく提供できるデータ
処理システムを提供する。さらに、ブレークポイントお
よびトレース機能の双方はデータ処理システムによっ
て、データプロセッサが外部アドレスバスまたは外部デ
ータバスを介してアドレスおよびデータ情報を提供する
ためにテストされることを必要とすることなく実行でき
る。この外部バスからの独立性は本発明がサイズ、タイ
プ、プロトコル、または外部バスの存在にもかかわらず
種々のデータ処理システムに対し適用できる効率的なデ
バッグメカニズムを提供できるようにする。

【００１０】さらに、本発明はトレースおよびブレーク
ポイント機能をリアルタイムで実施するためのアーキテ
クチャおよび方法を提供する。テストされているデータ
プロセッサは典型的にはトレースおよびブレークポイン
ト機能が実行される前に動作を停止しまたは変更するこ
とを要求されない。従って、本発明は、データプロセッ
サが通常通り動作しておりかつデバッグ動作のための特
別のモードにない間に外部ユーザが障害を分離できるよ
うにする。また、本発明はリアルタイムのトレースまた
はリアルタイムのデバッグ動作の実行に応じて直接外部
ユーザにデータを提供する。トレース機能またはデバッ
グ機能を行うために外部ソフトウエアモニタプログラム
または外部エミュレータを必要とする従来技術の装置と
異なり、本発明はデータプロセッサの現在の動作を示す
データを外部ユーザに提供する。従って、本発明はデー
タプロセッサに大幅に侵入しまたは悪影響を与えること
なくトレースおよびデバッグ機能を提供する。本発明の
動作は引き続き詳細に説明する。

【００１１】

【発明の実施の形態】以下の説明では、本発明を実施す
るデータ処理システムの１実施形態の接続および動作に
つき非常に詳細に説明する。

【００１２】＜本発明の接続構成＞本発明の接続構成の
以下の説明では、用語「バス」は、データ、アドレス、
制御またはステータスのような、１つまたはそれ以上の
種々のタイプの情報を転送するために使用できる複数の
信号または導体に言及するために使用される。用語「肯
定する」および「否定する」は信号、ステータスビッ
ト、または同様の装置を、それぞれ、その論理的に真の
または論理的に偽の状態にする場合に使用される。もし
前記論理的に真の状態が論理レベル“１”であれば、前
記論理的に偽の状態は論理レベル“０”である。また、
もし前記論理的に真の状態が論理レベル“０”であれ
ば、前記論理的に偽の状態は論理レベル“１”である。

【００１３】さらに、ある数に先行する記号“＄”はそ
の数が１６進または１６をベースとする形式で表されて
いることを示す。ある数に先行する記号“％”はその数
がその２進または２をベースとした形式で表されている
ことを示す。

【００１４】次に図１を参照すると、図１は本発明の１
実施形態に係わるデータ処理システム５を示す。データ
処理システム５はデータプロセッサ３および外部開発シ
ステム（ｅｘｔｅｒｎａｌ ｄｅｖｅｌｏｐｍｅｎｔ
ｓｙｓｔｅｍ）７を具備する。データプロセッサ３はシ
ステムバスコントローラ８、コア（ｃｏｒｅ）９、スレ
イブモジュール１２、スレイブモジュール１３、マスタ
モジュール１４、およびデバッグモジュール１０を含
む。システムバスコントローラ８はＥ−バスを介して外
部装置（ここでは図示されていない）に結合されてい
る。システムバスコントローラ８はＳ−バスを介してス
レイブモジュール１２およびスレイブモジュール１３に
結合されている。該Ｓ−バスはスレイブモジュールバス
である。システムバスコントローラ８はＭ−バス２３を
介してコア９およびマスタモジュール１４に結合されて
いる。Ｍ−バス２３はマスタモジュールバスである。

【００１５】コア９は中央処理ユニット（ＣＰＵ）２、
メモリ管理ユニット（ＭＭＵ）／コントローラ４、およ
びメモリ６を具備する。中央処理ユニット２、ＭＭＵ／
コントローラ４、メモリ６、およびデバッグモジュール
１０はおのおの互いにＫ−バス２５を介して結合されて
いる。中央処理ユニット２およびメモリ６はまた直接Ｍ
ＭＵ／コントローラ４に接続されている。ＭＭＵ／コン
トローラ４は情報をＭ−バス２３を介してデータ処理シ
ステム５の残りの部分に提供する。中央処理ユニット２
はＣＰＳＴ信号を提供するためにおよびストール（Ｓｔ
ａｌｌ）信号を受信するためにデバッグモジュール１０
に結合されている。ＣＰＵ２はまた外部装置からリセッ
ト（Ｒｅｓｅｔ）信号を受信する。デバッグモジュール
１０はプロセッサステータス（ＰＳＴ）信号、デバッグ
データ（ＤＤＡＴＡ）信号、および開発シリアルデータ
出力（ｄｅｖｅｌｏｐｍｅｎｔ ｓｅｒｉａｌ ｄａｔ
ａｏｕｔ：ＤＳＤＯ）信号を外部ユーザに提供する。デ
バッグモジュール１０は開発シリアルデータ入力（ｄｅ
ｖｅｌｏｐｍｅｎｔ ｓｅｒｉａｌ ｄａｔａｉｎ：Ｄ
ＳＤＩ）信号、開発シリアルクロック（ＤＳＣＬＫ）、
およびブレークポイント（＊ＢＫＰＴ）信号をデータ処
理システム５の外部の装置（図示せず）から受け取る。
なお、ここで記号＊は信号の論理的反転を示し、いわゆ
るオーババー（ｏｖｅｒｂａｒ）に対応する。

【００１６】図２は、デバッグモジュール１０をより詳
細に示す。デバッグモジュール１０は制御回路２０、シ
リアルインタフェース３０、レジスタ３２、複数の制御
レジスタ４０、複数のハードウエアブレークポイントレ
ジスタ５０、制御回路６０、ＦＩＦＯ７０、複数のマル
チプレクサ８０、およびブレークポイント回路１００を
含む。

【００１７】前記＊ＢＫＰＴ信号は外部集積回路ピン
（図２には詳細に示されていない）を介して制御回路２
０に与えられる。制御回路２０は複数のビットを有する
「ステータス（Ｓｔａｔｕｓ）」信号を受信するために
複数の制御レジスタ４０に結合されている。制御回路２
０はブレークポイント回路１００に結合されて複数のビ
ットを有する「ブレークポイント（Ｂｒｅａｋｐｏｉｎ
ｔ）」信号を受け取る。制御回路２０は複数のビットを
有する「トレース（Ｔｒａｃｅ）」信号を提供するため
に制御回路６０に結合されている。制御回路２０は制御
バス１５を介して前記複数の制御レジスタ４０、前記複
数のハードウエアブレークポイントレジスタ５０、およ
びレジスタ３２に結合されている。制御回路２０は複数
の「ブレークポイント制御」信号および「バス要求」信
号をＣＰＵ２に提供する。制御回路２０はまたＣＰＵ２
によって提供される「バス承認」信号を受信する。

【００１８】前記複数の制御レジスタ４０はレジスタ３
２からマルチビットシリアル情報信号を受け取る。前記
複数の制御レジスタ４０は複数のビットを有する「構成
（Ｃｏｎｆｉｇｕｒａｔｉｏｎ）」信号を制御回路６０
に提供する。ブレークポイント回路１００はＫ−バス２
５からＫＡＤＤＲ（Ｋアドレス）信号およびＫＤＡＴＡ
信号を受信する。前記複数のハードウエアブレークポイ
ントレジスタ５０はまた複数のビットを有する「内部デ
ータ」信号をレジスタ３２に提供する。Ｋ−バス２５は
また前記複数のハードウエアブレークポイントレジスタ
５０に提供されている。Ｋ−バス２５はＫＡＤＤＲ信
号、ＫＤＡＴＡ信号、およびＫＣＯＮＴＲＯＬ信号の集
まりであることに注意を要する。これらＫＡＤＤＲ、Ｋ
ＤＡＴＡ、およびＫＣＯＮＴＲＯＬ信号のおのおのはブ
レークポイント回路１００に入力される。

【００１９】シリアルインタフェース３０は、それぞ
れ、第１および第２の集積回路ピンからＤＳＤＩおよび
ＤＳＣＬＫ信号を受信する。シリアルインタフェース３
０はＤＳＤＯ信号を第３の集積回路ピンに提供する。シ
リアルインタフェース３０はレジスタ３２に結合されて
いる。レジスタ３２は前記複数の制御レジスタ４０およ
び前記複数のハードウエアブレークポイントレジスタ５
０に結合されてマルチビット（シリアル情報）信号を提
供する。

【００２０】制御回路６０は「ストール」信号をＣＰＵ
２に提供する。制御回路６０はまた「ＦＩＦＯ制御」信
号をＦＩＦＯ７０にかつ「Ｍｕｘ制御」信号を複数のマ
ルチプレクサに提供する。ＦＩＦＯ７０はＫ−バス２５
に結合されて前記ＫＡＤＤＲおよびＫＤＡＴＡ信号を受
信する。ＦＩＦＯ７０はまたＦＩＦＯ信号を提供するた
めに前記複数のマルチプレクサ８０に結合されている。
ＦＩＦＯ７０はまた「フル（Ｆｕｌｌ）」信号を制御回
路６０に提供する。前記複数のマルチプレクサ８０はＣ
ＰＵ２からＣＰＳＴ信号を受信する。前記複数のマルチ
プレクサ８０はＤＤＡＴＡ信号およびＰＳＴ信号を提供
する。

【００２１】制御回路２０はシリアルインタフェース３
０を動作させるためにおよびレジスタ３２内の情報の格
納を制御するために必要な信号を提供する。いったんレ
ジスタ３２にデータがロードされると、制御回路２０は
このデータを制御回路４０または前記複数のハードウエ
アブレークポイントレジスタ５０の適切な宛先へと転送
するよう指令する。制御回路２０によって実行される制
御機能は「制御」バス１５によって通信される。ロード
動作の実行を制御することに加えて、制御回路２０は制
御回路４０からステータス情報を受信しかつブレークポ
イント回路１００からブレークポイント情報を受信す
る。制御回路２０は集合的に該ステータス情報およびブ
レークポイント情報を使用して前記「バス要求」信号、
「ブレークポイント制御」信号、および「トレース」信
号を発生する。

【００２２】図３は、ブレークポイント回路１００をよ
り詳細に示す。ブレークポイント回路１００はアドレス
ブレークポイントハイレジスタ（ＡＢＨＲ）１１０、ア
ドレスブレークポイントローレジスタ（ＡＢＬＲ）１２
０、比較器１３０、比較器１４０、データブレークポイ
ントマスクレジスタ（ＤＢＭＲ）１５０、データブレー
クポイントレジスタ（ＤＢＲ）１６０、一時データレジ
スタ１７０、比較器１８０、プログラムカウンタブレー
クポイントマスクレジスタ（ＰＢＭＲ）１９０、プログ
ラムカウンタブレークポイントレジスタ（ＰＢＲ）１１
５、一時プログラムカウンタ（ＰＣ）レジスタ１２５、
および比較器１３５を具備する。

【００２３】制御バス１５はＡＢＨＲ １１０，ＡＢＬ
Ｒ １２０，ＤＢＭＲ １５０，ＤＢＲ １６０，ＰＢ
ＭＲ １９０，およびＰＢＲ １１５のおのおのの入力
に結合されている。前記「シリアル情報」信号はＡＢＨ
Ｒ １１０，ＡＢＬＲ １２０，ＤＢＭＲ １５０，お
よびＤＢＲ１６０のおのおのの入力に結合されている。
前記ＫＣＯＮＴＲＯＬ信号はＰＢＭＲ １９０，ＰＢＲ
１１５，および一時ＰＣレジスタ１２５のおのおのの
入力に結合されている。ＡＢＨＲ １１０の第１の出力
は前記ＫＡＤＤＲ信号に結合されている。制御バス１５
はまた一時レジスタ１７０および１２５に結合されてい
る。前記「シリアル情報」信号は比較器１３０の第１の
入力に結合されている。前記ＫＡＤＤＲ信号は第２の入
力を比較器１３０に提供する。ＡＢＬＲ １２０は第１
の入力を比較器１４０に提供しかつ前記ＫＡＤＤＲ信号
は第２の入力を比較器１４０に提供する。比較器１３０
の出力および比較器１４０の出力はともに前記「ブレー
クポイント」信号導体に結合されている。

【００２４】ＤＢＭＲ １５０の出力は比較器１８０の
イネーブル入力に結合されている。ＤＢＲ １６０の出
力は比較器１８０の第１の入力に結合されている。前記
ＫＤＡＴＡ信号は一時データレジスタ１７０の入力に結
合されている。一時データレジスタ１７０の出力は比較
器１８０の第２の入力にかつ前記「内部データ」信号に
結合されている。比較器１８０の出力は前記「ブレーク
ポイント」信号導体に結合されている。

【００２５】ＰＢＭＲ １９０の出力は比較器１３５の
イネーブル入力に結合されている。ＰＢＲ １１５の出
力は比較器１３５の第１の入力に結合されている。前記
ＫＣＯＮＴＲＯＬ信号は一時プログラムカウンタレジス
タ１２５の入力に結合されている。一時ＰＣレジスタ１
３５の出力は比較器１３５の第２の入力に結合されてい
る。比較器１３５の出力は前記「ブレークポイント」信
号導体に結合されている。

【００２６】図１２は中央処理ユニット２の一部をより
詳細に示す。中央処理ユニット２の該部分は命令フェッ
チパイプライン（ＩＦＰ）２１０およびオペランド実行
パイプライン（ＯＥＰ）２２０を具備する。ＩＦＰ ２
１０は命令アドレス発生回路２０２、命令フェッチ回路
２０４、およびＦＩＦＯ命令バッファ２０６を含む。Ｏ
ＥＰ ２２０はオペランドフェッチ回路２１２、および
アドレス発生回路２１４を具備する。

【００２７】命令アドレス発生回路２０２の出力はバッ
ファ２０８の第１の入力に結合されている。命令フェッ
チ回路２０４の出力はＦＩＦＯ命令バッファ２０６およ
びオペランドフェッチ回路２１２の双方に結合されてい
る。ＦＩＦＯ命令バッファ２０６の出力はオペランドフ
ェッチ回路２１２に結合されている。アドレス発生回路
２１４の第１の出力はバッファ２０８の第２の入力に結
合されている。アドレス発生回路２１４の第２の出力は
バッファ２１６に結合されている。

【００２８】バッファ２１６の第１の出力はオペランド
フェッチ回路２１２におよび命令フェッチ回路２０４に
結合されている。バッファ２１６の第２の出力はＫＤＡ
ＴＡ信号を提供する。該ＫＤＡＴＡ信号はまたバッファ
２１６に提供される。バッファ２０６の出力は前記ＫＡ
ＤＤＲ信号を提供する。

【００２９】＜レジスタの説明＞図４は、複数の制御レ
ジスタ４０の一部をより詳細に示す。本発明の１つの実
施形態では、前記複数の制御レジスタ４０の該部分はト
リガ定義レジスタ（Ｔｒｉｇｇｅｒ Ｄｅｆｉｎｉｔｉ
ｏｎ ｒｅｇｉｓｔｅｒ：ＴＤＲ）および構成／ステー
タスレジスタ（ＣＳＲ）を含む。

【００３０】前記ＴＤＲはデバッグモジュール１０の構
成を記憶しかつパイプライン化条件の下で実行される選
択された機能のための制御を提供する。本発明のこの実
施形態では、トリガは１または２レベルトリガとして構
成され、この場合ビット３１〜１６は第２のレベルのト
リガを規定しかつビット１５〜０は第１のレベルのトリ
ガを規定する。該トリガが２レベルトリガとして構成さ
れる場合、該トリガは条件構成（ｃｏｎｄｉｔｉｏｎａ
ｌ ｃｏｎｓｔｒｕｃｔ）と同様に機能する。例えば、
もし第１の条件、またはレベル、のトリガが満たされれ
ば、第２の条件、またはレベル、が、トリガがデータ処
理システム５によって実行されるべきブレークポイント
機能を可能にする前に満たされなければならない。これ
は以下の表のように言い換えることができる。

【００３１】

【表１】もし第１の条件が満たされ、次に、もし第２の
条件が満たされれば、次にトリガ。 （Ｉｆ １ｓｔ ｃｏｎｄｉｔｉｏｎ ｉｓ ｓａｔｉ
ｓｆｉｅｄ，ｔｈｅｎ ｉｆ ２ｎｄ ｃｏｎｄｉｔｉ
ｏｎ ｉｓ ｓａｔｉｓｆｉｅｄｔｈｅｎ ＴＲＩＧＧ
ＥＲ．）

【００３２】前記ＴＤＲに含まれるビットのおのおのの
機能につき引き続きより詳細に説明する。

【００３３】ＴＤＲが図７により詳細に示されている。
該ＴＤＲのＰＣＩビットは「プログラムカウンタブレー
クポイント反転（Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ Ｂ
ｒｅａｋｐｏｉｎｔ Ｉｎｖｅｒｔ）」ビットである。
もしＰＣＩビットが肯定されれば、プログラムカウンタ
ブレークポイントは前記プログラムカウンタブレークポ
イント（ＰＢＲ）およびプログラムカウンタブレークポ
イントマスク（ＰＢＭＲ）レジスタで規定される範囲の
外側で開始される。もしＰＣＩビットが否定されれば、
プログラムカウンタのブレークポイントは前記ＰＢＲお
よびＰＢＭＲで規定される範囲内で規定される。

【００３４】プログラムカウンタブレークポイントイネ
ーブル（Ｅｎａｂｌｅ Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅ
ｒ Ｂｒｅａｋｐｏｉｎｔ：ＥＰＣ）ビットは選択的
に、それが肯定されたとき、プログラムカウンタブレー
クポイント、ＰＢＲおよびＰＢＭＲ、に対するトリガの
依存性をイネーブルする。前記ＥＰＣビットが否定され
たとき、プログラムカウンタのブレークポイントはディ
スエーブルされる。

【００３５】肯定されたとき、イネーブルアドレスブレ
ークポイントロー（ＥｎａｂｌｅＡｄｄｒｅｓｓ Ｂｒ
ｅａｋｐｏｉｎｔ Ｌｏｗ：ＥＡＬ）ビットは前記複数
のハードウエアブレークポイントレジスタ５０の「アド
レスブレークポイントレジスタ」のＡＢＬＲに格納され
たアドレスがブレークポイントトリガとして機能できる
ようにする。従って、もしＥＡＬビットが肯定されれ
ば、前記ＫＡＤＤＲ信号を介して転送されるアドレス値
が前記「アドレスブレークポイントレジスタ」のＡＢＬ
Ｒに格納されたアドレス値と同じ場合にブレークポイン
トはトリガする。

【００３６】「イネーブルアドレスブレークポイントレ
ンジ（Ｅｎａｂｌｅ Ａｄｄｒｅｓｓ Ｂｒｅａｋｐｏ
ｉｎｔ Ｒａｎｇｅ：ＥＡＲ）」ビットは該ビットが肯
定されたとき前記複数のハードウエアブレークポイント
レジスタ５０の「アドレスブレークポイントレジスタ」
のＡＢＨＲおよびＡＢＬＲによって規定される包括的レ
ンジ（ｉｎｃｌｕｓｉｖｅ ｒａｎｇｅ）に際してブレ
ークポイントがトリガできるようにする。従って、もし
前記ＥＡＲビットが肯定されれば、前記ＫＡＤＤＲ信号
を介して転送されるアドレス値が前記「アドレスブレー
クポイントレジスタ」のＡＢＬＲおよびＡＢＨＲに格納
されたアドレス値によって規定される範囲内にある場合
にブレークポイントはトリガする。

【００３７】肯定されたとき、「イネーブルアドレスブ
レークポイント反転（ＥｎａｂｌｅＡｄｄｒｅｓｓ Ｂ
ｒｅａｋｐｏｉｎｔ Ｉｎｖｅｒｔｅｄ：ＥＡＩ）」ビ
ットは前記複数のハードウエアブレークポイントレジス
タ５０の「アドレスブレークポイントレジスタ」のＡＢ
ＬＲおよびＡＢＨＲによって規定される範囲を除いた、
または該範囲の外側の、アドレス範囲に際してブレーク
ポイントがトリガできるようにする。従って、ＥＡＩビ
ットが肯定されたとき、前記ＫＡＤＤＲ信号を介して転
送されるアドレス値が前記「アドレスブレークポイント
レジスタ」のＡＢＬＲに格納されたアドレス値より小さ
いか、あるいは前記「アドレスブレークポイントレジス
タ」のＡＢＨＲに格納されたアドレス値より大きい場合
にブレークポイントはトリガする。

【００３８】「データブレークポイント反転（Ｄａｔａ
Ｂｒｅａｋｐｏｉｎｔ Ｉｎｖｅｒｔ：ＤＩ）」ビッ
トはそれが肯定されたとき複数のデータブレークポイン
ト比較器の論理的センス（ｌｏｇｉｃａｌ ｓｅｎｓ
ｅ）を反転する。該ＤＩビットは前記複数のハードウエ
アブレークポイントレジスタ５０のＤＢＲ内にプログラ
ムされたデータ値と等しくないデータ値の出現にもとづ
きトリガを展開するために使用できる。

【００３９】肯定されたとき、「上位上部データバイト
のためのデータブレークポイントイネーブル（Ｅｎａｂ
ｌｅ Ｄａｔａ Ｂｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈ
ｅＵｐｐｅｒ Ｕｐｐｅｒ Ｄａｔａ Ｂｙｔｅ：ＥＤ
ＵＵ）ビットは前記ＫＤＡＴＡ信号およびＫ−バス２５
を介して転送されるデータ値のビット３１〜２４にもと
づきデータブレークポイントのトリガを可能にする。同
様に、肯定されたとき、「上位中部データバイトのため
のデータブレークポイントイネーブル（Ｅｎａｂｌｅ
Ｄａｔａ Ｂｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈｅ Ｕ
ｐｐｅｒ Ｍｉｄｄｌｅ Ｄａｔａ Ｂｙｔｅ：ＥＤＭ
Ｕ）」ビットは前記ＫＤＡＴＡ信号およびＫ−バス２５
を介して転送されるデータ値のビット２３〜１６にもと
づきデータブレークポイントのトリガを可能にする。さ
らに、肯定されたとき、「下位中部データバイトのため
のデータブレークポイントイネーブル（ＥｎａｂｌｅＤ
ａｔａ Ｂｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈｅ Ｌｏ
ｗｅｒ ＭｉｄｄｌｅＤａｔａ Ｂｙｔｅ：ＥＤＬＭ）
ビットは前記ＫＤＡＴＡ信号およびＫ−バス２５を介し
て転送されるデータ値のビット１５〜８に基づきデータ
ブレークポイントのトリガを可能にする。また、肯定さ
れたとき、「下位下部データバイトのためのデータブレ
ークポイントイネーブル（Ｅｎａｂｌｅ Ｄａｔａ Ｂ
ｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈｅ Ｌｏｗｅｒ Ｌ
ｏｗｅｒ Ｄａｔａ Ｂｙｔｅ：ＥＤＬＬ）」ビットは
前記ＫＤＡＴＡ信号およびＫ−バス２５を介して転送さ
れるデータ値のビット８〜０にもとづきデータブレーク
ポイントのトリガを可能にする。

【００４０】「上位データワードのためのデータブレー
クポイントイネーブル（Ｅｎａｂｌｅ Ｄａｔａ Ｂｒ
ｅａｋｐｏｉｎｔ ｆｏｒ ｔｈｅ Ｕｐｐｅｒ Ｄａ
ｔａＷｏｒｄ：ＥＤＷＵ）」ビットは肯定されたとき前
記ＫＤＡＴＡ信号およびＫ−バス２５を介して転送され
るデータ値のビット３１〜１６にもとづきデータブレー
クポイントのトリガを可能にする。「下位データワード
のためのデータブレークポイントイネーブル（Ｅｎａｂ
ｌｅ Ｄａｔａ Ｂｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈ
ｅ Ｌｏｗｅｒ Ｄａｔａ Ｗｏｒｄ：ＥＤＷＬ）」ビ
ットは肯定されたとき前記ＫＤＡＴＡ信号およびＫ−バ
ス２５を介して転送されるデータ値のビット１５〜０に
基づきデータブレークポイントのトリガを可能にする。

【００４１】「データロングワードのためのデータブレ
ークポイントイネーブル（Ｅｎａｂｌｅ Ｄａｔａ Ｂ
ｒｅａｋｐｏｉｎｔ ｆｏｒ ｔｈｅ Ｄａｔａ Ｌｏ
ｎｇｗｏｒｄ：ＥＤＬＷ）」ビットは肯定されたとき前
記ＫＤＡＴＡ信号およびＫ−バス２５を介して転送され
るデータ値のビット３１〜０にもとづきデータブレーク
ポイントのトリガを可能にする。前記ＥＤＵＵ，ＥＤＵ
Ｍ，ＥＤＬＭ，ＥＤＬＬ，ＥＤＷＵ，ＥＤＷＬ，および
ＥＤＬＷビットの内のいずれのものの肯定もデータブレ
ークポイントのトリガを可能にすることに注目すべきで
ある。一般に必要とされるように、前記与えられた条件
はデータブレークポイントが実際にトリガされる前に生
じるべきである。もし前記ＥＤＵＵ，ＥＤＵＭ，ＥＤＬ
Ｍ，ＥＤＬＬ，ＥＤＷＵ，ＥＤＷＬ，およびＥＤＬＷビ
ットのおのおのが否定されれば、前記データブレークポ
イントのトリガは本発明の１実施形態ではディスエーブ
ルされる。

【００４２】さらに、本発明のこの実施形態において
は、データブレークポイントのトリガはミスアラインの
（ｍｉｓａｌｉｇｎｅｄ）またはアンアラインの（ｕｎ
ａｌｉｇｎｅｄ）オペランド参照に応じて発生するよう
にすることができる。ミスアラインのまたはアンアライ
ンのオペランド参照に応じたブレークポイントトリガの
この発生は以下の方法を使用する。バイトサイズの参照
に対しては、適切な組のデータビットがオペランドアド
レスの２つの下位ビットの関数としてプログラムされ
る。以下の例を参照されたい。

【００４３】

【表２】ＫＡＤＤＲ［１：０］＝００であれば、ＫＤＡ
ＴＡ［３１：２４］がプログラムされ、ＫＡＤＤＲ
［１：０］＝０１であれば、ＫＤＡＴＡ［２３：１６］
がプログラムされ、ＫＡＤＤＲ［１：０］＝１０であれ
ば、ＫＤＡＴＡ［１５：８］がプログラムされ、かつＫ
ＡＤＤＲ［１：０］＝１１であれば、ＫＤＡＴＡ［７：
０］がプログラムされる。

【００４４】ワードサイズの参照については、前記ＫＤ
ＡＴＡ信号を介して転送されるデータ値のビット３１〜
１６またはビット１５〜０が前記ＫＡＤＤＲ信号のビッ
ト１の関数としてプログラムされることになる。もし前
記ＫＡＤＤＲ信号のビット１が論理“０”の値であれ
ば、ビット３１〜１６がプログラムされる。もし前記Ｋ
ＡＤＤＲ信号のビット１が論理“１”の値であれば、ビ
ット１５〜０がプログラムされる。ロングワードの参照
に対しては、前記ＫＡＤＤＲ信号のビット３１〜０がプ
ログラムされる。

【００４５】「イネーブルブレークポイントレベル（Ｅ
ｎａｂｌｅ ＢｒｅａｋｐｏｉｎｔＬｅｖｅｌ：ＥＢ
Ｌ）」ビットは肯定されたときブレークポイントトリガ
のための包括的イネーブル（ｇｌｏｂａｌ ｅｎａｂｌ
ｅ）として作用する。もし該ＥＢＬビットか肯定されな
ければ、すべてのブレークポイントトリガはディスエー
ブルされる。

【００４６】「トリガ応答制御（Ｔｒｉｇｇｅｒ Ｒｅ
ｓｐｏｎｓｅ Ｃｏｎｔｒｏｌ：ＴＲＣ）」値はデータ
処理システム５が完成したトリガ条件に応答する様式を
決定する。前記トリガ応答は複数の集積回路ピンによっ
て提供される前記ＤＤＡＴＡ信号を介して外部ユーザに
表示される。前記ＴＲＣ値が％０１の論理値を有する場
合、ブレークポイント回路１００によって検出されるハ
ードウエアブレークポイント条件の発生はＣＰＵ２への
前記「ブレークポイント」信号を肯定するよう制御回路
２０をイネーブルする。前記「ブレークポイント」信号
の肯定はＣＰＵ２に対しデータ処理命令の通常の実行を
割込み可能なポイントで中止させる。前記ＴＲＣ値が％
１０の論理値を有する場合、ハードウエアブレークポイ
ント条件の発生は制御回路２０に対しＣＰＵ２へのデバ
ッグ割込み信号を肯定するようイネーブルする。該デバ
ッグ割込み信号が肯定されたとき、ＣＰＵ２は割込み可
能なポイントで通常の実行を中止しかつ予め定められた
例外処理ルーチンを実行する。

【００４７】前記「構成ステータスレジスタ（ＣＳ
Ｒ）」は図８により詳細に示されている。該ＣＳＲはデ
ータ処理システム５のＣＰＵ２、ＭＭＵ／コントローラ
４、メモリ６、およびデバッグモジュール１０の動作構
成を規定する。データ処理システム５の構成を規定する
ことに加え、ＣＳＲはブレークポイント回路１００の状
態を指示するステータス情報を含む。

【００４８】データ処理システムがリセットされた場合
にはＣＳＲはクリアされることに注目すべきである。さ
らに、ＣＳＲは、データ処理システムがバックグランド
デバッグ動作モードにある場合に外部開発システム（こ
こでは図示されていない）によって読まれかつ書かれる
ことができる。前記バックグランドデバッグ動作モード
は後により詳細に説明する。ＣＳＲに含まれるおのおの
のビットの機能は後により詳細に説明する。

【００４９】図７に示されるように、ＣＳＲはデータ処
理システム５におけるハードウエアのブレークポイント
機能についてのリードオンリステータス情報を規定しか
つ提供する。「ブレークポイントステータス」フィール
ドに格納された情報はブレークポイント回路１００によ
って提供されるブレークポイントトリガ情報に応じて前
記複数の制御レジスタ４０によって発生される。「ステ
ータス」フィールドに格納された情報は前記複数の制御
レジスタ４０におけるＴＤＲの関数である。前記「ステ
ータス」フィールドが＄０の論理値を記憶していると
き、いずれのハードウエアブレークポイントもイネーブ
ルされない。前記「ステータス」フィールドが＄１の論
理値を記憶しているとき、デバッグモジュール１０はレ
ベル１のブレークポイントがトリガされるのを待機して
いる。前に述べたように、レベル１のブレークポイント
の属性は「トリガ定義レジスタ（ＴＤＲ）」のビット１
５〜０によって規定される。もし＄２の論理値がＣＳＲ
の「ステータス」フィールドに記憶されておれば、レベ
ル１のブレークポイントがトリガされている。前記「ス
テータス」フィールドが＄５の論理値を記憶している場
合は、デバッグモジュール１０はレベル２のブレークポ
イントがトリガされるのを待機している。前に述べたよ
うに、レベル２のブレークポイントの属性は前記「トリ
ガ定義レジスタ（ＴＤＲ）」のビット３１〜１６によっ
て規定される。もし＄６の論理値がＣＳＲの「ステータ
ス」フィールドに記憶されておれば、レベル２のブレー
クポイントがトリガされている。

【００５０】前記ＣＳＲの「ステータス」フィールドに
おいて反映されたブレークポイントステータスは前記Ｄ
ＤＡＴＡ信号を提供する複数の外部集積回路ピンを介し
て外部ユーザ（図２には示されていない）に提供され
る。前記ＤＤＡＴＡ信号は該信号がＫ−バス２５によっ
て捕捉されたデータを表示していない場合に前記ブレー
クポイントステータスを反映する。さらに、前記ＣＳＲ
の内容は任意の時間にシリアルインタフェース３０を使
用して読めることに注意を要する。従って、前記ブレー
クポイントステータスは２つの手段、すなわち前記ＤＤ
ＡＴＡ信号が捕捉されたデータを表示していない場合は
前記ＤＤＡＴＡ信号、またはシリアルインタフェース３
０を使用した「ＣＳＲ読取り（ＲＥＡＤ ＣＳＲ）」コ
マンド、を介して得ることができる。

【００５１】前記ＣＳＲはまた４ビット値を提供し、こ
れは外部開発システム７へのバックグランドまたは背景
デバッグモードへのエントリステータスを示す。前記４
ビット値の最初のビットはＦＯＦビットである。肯定さ
れたとき、フォールト・オン・フォールト（Ｆａｕｌｔ
−ｏｎ−Ｆａｕｌｔ：ＦＯＦ）」ビットはデータ処理シ
ステム５のＣＰＵ２の破滅的な停止が生じておりかつデ
ータ処理システム５は強制的にバックグランドのデバッ
グモードの動作に入れられたことを示す。該バックグラ
ンドのデバッグモードの動作は後により詳細に説明す
る。前記ＦＯＦビットはＣＳＲの内容の読取りに応じて
クリアされる。

【００５２】肯定されたとき、前記「ハードウエアブレ
ークポイントトリガ（ＴＲＧ）」ビットはハードウエア
のブレークポイントがデータ処理システム５のＣＰＵの
動作を停止したことを示す。肯定されたとき、前記ＴＲ
Ｇビットはデータ処理システム５が強制的にバックグラ
ンドのデバッグモードの動作に入れられたことを示す。
ＴＲＧビットはＣＳＲの内容の読取りに応じてあるいは
シリアルインタフェース３０を介して直列的に提供され
る「ゴー（Ｇｏ）」コマンドの受信に応じてクリアされ
る。

【００５３】前記「プロセッサホールト（Ｈａｌｔ）」
ビットはそれが肯定されたときＣＰＵ２が停止すべきこ
とを指定する命令をＣＰＵ２が実行したことを示す。肯
定されたとき、前記ホールトビットはデータ処理システ
ム５がバックグランドの動作モードに入るよう強制され
たことを示す。該ホールトビットはＣＳＲの内容の読取
りに応じてあるいはシリアルインタフェース３０を介し
て直列的に提供される「ゴー」コマンドの受信に応じて
クリアされる。

【００５４】前記「ＢＫＰＴ肯定（ＢＫＰＴ）」ビット
は＊ＢＫＰＴ信号が肯定されかつＣＰＵ２に提供された
ことを示す。肯定されたとき、ＢＫＰＴビットはデータ
処理システム５がバックグランドのデバッグモードの動
作に入るよう強制されたことを示す。ＢＫＰＴビットは
ＣＳＲの内容の読出しに応じてあるいはシリアルインタ
フェース３０を介して直列的に提供される「ゴー」コマ
ンドの受信に応じてクリアされる。

【００５５】肯定されたとき、「デバッグレジスタへの
プロセッサ書込み禁止（Ｉｎｈｉｂｉｔ Ｐｒｏｃｅｓ
ｓｏｒ Ｗｒｉｔｅｓ ｔｏ Ｄｅｂｕｇ Ｒｅｇｉｓ
ｔｅｒｓ：ＩＰＷ）」ビットは前記複数のハードウエア
ブレークポイントレジスタ５０へのおよび前記複数の制
御レジスタ４０への書込み動作を禁止する。ＩＰＷビッ
トは外部開発システム７のような外部開発システムから
提供されるコマンドによってのみ変更することができ
る。ＩＰＷビットは効果的にＣＰＵ２が外部開発システ
ム７によって複数の制御レジスタ４０および複数のブレ
ークポイントレジスタ５０に書き込まれたデバッグ情報
をオーバライトすることを禁止する（ｌｏｃｋｓ ｏｕ
ｔ）。

【００５６】肯定されたとき、「エミュレータモードで
のプロセッサ参照強制（ＦｏｒｃｅＰｒｏｃｅｓｓｏｒ
Ｒｅｆｅｒｅｎｃｅｓ ｉｎ Ｅｍｕｌａｔｏｒ Ｍ
ｏｄｅ：ＭＡＰ）」ビットはデータ処理システムがエミ
ュレータモードで動作しているときにすべての参照（ｒ
ｅｆｅｒｅｎｃｅｓ）を特別のアドレス空間にマッピン
グするよう強制する。もしＭＡＰビットが否定されれ
ば、すべてのエミュレータモードの参照はメモリ６のス
ーパバイザのテキストおよびデータ空間へとマッピング
される。

【００５７】本発明はスーパバイザ、または特権モード
の論理的拡張である特別の動作モードとしてエミュレー
タモードを含む。この特別の動作モードは本発明のこの
実施形態では３つの可能な指示子の内の１つの肯定に応
じて入る。いったんエミュレータモードに入ると、すべ
ての通常の入力／出力割込みは無視することができかつ
データプロセッサ３は任意選択的にすべてのメモリ参照
を「別の空間（ａｌｔｅｒｎａｔｅ ｓｐａｃｅ）」へ
と強制することができる。前記ＭＡＰビットはデータプ
ロセッサ３のこの動作を制御する。エミュレータモード
の動作は典型的には外部開発システム７がこの別のまた
は代わりの空間へのすべてのメモリ参照をインタセプト
しかつある形式のデバッグ機能をサポートするのに必要
な命令およびデータ値を提供できるようにするために使
用される。前記別の空間の再マッピングは状態「通常
の」システムメモリを変更することなく外部開発システ
ム７がデータプロセッサ３の動作の制御を得ることがで
きるようにするために提供される。本発明のこの実施形
態では、データプロセッサ３はＲＴＥ（Ｒｅｔｕｒｎｆ
ｒｏｍ Ｅｘｃｅｐｔｉｏｎ：例外からの戻り）のよう
な、特別の命令が実行されるまでエミュレータモードに
留まっている。その時点で、データプロセッサ３はエミ
ュレータモードを退出しかつＣＰＵ２は通常の動作モー
ドに戻る。

【００５８】本実施形態では、エミュレータモードのエ
ントリ（ｅｎｔｒｙ）およびエグジット（ｅｘｉｔ）は
ＰＳＴ信号を介して外部ユーザに通知されることに注意
を要する。ＰＳＴ信号の＄Ｄの値はエミュレータモード
へのエントリを示しかつＰＳＴ信号の＄７の値はエミュ
レータモードからのエグジットを示す。ＰＳＴ信号によ
って提供されるエミュレータモードの動作へのエントリ
および該動作からのエグジットの指示はそれが外部開発
システム７に対しハードウエアブレークポイントがトリ
ガされたことの指示を与えるため特に重要である。従っ
て、シリアルインタフェース３０を介して提供されるシ
リアルポートは外部メモリロケーションからデバッグ情
報を取り出すために使用することができる。

【００５９】もし前記ＭＡＰビットが否定されれば、す
べてのエミュレータモードのメモリ参照は通常通りスー
パバイザアクセスへとマッピングされ、それによってオ
ンチップメモリ、外部メモリ、および入力／出力装置の
ようなシステム資源が参照できるようになる。

【００６０】さらに、本発明のこの実施形態において
は、エミュレータモードの動作に入るために３つの方法
が実施されている。第１の方法では、もし「トレース例
外に応じてのエミュレーションモード強制（Ｆｏｒｃｅ
Ｅｍｕｌａｔｉｏｎ Ｍｏｄｅ ｏｎ Ｔｒａｃｅ
Ｅｘｃｅｐｔｉｏｎ：ＴＲＣ）」ビットが肯定されれ
ば、ソフトウエアのトレース例外の発生はデータプロセ
ッサ３をエミュレータモードの動作に入るよう強制す
る。これは外部開発システム７によって制御されかつデ
ータプロセッサ３上で動作しているソフトウエアデバッ
ガによって制御されない単一命令のデバッガルーチンを
作成するためのメカニズムである。

【００６１】第２の方法においては、もし「エミュレー
ションモード強制（Ｆｏｒｃｅ Ｅｍｕｌａｔｉｏｎ
Ｍｏｄｅ：ＥＭＵ）」ビットが肯定されれば、データプ
ロセッサ３はリセット例外プロセッサを開始する。前と
同様に、この方法は外部開発システム７がデータ処理シ
ステム１０をそれが命令の処理を開始する前に制御でき
るようにする。

【００６２】第３の方法はトリガされたハードウエアブ
レークポイントに応じてデバッグ割込みが肯定された場
合にデータプロセッサ３がエミュレータモードに入るこ
とができるようにする。前記ＴＤＲのＴＲＣフィールド
はエミュレータモードへのエントリを備えたデバッグ割
込みを発生するためにハードウエアのブレークポイント
トリガの使用をプログラムするために用いることができ
る。

【００６３】「デバッグデータ制御（Ｄｅｂｕｇ Ｄａ
ｔａ Ｃｏｎｔｒｏｌ：ＤＤＣ）」値は前記ＤＤＡＴＡ
信号を介して外部開発システムに提供されるべきオペラ
ンドデータを捕捉するための構成制御情報を提供する。
前記ＤＤＣ値が％００である場合は、ＤＤＡＴＡ信号に
対してオペランドデータは表示されない。前記ＤＤＣ値
が％０１である場合は、Ｍ−バス２３を介して通信され
るすべての書込みデータは捕捉されかつＤＤＡＴＡ信号
に対して表示される。前記ＤＤＣ値が％１０である場合
は、Ｍ−バス２３を介して通信されるすべての読出しデ
ータはＤＤＡＴＡ信号に対して捕捉されかつ表示され
る。前記ＤＤＣ値が％１１である場合は、Ｍ−バス２３
を介して通信されるすべての読出しおよび書込みデータ
はＤＤＡＴＡ信号に対して捕捉されかつ表示される。前
記ＤＤＣ値によって特定される情報の形式とは独立に、
ＤＤＡＴＡ信号はオペランドのリファレンスサイズによ
って規定されるバイトの数を表示する。オペランドがＣ
ＳＲのＤＤＣフィールドの制御の下に捕捉される場合
は、ＤＤＡＴＡ信号に対して表示されるバイトの数は実
行されているリファレンスのタイプによって決定され
る。もし前記オペランドが１バイトとして参照されれ
ば、８ビットのデータが表示される。もし前記オペラン
ドがワードとして参照されれば、１６ビットのデータが
表示される。同様に、もし前記オペランドがロングワー
ドとして参照されれば、３２ビットのデータが表示され
る。前記ＤＤＣはＭ−バス２３の読出しおよび書込み動
作を捕捉するための能力を提供する。しかしながら、前
記オペランドのリファレンスサイズはＤＤＡＴＡ信号に
対して実際に表示されるバイトの数を決定する。

【００６４】「分岐目標バイト（Ｂｒａｎｃｈ Ｔａｒ
ｇｅｔ Ｂｙｔｅｓ：ＢＴＢ）」値はＤＤＡＴＡ信号に
対して表示されるべき分岐目標またはターゲットアドレ
スのバイトの数を規定する。ＢＴＢ値が％００である場
合は、分岐目標アドレスの何らのバイトもＤＤＡＴＡ信
号に対して表示されない。ＢＴＢ値が％０１である場合
は、分岐目標アドレスの下位２バイトがＤＤＡＴＡ信号
に対して表示される。前記ＢＴＢ値が％１０である場合
は、分岐目標アドレスの下位３バイトがＤＤＡＴＡ信号
に対して表示される。前記ＢＴＢ値か％１１である場合
は、分岐目標またはターゲットアドレスの全４バイトが
ＤＤＡＴＡ信号に対して表示される。ＤＤＡＴＡ信号は
一般にデータを最下位から最上位の順序で出力すること
に注目すべきである。これは捕捉されたオペランドなら
びに分岐目標アドレスに対して当てはまる。さらに、動
作の間に、制御回路６０の制御の下に、ＦＩＦＯ格納バ
ッファ７０は変形（ｖａｒｉａｎｔ）アドレシングモー
ドを使用する取られた分岐動作に関連するターゲットま
たは目標アドレスのみを捕捉する。該変形アドレシング
モードはアドレスがプログラムカウンタの相対、または
絶対アドレスによって提供されず、何らかの他の手段に
よって計算されるアドレシングモードである。そのよう
な目標アドレスは典型的には例外ベクトル、ならびに例
外からの戻り（ｒｅｔｕｒｎ−ｆｒｏｍ−ｅｘｃｅｐｔ
ｉｏｎ：ＲＴＥ）、サブルーチンからの戻り（ｒｅｔｕ
ｒｎ−ｆｒｏｍ−ｓｕｂｒｏｕｔｉｎｅ：ＲＴＳ）命令
およひ何らかの形式のジャンプ（ＪＭＰ）およびサブル
ーチンへのジャンプ（ｊｕｍｐ−ｔｏ−ｓｕｂｒｏｕｔ
ｉｎｅ：ＪＳＲ）に関連する。

【００６５】「デバッグモードイネーブル（Ｅｎａｂｌ
ｅ Ｄｅｂｕｇ Ｍｏｄｅ：ＥＮＤ）」ビットはもし肯
定されれば前記ＰＳＴおよびＤＤＡＴＡ信号の通常の動
作をディスエーブルする。さらに、このビットがイネー
ブルされたとき、データプロセッサ３のＣＰＵ２は内部
状態情報の８ビットのベクトルを出力する。

【００６６】肯定されたとき、「非パイプライン化モー
ド（Ｎｏｎ−ＰｉｐｅｌｉｎｅｄＭｏｄｅ：ＮＰＬ）」
ビットはＣＰＵ２を非パイプライン動作モードで動作す
るよう強制する。非パイプライン動作モードにあると
き、データ処理システム３は２つまたはそれ以上の引き
続く命令の間にオーバラップなしに一度に単一の命令を
効果的に実行する。

【００６７】肯定されたとき、「係属中の割込み無視
（Ｉｇｎｏｒｅ Ｐｅｎｄｉｎｇ Ｉｎｔｅｒｒｕｐｔ
ｓ：ＩＰＩ）」ビットはデータ処理システム５が単一命
令ステップ（ｓｉｎｇｌｅ−ｉｎｓｔｒｕｃｔｉｏｎ−
ｓｔｅｐ）モードで動作している場合にＣＰＵ２がいず
れの係属中の割込み要求も無視するよう強制する。

【００６８】「単一ステップモード（Ｓｉｎｇｌｅ−Ｓ
ｔｅｐ Ｍｏｄｅ：ＳＳＭ）」ビットはそれが肯定され
たときＣＰＵ２が単一命令ステップモードで動作するよ
う強制する。該単一命令ステップモードにある間に、Ｃ
ＰＵ２は単一の命令を実行しかつ次に停止する。ＣＰＵ
２が停止している間に、バックグランドデバッグモード
に関連するいずれかのコマンドを実行できる。「ゴー
（ＧＯ）」コマンドの受信に応じて、ＣＰＵ２は次の命
令を実行しかつ次に再び停止する。このプロセスが単一
命令ステップモードがディスエーブルされるまで継続す
る。

【００６９】「バッファディスエーブル記憶（Ｓｔｏｒ
ｅ Ｂｕｆｆｅｒ Ｄｉｓａｂｌｅ：ＳＢＤ）」ビッ
ト、「Ｋ−バスＲＡＭディスエーブル（Ｋ−Ｂｕｓ Ｒ
ＡＭＤｉｓａｂｌｅ：ＫＡＤ）」ビット、「Ｋ−バスＲ
ＯＭディスエーブル（Ｋ−Ｂｕｓ ＲＯＭ Ｄｉｓａｂ
ｌｅ：ＫＯＤ）」ビット、および「Ｋ−バスキャッシュ
ディスエーブル（Ｋ−Ｂｕｓ Ｃａｃｈｅ Ｄｉｓａｂ
ｌｅ：ＫＣＤ）」ビットは集合的に使用されて外部開発
システム７がデバッグの目的でデタープロセッサ３の通
常の構成をオーバライド（ｏｖｅｒｒｉｄｅ）できるよ
うにする。特に、前記ＳＢＤビットはＭＭＵ／コントロ
ーラ４内に位置する任意選択的なＦＩＦＯ格納バッファ
の使用をディスエーブルしかつＦＩＦＯ格納バッファ７
０と混同すべきではない。前記ＫＡＤビットはメモリブ
ロック６の使用がバイパスされかつＭ−バス２３のアク
セスを強制できるようにする。メモリブロック６はＲＡ
Ｍモジュール、ＲＯＭモジュール、および／またはキャ
ッシュモジュールを含むことができる。前記ＫＡＤ，Ｋ
ＯＤ，およびＫＣＤビットはそれぞれこれらのモジュー
ルのおのおのによって提供される機能をディスエーブル
するために使用される。

【００７０】前記複数のハードウエアブレークポイント
レジスタ５０は図５により詳細に示されている。該複数
のハードウエアブレークポイントレジスタ５０のおのお
のの機能の概略的な説明を行う。前記複数のハードウエ
アブレークポイントレジスタ５０のおのおのの機能のよ
り詳細な説明は後に行う。

【００７１】図５において、前記アドレスブレークポイ
ントレジスタ（ＡＢＬＲおよびＡＢＨＲ）はブレークポ
イント機能をトリガするために使用できるデータ処理シ
ステム５のオペランドの論理アドレス空間にある領域を
規定する。ＡＢＬＲおよびＡＢＨＲのおのおのに格納さ
れたアドレス値はＫ−バス２５を介して転送されるアド
レス値と比較される。さらに、以下の説明では、ブレー
クポイント機能を実行するために満たされなければなら
ない１組の条件はトリガ（ｔｒｉｇｇｅｒ）と称され
る。

【００７２】前記アドレス属性ブレークポイントレジス
タ（ＡＡＢＲ）は図６により詳細に示されている。アド
レス属性ブレークポイントレジスタはブレークポイント
機能のためのトリガにおいて整合されるべき複数のアド
レス属性およびマスクを規定する。ＡＢＬＲおよびＡＢ
ＬＲアドレス値のように、ＡＡＢＲに格納される属性値
はＫ−バス２５を介して転送されるアドレス属性信号と
比較される。

【００７３】前記ＡＡＢＲの下位５ビット、「転送タイ
プ（Ｔｒａｎｓｆｅｒ Ｔｙｐｅ：ＴＴ）」値および
「転送モディファイア（Ｔｒａｎｓｆｅｒ Ｍｏｄｉｆ
ｉｅｒ：ＴＭ）」値は集合的に、データ処理システム５
がバックグランドデバッグモードにある間にメモリ参照
を実行する場合に使用されるアドレス空間を規定する。
前記ＴＴ値は転送がスーパバイザオペランドであるか、
スーパバイザ命令であるか、ユーザオペランドである
か、あるいはユーザ命令であるかを示す。

【００７４】前記複数のハードウエアブレークポイント
レジスタ５０のおのおのは２つの機能に使われることに
注目すべきである。データプロセッサ３が背景デバッグ
モードの動作にあるとき、前記複数のハードウエアブレ
ークポイントレジスタ５０はメモリおよびプロセッサの
参照動作の実行の間に使用される。データプロセッサ３
が背景デバッグ動作モードにない場合は、前記複数のハ
ードウエアブレークポイントレジスタ５０はハードウエ
アブレークポイントを検出するために使用される。

【００７５】前記複数のハードウエアブレークポイント
レジスタ５０がハードウエアブレークポイントを検出す
るために使用される場合は、前記ＡＡＢＲレジスタは４
つのフィールドと４つの同等のマスクフィールドを含
む。前記ＴＴおよびＴＭフィールドはアクセスされてい
るアドレス空間を規定する。表１はこれらのフィールド
のおのおのに対する符号化を示す。

【００７６】

【表３】 ＴＴ ＴＭ アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００ ００１ ユーザオペランド ００ ０１０ ユーザ命令 ００ １０１ スーパバイザオペランド ００ １１０ スーパバイザ命令 ０１ ｘｘｘ 未使用 １０ １０１ エミュレータモードオペランド（ＭＡＰ＝１であれば） １０ １１０ エミュレータモード命令（ＭＡＰ＝１であれば） １１ ０００ ＣＰＵ空間 １１ ００１ 割込みアクノレッジ １１ ０１ｘ 割込みアクノレッジ １１ １ｘｘ 割込みアクノレッジ

【００７７】「アドレス空間」はしばしば行われている
特権の動作レベル（ユーザモードまたはスーパバイザモ
ード）および参照の形式（オペランド、命令フェッチ）
によって規定されることに注意を要する。また、前記Ｔ
ＴおよびＴＭ値はブレークポイント位置をより正確に規
定するために使用される。

【００７８】前記ＡＡＢＲにおける次の値、「サイズ
（Ｓｉｚｅ：ＳＺ）」値は、アドレス範囲に加えて、Ｋ
−バス２５を介して転送されるサイズ属性はＡＡＢＲの
前記ＳＺビットに格納された値に対応しなければならな
いことを示す。同様に、「読出し／書込み（Ｒｅａｄ／
Ｗｒｉｔｅ：Ｒ）」値がＡＡＢＲに格納される。前記Ｒ
値は読出しまたは書込み動作にもとづくトリガ条件がア
ドレスにもとづく比較において適用されるべきことを示
す。

【００７９】上に述べたビットは前記複数のハードウエ
アブレークポイントレジスタ５０がブレークポイントモ
ニタとして動作している場合に使用される。これらのビ
ットはＫ−バス２５属性情報と比較される。一例とし
て、前記複数のブレークポイントレジスタ５０をユーザ
モードの、ワードサイズのオペランド読出しのみがトリ
ガされるようにプログラムすることができる。従って、
ＡＡＢＲのこれらのビットはアドレスブレークポイント
の規定または定義に対する付加的な限定（ｑｕａｌｉｆ
ｉｃａｔｉｏｎｓ）を提供するために使用できる。

【００８０】さらに、ＡＡＢＲはそれぞれ個々のビット
をブレークポイント規定からマスクアウトする能力を提
供する属性マスクビットを含む。

【００８１】前記ＡＡＢＲの最上位ビット、「読出し／
書込みマスク（ＲＭ）」ビット、は読出しまたは書込み
動作にもとづくトリガ条件がアドレスにもとづく比較に
おいて無視されるべきことを示す。従って、もし該ＲＭ
ビットが肯定されれば、前記Ｒビットは比較動作の間無
視される。次の１組のビット、「サイズマスク（Ｓ
Ｍ）」値、はアドレスのサイズにもとづくトリガ条件が
アドレスにもとづく比較において無視されるべきことを
示す。例えば、もし前記ＳＭ値におけるビットが肯定さ
れれば、前記ＳＺ値における対応するビットはアドレス
比較機能において無視される。

【００８２】「転送タイプマスク（Ｔｒａｎｓｆｅｒ
Ｔｙｐｅ Ｍａｓｋ：ＴＴＭ）」値は前記０ＴＴ値に対
応する。該ＴＴＭ値におけるあるビットが肯定されたと
き、前記ＴＴ値の対応するビットは引き続くアドレス比
較において無視される。同様に、「転送モディファイア
マスク（Ｔｒａｎｓｆｅｒ Ｍｏｄｉｆｉｅｒ Ｍａｓ
ｋ：ＴＭＭ）」値は前記ＴＭ値に対応する。ＴＭＭフィ
ールドのあるビットが肯定されたとき、ＴＭ値の対応す
るビットは引き続くアドレス比較において無視される。

【００８３】前記複数のハードウエアブレークポイント
レジスタ５０はまた複数のプログラムカウンタブレーク
ポイントレジスタを含む。該複数のプログラムカウンタ
ブレークポイントレジスタはブレークポイント機能をト
リガするために使用できるデータ処理システム５の命令
論理アドレス空間における領域を規定する。前記「プロ
グラムカウンタブレークポイント（ＰＢＲ）」値は前記
「プログラムカウンタブレークポイントマスク（ＰＢＭ
Ｒ）」レジスタに格納された値によってマスクすること
ができる。本発明の１実施形態では、ＰＢＭＲに記憶さ
れた対応するゼロの値を有するＰＢＲ中のビットのみが
データ処理システム５のプログラムカウンタ値との比較
動作において使用される。該プログラムカウンタ値はデ
ータ処理システム５のＣＰＵ２のプログラムカウンタレ
ジスタ（ここでは示されていない）に格納される。

【００８４】前記プログラムカウンタブレークポイント
レジスタに加えて、前記複数のハードウエアブレークポ
イントレジスタ５０は複数の「データブレークポイント
レジスタ」を含む。該複数のデータブレークポイントレ
ジスタは「データブレークポイントレジスタ（ＤＢ
Ｒ）」および「データブレークポイントマスクレジスタ
（ＤＢＭＲ）」を含む。前記ＤＢＲはデータ処理システ
ム５がデバッグ動作を行っている場合にトリガを形成す
るために使用できる特定のデータパターンを規定するデ
ータ値を格納する。前記ＤＢＭＲに格納されたデータマ
スク値は前記ＤＢＲに格納されたデータ値をマスクす
る。従って、本発明の１実施形態では、ＤＢＭＲに格納
された対応するゼロの値を有するＤＢＲに格納されたビ
ットのみがＫ−バス２５を介して転送されるデータ信号
と比較されてトリガ条件が適合しているかを判定する。

【００８５】＜動作の説明＞以下の説明のために、デバ
ッグサポートの概略的な主題は独自の要件および独自の
機能を有する３つの別個の領域に区分することができ
る。本発明はリアルタイムのトレースのサポート、バッ
クグランドデバッグ動作モード、およびリアルタイムの
デバッグのサポートを提供する。図１のデータ処理シス
テム５は本発明の１つの実施形態を示している。

【００８６】データ処理システム５においては、データ
プロセッサ３は情報を通信するために外部開発システム
（ｅｘｔｅｒｎａｌ ｄｅｖｅｌｏｐｍｅｎｔ ｓｙｓ
ｔｅｍ）７に接続されている。次に、外部開発システム
７は通信された情報を使用してデータプロセッサ３にお
ける障害のある回路およびエラーのあるソフトウエアコ
ードを識別しかつ分離するよう設計されたデバッグ動作
を行う。外部開発システム７はデータプロセッサ３と前
記ＤＳＤＩ，ＤＳＣＬＫ，ＤＳＤＯ，ＤＤＡＴＡ，ＰＳ
Ｔおよび他の入力／出力信号を介して通信する。前記Ｄ
ＳＤＩ，ＤＳＣＬＫおよびＤＳＤＯ信号は外部開発シス
テム７とデータプロセッサ３との間のシリアル通信手段
を提供する。前記ＤＤＡＴＡ信号はデータプロセッサ３
から外部開発システム７へデバッグ情報を提供する。Ｃ
ＳＲの構成に応じて、デバッグモジュール１０は前記Ｄ
ＤＡＴＡ信号の上に表示するためあるオペランドおよび
分岐ターゲットアドレスを捕捉することができる。さら
に、ＣＰＵ２はＣＳＲに格納された構成値にかかわりな
く捕捉されかつＤＤＡＴＡ信号上に表示された命令を実
行することができる。前記ＰＳＴ信号は外部開発システ
ム７へ内部プロセッサステータスを提供する。従って、
プログラム動作の実行の間に、前記ＤＤＡＴＡおよびＰ
ＳＴ信号はデータプロセッサ３によって実行される現在
の動作を反映するために集合的にアクセスできる。

【００８７】動作においては、コア９はＣＰＵ２、ＭＭ
Ｕ／コントローラ４、およびメモリ６を接続するために
Ｋ−バス２５を使用する。本発明のこの実施形態では、
Ｋ−バス２５は高速の、単一サイクルのアクセスバスで
ある。メモリ６はランダムアクセスメモリ（ＲＡＭ）、
リードオンリメモリ（ＲＯＭ）、キャッシュブロック、
およびそれらの任意の組合わせを含むことができる。す
べての他のシステムモジュールおよびペリフェラルはＭ
−バス２３を介してコア９に結合される。Ｍ−バス２３
は複数のバスマスタの内の１つによって開始されるデー
タ転送を行うために使用される内部マルチマスタバスで
ある。システムバスコントローラ８は複数の機能を提供
する。システムバスコントローラ８はもし外部Ｅ−バス
が存在すれば、内部Ｍ−バス２３と外部Ｅ−バスの間の
インタフェースを提供する。さらに、システムバスコン
トローラ８はＳ−バスによるすべてのデータ転送を制御
するための焦点（ｆｏｃａｌ ｐｏｉｎｔ）として作用
する。前記Ｓ−バスはタイマおよびシリアル通信チャネ
ルのような単純なスレイブ周辺モジュール（１２および
１３）をデータ処理システム５内へ接続するために使用
される。

【００８８】本発明においては、データプロセッサ３は
データ転送のためのコスト効率のよいメカニズムを提供
するためにいくつかの層のバス帯域幅を有する。コア９
は性能を最大にするために高速の、単一サイクルのＫ−
バス２５と相互接続される。この高速バスに直接結合さ
れない転送については、Ｍ−バス２３がコア９およびマ
スタモジュール１４のような内部バスマスタのいずれか
から帯域幅を提供する。システムバスコントローラ８は
内部Ｍ−バス２３および外部Ｅ−バス（もし存在すれ
ば）の間での接続を提供し、一方またスレイブモジュー
ル１２および１３のようなスレイブ周辺モジュールに対
するローコストの、より低い帯域幅のＳ−バスによるす
べてのデータ転送のための制御機能を提供する。デバッ
グモジュール１０はすべてのプロセッサ開始（ｐｒｏｃ
ｅｓｓｏｒ−ｉｎｉｔｉａｔｅｄ）メモリアクセスの非
侵入的な（ｎｏｎ−ｉｎｔｒｕｓｉｖｅ）観察を可能に
するためにＫ−バス２５に接続されている。デバッグモ
ジュール１０はまた外部開発システム７への接続を提供
する。

【００８９】図１のデバッグモジュール１０は３つの前
に述べたデバッグ動作の内のおのおのをサポートするた
めの論理回路を提供する。デバッグモジュール１０の動
作は引き続きより詳細に説明する。

【００９０】＜リアルタイムトレース機能＞本発明は重
要な、かつ今まで存在しなかった、リアルタイムトレー
ス機能を提供する。該リアルタイムトレース機能は、外
部開発システム７のような、外部ユーザがデータプロセ
ッサ３の内部動作を動的に観察できるようにする。さら
に、このリアルタイムトレース機能はシステムの内部動
作に対するそのような観察可能性を、データ処理システ
ム５の効率および速度に大きな影響を与えることなく提
供することができる。データ処理システム５のデバッグ
モジュール１０は前記ＤＤＡＴＡおよびＰＳＴ信号を介
して外部ユーザに内部動作情報を提供するために並列出
力ポートを与える。前記ＤＤＡＴＡ信号はオペランドデ
ータを反映するデータを提供しかつＰＳＴ信号はＣＰＵ
２の外部ステータスを反映する符号化されたステータス
情報を提供する。さらに、前記ＤＤＡＴＡ信号はまた捕
捉された命令アドレスプログラムフローの変更を提供し
外部開発システムが外部的に見ることができるアドレス
バスまたは外部的に見ることができるデータバスを必要
とすることなく正確なプログラムフローをトレースでき
るようにする。前記ＤＤＡＴＡ信号上に表示される情報
はＰＳＴ信号上におけるステータス情報と同期している
ことに注意を要する。従って、外部ユーザはデータプロ
セッサ３の動作を中止することなく、しかもこの実行経
路を見ることができるようにするため特別のデバッグ動
作モードを必要とすることなくプログラムの動的な実行
経路を決定するために前記ＤＤＡＴＡおよびＰＳＴ信号
をデコードすることができる。

【００９１】リアルタイムトレースの実行の間における
データ処理システム５の動作につき引き続きより詳細に
説明する。説明に先立ち、ＰＳＴ信号の符号化（ｅｎｃ
ｏｄｉｎｇｓ）に関し簡単に説明する。ＰＳＴ信号の符
号化を示す表が図１０に与えられている。

【００９２】図１０はＰＳＴ信号のビット３〜０を介し
て与えられる値とＣＰＵ２のステータスとの間の関係を
示す。ＰＳＴ信号が％００００の値を提供する場合、前
の動作がまだ完了しておらずかつ実行は単に継続する。
もし％０００１の値が与えられれば、ＰＳＴ信号は命令
の実行が開始されつつあることを示す。ＰＳＴ信号が％
００１１の値を有する場合は、データ処理システムはユ
ーザモードの動作に入りつつある。もしＰＳＴ信号によ
って％０１００の値が提供されれば、データ処理システ
ム５は「パルス」またはＷＤＤＡＴ命令の実行を開始し
ている。該「パルス」オペコードは単にこの特別のＰＳ
Ｔ符号化を発生し、一方前記ＷＤＤＡＴＡオペコードは
オペランドが捕捉されかつＣＳＲによって規定される構
成にかかわりなくＤＤＡＴＡ上に表示させる。これはメ
モリオペランド、例外スタックフレームまたはソフトウ
エアマーカを直接前記ＤＤＡＴＡ信号上に表示するため
の簡単なメカニズムを提供する。

【００９３】もし前記ＰＳＴ信号によって％０１０１の
値が提供されれば、データ処理システム５は取られた分
岐動作（ｔａｋｅｎ Ｂｒａｎｃｈ ｏｐｅｒａｔｉｏ
ｎ）の実行を開始している。もし％０１１１の値がＰＳ
Ｔ信号によって提供されれば、データ処理システム５は
ＲＴＥ命令の実行を開始しつつある。ＰＳＴ信号が％１
０００の値を提供する場合、データ処理システム５はＤ
ＤＡＴＡ信号により１バイト転送を開始している。ＰＳ
Ｔ信号が％１００１の値を提供する場合、データ処理シ
ステム５はＤＤＡＴＡ信号により２バイト転送を開始し
ている。ＰＳＴ信号が％１０１０の値を提供する場合、
データ処理システム５はＤＤＡＴＡ信号により３バイト
転送を開始しつつある。ＰＳＴ信号が％１０１１の値を
提供する場合、データ処理システム５はＤＤＡＴＡ信号
により第４バイトの転送を開始している。もしＰＳＴ信
号が％１１００の論理値を有する場合、データ処理シス
テム５のＣＰＵ２は例外処理ルーチンを実行しつつあ
る。同様に、もしＰＳＴ信号が％１１０１の論理値を有
する場合、データ処理システム５のＣＰＵ２は例外を処
理しつつある。この値は例外が検出されたときから例外
処理ルーチンの第１の命令がフェッチされるまでＰＳＴ
信号上で肯定される。同様に、もしＰＳＴ信号が％１１
０１の論理値を有する場合、データ処理システム５のＣ
ＰＵは例外ルーチンを処理しておりこれはエミュレータ
モードの動作へのエントリを生じさせる。ＰＳＴ信号が
％１１１０である場合は、データ処理システム５のＣＰ
Ｕ２は停止しかつ割込みを待機している。ＰＳＴ信号が
％１１１１である場合は、データ処理システム５のＣＰ
Ｕ２は停止する（ｈａｌｔｅｄ）。

【００９４】前に説明したように、符号化されたＰＳＴ
およびＤＤＡＴＡ信号によって集合的に提供されるプロ
セッサのステータス情報はデータ処理システム５の動的
な実行経路を完全に追跡するために外部プログラムモデ
ルとともに使用することができる。

【００９５】リアルタイムのトレース機能を可能にする
ため、ＤＤＡＴＡ信号は分岐ターゲット命令アドレスを
表示するよう構成されなければならない。典型的には、
この構成はデータ処理システム５がその通常の実行を開
始する前に達成される。ＤＤＡＴＡ信号を構成するた
め、外部開発システム７は複数の制御レジスタ４０にお
けるＣＳＲレジスタに値を書き込むことができる。ＣＳ
Ｒレジスタは図８に示されている。この書込み機能を達
成するため、外部開発システム７は前記ＣＳＲにデータ
をロードするためコマンドをＤＳＤＩおよびＤＳＣＬＫ
信号の双方を使用してシリアルインタフェース３０にシ
フト入力する。本発明の１実施形態では、該コマンドの
第１の部分はＤＳＤＩ信号によって提供されかつＤＳＣ
ＬＫ信号によってクロック入力される。前記コマンドの
付加的な部分はその後提供される。前記コマンドのすべ
ての部分は１６ビットのパケットの情報が完成するまで
レジスタ３２に格納される。本発明の別の実施形態では
本発明のこの実施形態で必要とされる１６ビットより多
くのまたは少ないビットを含めることができることに注
意を要する。

【００９６】ここに説明される本発明の実施形態では、
ＣＳＲに値を書き込む命令は４８ビット長であり、１６
ビットのオペコードおよび３２ビットのデータを備えて
いる。レジスタ３２は１６ビット幅にすぎない。従っ
て、最初の１６ビットのパケットの情報が完成したと
き、該情報は制御回路２０に転送され、そこでデコード
されかつ引続く動作が構築される。第２の１６ビットの
パケットの情報がレジスタ３２にロードされたとき、該
情報は前記「シリアル情報」信号を介して複数の制御レ
ジスタ４０に転送される。制御回路２０から制御バス１
５によって提供される制御情報を使用して、前記「シリ
アル情報」信号の内容はディスティネーションレジス
タ、前記ＣＳＲ、の上位部分にロードされる。同様に、
第３の１６ビットのパケットの情報がレジスタ３２にロ
ードされかつ次に前記複数の制御レジスタ４０に転送さ
れる。前と同様に、制御回路２０によって供給される信
号を使用して、前記「シリアル情報」信号の内容がＣＳ
Ｒの下位部分にロードされる。このようにして、４８ビ
ットの命令全体が直列的にデバッグモジュール１０内に
シフトされ、そこでデコードされかつオペランド値がＣ
ＳＲにロードされる。

【００９７】その後のデータはＤＳＤＩ信号を介して外
部開発システム７によって直列的に提供される。前に説
明したように、ＤＳＤＩ信号によって提供されるその後
のデータはＤＳＣＬＫ信号を介してクロック入力され
る。該データビットのおのおのは１６ビットのパケット
の情報が完成するまでレジスタ３２に格納される。第２
の１６ビットのパケットの情報が完成したとき、該情報
は前記「シリアル情報」信号を介して前記複数の制御レ
ジスタ４０に転送される。該第２の１６ビットのパケッ
トの情報はビット３１〜１６としてＣＳＲに格納され
る。その後、付加的な情報が直列的に外部開発システム
７によってＤＳＤＩおよびＤＳＣＬＫ信号を介してレジ
スタ３２に提供される。第３の１６ビットのパケットの
情報が完成したとき、該情報は前記「シリアル情報」信
号を介して複数の制御レジスタ４０に転送される。該第
３の１６ビットのパケットの情報はビット１５〜０とし
てＣＳＲに格納される。

【００９８】前のパラグラフにおいて、ＤＤＡＴＡ信号
の構成は外部開発システム７によりＣＳＲに書き込まれ
た値によって決定された。本発明の別の実施形態では、
前記ＤＤＡＴＡ信号はデータプロセッサ４のＣＰＵ２に
よってＣＳＲに書き込まれた値によって構成することが
できる。ＣＰＵ２が前記値をＣＳＲに書き込むとき、前
記値は図６に示されるブレークポイント回路１００の一
時レジスタ１７０に提供される。前記値はＫ−バス２５
の前記ＫＤＡＴＡ信号を介して一時レジスタ１７０に提
供される。一時レジスタ１７０から、前記値は１６ビッ
トのパケットでレジスタ３２に転送されかつ格納され
る。ＣＳＲへのＣＰＵ書込みのために、前記ＫＤＡＴＡ
信号を介して転送されるオペランド値はＫ−バス２５を
介してＣＰＵ２から制御回路２０に提供される制御信号
を使用して一時データレジスタ１７０に捕捉される。従
って、前記複数の制御レジスタ４０にとっては、前記値
は外部開発システム７からレジスタ３２に提供されるも
のと同じに見える。

【００９９】前記オペランドが外部開発システム７によ
り提供されるかあるいはＣＰＵ２により提供されるかに
かかわらず、オペランドおよび関連するオペランドはリ
アルタイムのトレース機能を達成するために前記ＤＤＡ
ＴＡ信号を構成するためＣＳＲに格納されなければなら
ない。ＣＳＲにおいては、前記デバッグデータ制御（Ｄ
ＤＣ）および前記分岐ターゲットバイト（ＢＴＢ）値は
外部開発システム７にトレース情報を提供するため正し
くＤＤＡＴＡ信号を構成するように書き込まれなければ
ならない。前に述べたように、前記デバッグデータ制御
（ＤＤＣ）値はＤＤＡＴＡ信号を介して外部開発システ
ムに提供されるべきオペランドデータを捕捉するために
構成制御情報を提供する。前記ＤＤＣ値が％００である
場合は、何らのオペランドデータもＤＤＡＴＡ信号上に
表示されない。前記ＤＤＣ値が％０１である場合は、Ｍ
−バス２３を介して通信されるすべての書込みデータは
捕捉されかつＤＤＡＴＡ信号上に表示される。前記ＤＤ
Ｃ値が％１０である場合は、Ｍ−バス２３を介して通信
されるすべての読出しデータは捕捉されかつＤＤＡＴＡ
信号上に表示される。前記ＤＤＣ値が％１０である場合
は、Ｍ−バス２３を介して通信されるすべての読出しお
よび書込みデータは捕捉されかつＤＤＡＴＡ信号上に表
示される。ＤＤＣ値によって特定される情報の形式とは
独立に、前記ＤＤＡＴＡ信号はオペランド参照サイズに
よって規定される数のバイトを表示する。例えば、バイ
ト表示は８ビット長であり、ワード表示は１６ビット長
であり、かつロング表示は３２ビット長である。オペラ
ンドがＣＳＲのＤＤＣフィールドの制御のもとに捕捉さ
れたとき、ＤＤＡＴＡ信号上に表示されるバイトの数は
実行されている参照の形式によって決定される。もし前
記オペランドがバイトとして参照されれば、８ビットの
データが表示される。もし前記オペランドがワードとし
て参照されれば、１６ビットのデータが表示される。同
様に、もし前記オペランドがロングワードとして参照さ
れれば、３２ビットのデータが表示される。ＤＤＣはＭ
−バス２３の読出しおよび書込み動作を捕捉する能力を
提供する。しかしながら、前記オペランド参照サイズは
ＤＤＡＴＡ信号上に実際に表示されるバイトの数を決定
する。

【０１００】前記分岐ターゲットバイト（ＢＴＢ）値は
ＤＤＡＴＡ信号上に表示されるべき分岐ターゲットアド
レスのバイトの数を規定する。ＢＴＢ値が％００である
場合は、分岐ターゲットアドレスの何らのバイトもＤＤ
ＡＴＡ信号上に表示されない。ＢＴＢ値が％０１である
場合は、分岐ターゲットアドレスの下位２バイトがＤＤ
ＡＴＡ信号上に表示される。ＢＴＢ値が％１０である場
合は、分岐ターゲットアドレスの下位３バイトがＤＤＡ
ＴＡ信号上に表示される。ＢＴＢ値が％１１である場合
は、分岐ターゲットアドレスの全４バイトがＤＤＡＴＡ
信号上に表示される。ＤＤＡＴＡ信号は一般にデータを
最下位から最上位への順序で出力することに注目すべき
である。これは捕捉されたオペランドならびに分岐ター
ゲットアドレスについて当てはまる。さらに、動作の間
に、ＦＩＦＯ格納バッファ７０は、制御回路６０の制御
のもとに、変形アドレシングモード（ｖａｒｉａｎｔ
ａｄｄｒｅｓｓｉｎｇ ｍｏｄｅ）を使用する取られた
分岐動作に関連するターゲットアドレスのみを捕捉す
る。該変形アドレシングモードはアドレスがプログラム
カウンタの相対、または絶対アドレスによって提供され
ず、何らかの他の手段によって計算されるアドレシング
モードである。そのようなターゲットアドレスは典型的
には例外ベクトルならびに例外からの戻り（ＲＴＥ）、
サブルーチンからの戻り（ＲＴＳ）命令およびいくつか
の形式のジャンプ（ＪＭＰ）およびサブルーチンへのジ
ャンプ（ＪＳＲ）に関連している。

【０１０１】前記ＣＳＲが実時間のトレース機能を達成
するのに必要な情報を提供するためＤＤＡＴＡ信号を構
成するために書かれた後、ＣＰＵ２はＫ−バス２５によ
って通信される前記ＫＡＤＤＲ信号を介してＦＩＦＯ
（ファーストイン・ファーストアウト）記憶バッファ７
０に複数のターゲットアドレスを提供する。さらに、Ｃ
ＰＵ２はＫ−バス２５によって通信されるＫＤＡＴＡ信
号を介してＦＩＦＯ記憶バッファ７０に複数のオペラン
ドデータ値を提供する。前記複数のターゲットアドレス
および前記複数のオペランドデータ値は制御回路６０に
よって提供されるＦＩＦＯ制御信号に応じてＦＩＦＯ記
憶バッファ７０に格納される。

【０１０２】制御回路６０は制御回路２０によって提供
される「トレース」信号および前記複数の制御レジスタ
４０のＣＳＲによって提供される「構成」信号に応じて
前記ＦＩＦＯ制御信号を出力する。ＦＩＦＯ記憶バッフ
ァ７０はそこに記憶された前記ＫＡＤＤＲおよびＫＤＡ
ＴＡ情報をファーストイン・ファーストアウト順で出力
する。ＦＩＦＯ記憶バッファ７０はアドレスおよびオペ
ランド情報を格納するための複数のロケーションを有す
るから、ＦＩＦＯ記憶バッファ７０はおのおのがデータ
プロセッサ３の通常の動作の間にアクセスされるオペラ
ンドおよび命令アドレスの値を反映する情報を通信する
場合にＫＡＤＤＲおよびＫＤＡＴＡ信号を受信すること
ができる。言い換えれば、ＦＩＦＯ記憶バッファ７０に
提供されかつ格納されるＫＡＤＤＲおよびＫＤＡＴＡ信
号を介して転送される値はデータ処理システム５の現在
の動作を実時間で反映する。

【０１０３】ＦＩＦＯ記憶バッファ７０は該ＦＩＦＯ記
憶バッファ７０内のすべての格納ロケーションが前記Ｄ
ＤＡＴＡ信号上に出力されなければならない有効な情報
を含む場合ＣＰＵ２の動作の速度に影響を与えるのみで
ある。すべての格納ロケーションが満杯である（ｆｕｌ
ｌ）である場合、ＦＩＦＯ記憶バッファ７０は前記「フ
ル（Ｆｕｌｌ）」信号を肯定する。前記「フル」信号が
肯定されたとき、制御回路６０は前記「ストール（Ｓｔ
ａｌｌ）」信号を肯定する。該「ストール」信号はＣＰ
Ｕ２に提供されてＦＩＦＯ記憶バッファ７０の少なくと
も１つの格納ロケーションが次の値を記憶するために利
用できるようになるまでコア９の動作を停止させる。す
べての他の動作においては、ＤＤＡＴＡ信号上にアドレ
スおよびオペランド情報を提供することはデータプロセ
ッサ３の実行速度に大幅に影響を与えることはない。

【０１０４】ＦＩＦＯ記憶バッファ７０は前記ＦＩＦＯ
信号を介して前記複数のマルチプレクサ８０にアドレス
およびオペランド情報を提供する。ＣＰＵ２はまた前記
「ＣＰＵプロセッサステータス（ＣＰＳＴ）」信号を複
数のマルチプレクサ８０に提供する。該ＣＰＳＴ信号は
データプロセッサ３によって現在実行されている動作の
種別を指示するためにプロセッサのステータス情報を提
供する。例えば、ＣＰＳＴ信号はいつ命令の実行が始ま
るか、いつ命令の実行が継続すべきか、いつデータプロ
セッサ３が選択モードの動作に入るか、いつ予め選択さ
れた分岐命令が実行されるか、およびいつデータプロセ
ッサ３の動作が停止（ｈａｌｔ）されるかを指示するこ
とができる。ＣＰＳＴ信号は任意の形式のプロセッサ動
作を指示することができかつここに掲げた例に限定され
ないことに注意を要する。

【０１０５】前記ＦＩＦＯおよびＣＰＳＴ信号が複数の
マルチプレクサ８０に提供されたとき、該複数のマルチ
プレクサの出力は前記「Ｍｕｘ制御」信号によって制御
される。前記「Ｍｕｘ制御」信号は複数のマルチプレク
サ８０が同期的にＤＤＡＴＡおよびＰＳＴ信号を提供で
きるようにする。ＤＤＡＴＡおよびＰＳＴ信号はデータ
プロセッサ３のクロックの立上りエッジ（ここでは図示
されていない）と同期しかつ、従って、ＰＳＴ信号によ
って提供されるステータスはいずれかの与えられたバス
サイクルの処理と関連しないかもしれないことに注意を
要する。

【０１０６】さらに、前記「Ｍｕｘ制御」信号によって
イネーブルされたとき、ＰＳＴ信号はＣＰＵ２のステー
タスを示すマーカを提供する。例えば、ＰＳＴ信号によ
って＄Ｃ，＄Ｄ，＄Ｅ，または＄Ｆのステータス値が提
供されたとき、ＰＳＴ信号はデータプロセッサ３によっ
てマルチサイクルモードのまたは特別の動作が実行され
ていることを示す。符号化されたＰＳＴ信号についての
さらなる情報については図１０を参照。ＰＳＴ信号がマ
ルチサイクルモードの特別の動作がデータプロセッサ３
によって実行されていることを反映している場合には、
ＰＳＴ信号は前記モードを退出するまでまたは前記動作
が完了するまでこれらのステータス値を維持する。

【０１０７】ＰＳＴ信号が＄０〜＄７のステータス値を
出力する場合は、ＰＳＴ信号はおのおののタイミングサ
イクルで更新される情報を特定する。

【０１０８】ＰＳＴ信号が＄８，＄９，＄Ａ，または＄
Ｂのステータス値を提供する場合、ＰＳＴ信号は前記Ｄ
ＤＡＴＡ信号を介して外部的に提供される値を限定する
ために使用されている。この動作においては、ＰＳＴ信
号はＤＤＡＴＡ信号上のどの値が要求されるアドレスお
よびデータ情報を提供しているかを示すための「マー
カ」として使用される。ＰＳＴ信号は実際のデータがＤ
ＤＡＴＡ信号上に表示される１タイミングサイクル前に
これらのステータス値によって符号化される。従って、
外部開発システムは正しくデータプロセッサ３の動作を
観察することができる。

【０１０９】以下の例は実時間トレース動作におけるＤ
ＤＡＴＡおよびＰＳＴ信号の使用につきより詳細に示す
ものである。この例は図１１に示されている。図１１は
間接ジャンプ（ＪＭＰ）の実行を示し、この場合ジャン
プ命令のターゲットアドレスの下位１６ビットはＤＤＡ
ＴＡ信号上に表示される。ジャンプ命令が実行されると
き、プログラムの実行は該命令のオペランドにより特定
される実効アドレスで継続する。この例では、該実効ア
ドレスの値はレジスタＡ０によって特定されるメモリロ
ケーションに位置する。

【０１１０】以下の例では、ＣＳＲがデータを適切なフ
ォーマットで提供するためにＤＤＡＴＡ信号を正しく構
成するよう書き込まれたものと仮定する。図１１に示さ
れる例では、ＪＭＰ（Ａ０）命令は、図１１において、
「ラスト（Ｌａｓｔ）」と称される、前の命令に続く。
該ＪＭＰ命令は間接的に前記ターゲット命令アドレスを
アドレスする。例えば、ＣＰＵ２に格納されたレジスタ
Ａ０の内容は所望のターゲット命令アドレスを規定す
る。さらに、本出願には詳細に示されていないが、前記
Ａ０レジスタはＣＰＵ２内に配置できる。そのような間
接アドレシングの使用は変形（ｖａｒｉａｎｔ）アドレ
シングと称されるが、それは前記ターゲット命令アドレ
スがＡ０レジスタの内容に依存しかつＰＣ−レラティブ
（ＰＣ−ｒｅｌａｔｉｖｅ）でもなく絶対アドレスでも
ないからである。

【０１１１】以下の例の実行の間に、ＤＳＯＣおよびＡ
ＧＥＸはデータプロセッサ３の内部パイプラインにおけ
る位置を示す。用語ＤＳＯＣ，ＡＧＥＸ，ＩＡＧ，およ
びＩＣを説明するため、ＣＰＵ２の内部構造についての
簡単な説明を行う必要がある。

【０１１２】データプロセッサ３のＣＰＵ２において
は、２つの独立のかつ切り離されたパイプラインが実施
される。第１のパイプラインは命令をプリフェッチする
ための命令フェッチパイプライン（ＩＦＰ）（ここでは
図示されていない）であり、かつ第２のパイプラインは
命令の実際の実行をデコードしかつ達成するためのオペ
ランド実行パイプライン（ＯＥＰ）である。ＦＩＦＯ命
令バッファ（ここでは図示されていない）は前記２つの
パイプラインの間の切り離し（ｄｅｃｏｕｐｌｉｎｇ）
メカニズムとして作用する。

【０１１３】命令フェッチパイプラインは２つのステー
ジを含む。第１のステージは「命令アドレス発生（Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ａｄｄｒｅｓｓ Ｇｅｎｅｒａｔ
ｉｏｎ：ＩＡＧ）」ステージでありそこで次のプリフェ
ッチアドレスが計算される。第２のステージは「命令フ
ェッチサイクル」でありここで所望の命令がメモリから
フェッチされる。前記オペランド実行パイプラインはま
た２つのステージを含み、各ステージは単一の命令の実
行の間に２つの機能のために使用できる。第１のステー
ジは「デコードおよび選択（Ｄｅｃｏｄｅ ＆ Ｓｅｌ
ｅｃｔ：ＤＳ）」ステージであり「オペランドフェッチ
サイクル（Ｏｐｅｒａｎｄ ｆｅｔｃｈＣｙｃｌｅ：Ｏ
Ｃ）」を備えている。第２のステージは「アドレス発生
（ＡＧ）」ステージであり「実行（ＥＸ）」ステージを
備えている。

【０１１４】情報が２つのレジスタの間で通信される命
令については、前記２つのＯＥＰステージはおのおの一
度アクセスされる。前記レジスタオペランドはＯＣステ
ージの間にアクセスされかつ次に命令実行が実際に前記
ＥＸステージにおいて行われる。従って、前記ＯＥＰ動
作はＯＣからＥＸへと進行する。

【０１１５】情報がメモリロケーションとレジスタの間
で通信される命令については、各パイプラインステージ
は２回アクセスされる。第１に、オペランドアドレスの
構成要素がＤＳステージにおいて選択される。第２に、
これらの構成要素のおのおのが加算されてＡＧステージ
におけるオペランドアドレスを形成する。第３に、メモ
リオペランドがＯＣステージにおけるいずれか他のレジ
スタオペランドとともにアクセスされかつ第４に、実際
の命令実行がＥＸステージにおいて行われる。この形式
の命令に対しては、前記ＯＥＰ動作はＤＳからＡＧへＯ
ＣへＥＸへと続く。

【０１１６】他の形式の命令に対しては、各パイプライ
ンステージ内の双方のオペランドは同時に行われる。こ
れらのタイプの命令に対しては、ＯＥＰ動作はＤＳ Ｏ
ＣからＡＧ ＥＸへと行われる。

【０１１７】この例では、レジスタＡ０の内容は「ター
ゲット」の命令アドレスを規定するものと想定される。
前記ＪＭＰ命令がオペランド実行パイプラインのＡＧＥ
Ｘステージを占有するから、前記命令ターゲットアドレ
スは「ターゲット」として計算される。この流れの変更
（ｃｈａｎｇｅ−ｏｆ−ｆｌｏｗ）動作は命令フェッチ
パイプラインにその現在の流れのプリフェッチアドレス
を放棄しかつ前記アドレス「ターゲット」で始まる新し
い流れを規定させる。本発明のこの実施形態では、この
流れの変更ＪＭＰ命令は前記２つのパイプラインを新し
い命令ストリームが確立されるようにＡＧＥＸおよびＩ
ＡＧステージにおいて結合されるようにする。いったん
前記「流れの変更」が生じると、２つのパイプラインは
それらの通常の切り離された動作モードに戻り命令フェ
ッチパイプラインは新しいアドレスストリームにおいて
順次プリフェッチをするよう継続する。従って、「ター
ゲット」、「ターゲット＋４」および「ターゲット＋
８」のアドレスが引き続きフェッチされる。

【０１１８】ＪＭＰ命令がそのオペランド実行パイプラ
インステージを完了すると、ＣＰＵ２は内部ＣＰＳＴ信
号上に「テイクンブランチ（ｔａｋｅｎ ｂｒａｎｃ
ｈ）」値を通知する。従って、内部ＣＰＳＴ信号は＄５
の値を有する。本発明のこの実施形態では、実際のＰＳ
ＴおよびＤＤＡＴＡ信号はそれらの内部カウンタパート
から１タイミングサイクルだけ遅れる。ＣＰＵ２が新し
いアドレスで命令をプリフェッチすると、ＦＩＦＯ記憶
バッファ７０は命令フェッチパイプラインのＩＣサイク
ルの終りに前記命令アドレス「ターゲット」を捕捉す
る。次のタイミングサイクルに際して、複数のマルチプ
レクサ８０は「マーカ」をＰＳＴ信号に挿入し２バイト
の情報がＤＤＡＴＡ信号上に表示されるべきことを示
す。従って、ＰＳＴ信号は＄９の値を有する。前記複数
のマルチプレクサ８０の動作は制御回路６０によって制
御される。ＰＳＴ信号上にマーカが出現したことに続
き、前記複数のマルチプレクサ８０は最下位ニブルで始
まる捕捉された命令アドレス「ターゲット」の下位１６
ビットを、ビット３〜０からビット１５〜１２まで、表
示するよう進行する。

【０１１９】内部ＰＳＴ値（図２のＣＰＳＴ信号）は第
１のタイミングサイクルで＄５の値を転送する。図１０
に示されるように、ＰＳＴ値が＄５の値を有する場合、
データプロセッサは「テイクンブランチ」命令を実行し
始めている。これはプログラムフローをレジスタＡ０で
間接的に特定されるアドレスへと転送しつつあるＪＭＰ
命令に対応する。図１１に示されるこの第１のタイミン
グサイクルの間に、内部ＤＤＡＴＡ信号（図２のＦＩＦ
Ｏ信号）は＄０の値を転送する。図９に示されるよう
に、ＤＤＡＴＡ値が＄０の値を格納しているとき、デー
タプロセッサ３において何らのブレークポイントもイネ
ーブルされない。

【０１２０】第２のタイミングサイクルの間に、内部Ｐ
ＳＴ値は＄９の値を転送してＪＭＰ命令のためのターゲ
ットアドレスが内部ＤＤＡＴＡ値を介して提供される次
の２バイトの情報で特定されることを示す。この時点
で、内部ＤＤＡＴＡ信号は＄０の値を転送し続ける。前
に述べたように、内部ＰＳＴ値が＄８，＄９，＄Ａ，ま
たは＄Ｂのステータス値を転送する場合、内部ＰＳＴ信
号はＤＤＡＴＡ信号を介して外部的に提供される値を修
飾する（ｑｕａｌｉｆｙ）ために使用されている。この
動作では、内部ＰＳＴ信号は内部ＤＤＡＴＡ信号上のど
の値が必要とされるターゲットアドレス情報を提供して
いるかを示すために「マーカ」として使用される。内部
ＰＳＴ信号は実際のデータが内部ＤＤＡＴＡ信号上に表
示される１タイミングサイクル前にこれらのステータス
値によって符号化される。

【０１２１】第３のタイミングサイクルの間に、内部Ｐ
ＳＴ値は＄０の値を転送して命令実行が継続することを
指示する。さらに、第３のタイミングサイクルの間に、
内部ＤＤＡＴＡ信号はターゲットアドレス値のビット３
〜０を提供する。

【０１２２】第４のタイミングサイクルの間に、ＣＰＳ
Ｔ値は前記ターゲットアドレスに位置する最初の命令に
よって規定される値を表す。このとき、内部ＤＤＡＴＡ
信号は前記ターゲットアドレス値のビット７〜４を転送
する。その後、第５および第６のタイミングサイクルに
おいて、内部ＤＤＡＴＡ信号はそれぞれターゲットアド
レス値のビット１１〜８およびビット１５〜１２を提供
する。このようにして、外部開発システム７は変形アド
レシングを有する分岐動作の現在の記録および間接的に
決定されるアドレスロケーションの双方を実時間で観察
することができる。

【０１２３】前記複数のマルチプレクサ８０は内部ＰＳ
Ｔおよび内部ＤＤＡＴＡ信号をそれぞれＰＳＴおよびＤ
ＤＡＴＡ信号として外部開発システム７に提供する。該
ＰＳＴおよびＤＤＡＴＡ信号は集積回路ピン（詳細には
示されていない）を介して提供される。さらに、前記集
積回路ピンを介して提供される前記ＰＳＴおよびＤＤＡ
ＴＡ信号はそれぞれ前記情報が内部ＰＳＴおよび内部Ｄ
ＤＡＴＡ信号を介して転送されてから１タイミングサイ
クル後に情報を通信する。

【０１２４】そのような実時間の観察を可能にすること
により、外部開発システム７は障害をより迅速かつ正確
に識別しかつ分離することができる。さらに、実時間の
トレース観察が外部開発システム７に与えられている間
に、データプロセッサ３のＣＰＵ２は命令の実行を継続
しかつＤＤＡＴＡおよびＰＳＴ信号の提供によって通常
影響されない。

【０１２５】さらに、上に示した例はＪＭＰ命令を実行
するためのトレース機能を使用することについて述べた
が、本発明はデータプロセッサ３の動的実行経路を完全
に追跡するために使用できる。ＪＭＰ命令によって説明
したように、動的実行経路の追跡は何らかの流れの変更
動作によって複雑化する。例えば、いくつかの分岐命令
は変形アドレシングを使用して実施され、ターゲット命
令アドレスの計算はＰＣ（プログラムカウンタ）レラテ
ィブまたは絶対ではなく、プログラムビジブル（ｐｒｏ
ｇｒａｍ ｖｉｓｉｂｌｅ）レジスタの使用を含む。

【０１２６】変形アドレシングを使用する命令に対して
は、本発明はターゲットアドレスが正しく決定されかつ
外部開発システム７に提供されるように特定のシーケン
スでＤＤＡＴＡおよびＰＳＴ信号を提供する。最初に、
テイクンブランチ命令の実行は複数の集積回路ピンを介
して転送されるＰＳＴ信号によって識別される。図１０
の符号化に示されているように、ＰＳＴ信号はテイクン
ブランチ命令がＰＳＴ信号が＄５の値を有する場合に実
行されていることを示す。次に、ＰＳＴ信号はターゲッ
トアドレスがＤＤＡＴＡ信号上に表示されるべきことを
示すために使用できる。ＰＳＴ信号の符号化はＤＤＡＴ
Ａ信号を介して表示されるべき数多くのバイトを識別す
る。前記ターゲットアドレスは次にＤＤＡＴＡ信号を使
用して後のタイミングサイクルに任意選択的に利用でき
るようになる。ＤＤＡＴＡ信号上に表示されるターゲッ
トアドレスのビットの数は外部ユーザによって制御され
る構成可能なパラメータである。

【０１２７】本発明はダイナミックに実行されかつデー
タプロセッサ３のＣＰＵ２の性能に対して大きな影響を
与えることなく実行される独自のトレース機能を提供す
る。

【０１２８】本発明によって実施される実時間トレース
機能においては、ＰＳＴ信号によって規定される実行さ
れる命令ストリームとＤＤＡＴＡ信号によって提供され
る捕捉データの利用可能性との間には厳格な同期がある
ことに注意を要する。ここで述べられる本発明の実施形
態においては、ＤＤＡＴＡ信号が容易に適切な命令と関
連できるように厳格な順序付け（ｏｒｄｅｒｉｎｇ）が
ある。この順序付けは以下の例においてより詳細に説明
する。以下の例においては次のようなコードが実行され
るべきであると仮定する。

【０１２９】

【表４】 命令アドレス 命令 ００００１３１６ ｍｏｖｑ ＃１，ｄ０ ００００１３１８ ｍｏｖ．ｌ ｄ０，（−４，ａ６） ００００１３１ｃ ｐｅａ （−６８，ａ６） ００００１３２０ ｐｅａ （−３６，ａ６） ００００１３２４ ｂｓｒ．ｗ Ｆｕｎｃ２ ００００１１５ｃ ｍｏｖ．ｌ ｄ７，−（ａ７）

【０１３０】上の例では、もしＣＳＲが２バイトの分岐
ターゲットアドレス情報を表示するよう構成され、すべ
てのオペランドがＭ−バス２３のアクセスを発生し、か
つ読出しおよび書込みオペランドの双方が捕捉されれ
ば、ＰＳＴ信号およびＤＤＡＴＡ信号上の結果として得
られる出力は次のようになる。

【０１３１】

【表５】 ＰＳＴ ＤＤＡＴＡ 記述 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＄１ …… １３１６で命令開始 ＄１ …… １３１８で命令開始 ＄ｂ …… １３１８の命令に対し書込みオペランド ０ ［３：０］ １３１８の命令に対する書込みオペランドからの ビット ０ ［７：４］ １３１８の命令に対する書込みオペランドからの ビット ０ ［１１：８］ １３１８の命令に対する書込みオペランドからの ビット ０ ［１５：１２］ １３１８の命令に対する書込みオペランドからの ビット ０ ［１９：１６］ １３１８の命令に対する書込みオペランドからの ビット ０ ［２３：２０］ １３１８の命令に対する書込みオペランドからの ビット ０ ［２７：２４］ １３１８の命令に対する書込みオペランドからの ビット ０ ［３１：２８］ １３１８の命令に対する書込みオペランドからの ビット ＄１ …… １３１ｃで命令開始 ＄ｂ …… １３１ｃの命令に対し書込みオペランド ０ ［３：０］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［７：４］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［１１：８］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［１５：１２］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［１９：１６］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［２３：２０］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［２７：２４］ １３１ｃの命令に対する書込みオペランドからの ビット ０ ［３１：２８］ １３１ｃの命令に対する書込みオペランドからの ビット ＄１ …… １３２０で命令開始 ＄ｂ …… １３２０の命令に対し書込みオペランド ０ ［３：０］ １３２０の命令に対する書込みオペランドからの ビット ０ ［７：４］ １３２０の命令に対する書込みオペランドからの ビット ０ ［１１：８］ １３２０の命令に対する書込みオペランドからの ビット ０ ［１５：１２］ １３２０の命令に対する書込みオペランドからの ビット ０ ［１９：１６］ １３２０の命令に対する書込みオペランドからの ビット ０ ［２３：２０］ １３２０の命令に対する書込みオペランドからの ビット ０ ［２７：２４］ １３２０の命令に対する書込みオペランドからの ビット ０ ［３１：２８］ １３２０の命令に対する書込みオペランドからの ビット ＄５ …… １３２４でテイクンブランチ命令開始 ＄９ …… １３２４の命令に対するターゲットアドレス ０ ＄ｃ ターゲットアドレス（１１５ｃ）からのビット ０ ＄５ ターゲットアドレス（１１５ｃ）からのビット ０ ＄１ ターゲットアドレス（１１５ｃ）からのビット ０ ＄１ ターゲットアドレス（１１５ｃ）からのビット ＄ｂ …… １３２４の命令に対し書込みオペランド ０ ＄８ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄２ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄３ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄１ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄０ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄０ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄０ １３２４の命令に対する戻りアドレスからのビッ ト ０ ＄０ １３２４の命令に対する戻りアドレスからのビッ ト ＄１ …… １１５ｃで命令開始

【０１３２】上に与えられた例においては、ＰＳＴおよ
びＤＤＡＴＡ信号は同期した状態に留まっておりそれに
よってＤＤＡＴＡ信号上に表示されている与えられたオ
ペランドが常に与えられた命令と関連することを保証さ
れる。説明の明瞭化のために、上の例はＤＤＡＴＡ信号
および非ゼロＰＳＴ値の間でオーバラップを示していな
い。しかしながら、これはＰＳＴおよびＤＤＡＴＡ信号
の間の関係が違肯していない場合を除き生じ得る。

【０１３３】＜実時間デバッグサポート＞実時間トレー
ス機能に加えて、本発明はまた実時間デバッグ機能を実
行するための回路及び方法を提供する。数多くのデータ
プロセッサにおいては、特に組み込み型（ｅｍｂｅｄｅ
ｄ）システムにおいては、データプロセッサはシステム
の制約のためまたはデータプロセッサがもはや正常なモ
ードで動作していない場合に障害の回路またはプログラ
ムを識別することができないためデバッグ動作の間に停
止することはできない。本発明はデータプロセッサの実
時間動作に対し最小限の立ち入りのみでかつデータプロ
セッサを停止させることなくデバッグ動作を実行する。

【０１３４】ブレークポイント動作は典型的にはデバッ
グ動作の間にプログラミング事象を識別するために使用
される。該プログラミング事象に遭遇した時、ブレーク
ポイント信号が肯定されかつデータが取り出されてソフ
トウェアプログラムのステータスを判定する。トレース
機能と同様に、ブレークポイント動作は外部ユーザが複
数の選択されたレジスタ及びメモリロケーションの各々
のステータスを突き止めてデータ処理エラーが識別でき
るようにする。

【０１３５】本発明はそのようなブレークポイント動作
を行うために複数のハードウェアブレークポイントレジ
スタ５０及びブレークポイント回路１００を提供する。
本発明においてはプログラムカウンタまたはプログラム
カウンタマスクの値、オペランドアドレス範囲、および
データ値またはデータマスク値に基づくブレークポイン
ト動作が全て実施される。さらに、本発明において実施
されるブレークポイント動作はまた１または２レベルト
リガへと構成することができ、この場合複数の制御レジ
スタ４０の前記「トリガ定義レジスタ（Ｔｒｉｇｇｅｒ
Ｄｅｆｉｎｉｔｉｏｎ Ｒｅｇｉｓｔｅｒ：ＴＤ
Ｒ）」を介して正確なトリガ応答がプログラム可能であ
る。本発明を使用したブレークポイント動作の実行につ
いては後により詳細に説明する。

【０１３６】複数のハードウェアブレークポイントレジ
スタ５０の各々は外部開発システム７によってあるいは
プロセッサ３のＣＰＵ２によって書くことができる。図
３に示されるように、「アドレスブレークポイントレジ
スタ（ＡＢＬＲ及びＡＢＨＲ）」はブレークポイント機
能をトリガするために使用できるデータ処理システム５
のオペランド論理アドレス空間における領域を規定す
る。図６により詳細に示された、「アドレス属性ブレー
クポイントレジスタ（ＡＡＢＲ）」はブレークポイント
機能のためのトリガにおいて整合されるべき複数のアド
レス属性およびマスクを規定する。ＡＢＬＲおよびＡＢ
ＬＲアドレス値のように、ＡＡＢＲに格納された属性値
はＫ−バス２５を介して転送されるアドレス属性信号と
比較される。

【０１３７】前記複数のハードウェアブレークポイント
レジスタ５０はまた複数の「プログラムカウンタブレー
クポイント」レジスタを含む。該複数の「プログラムカ
ウンタブレークポイント」レジスタはブレークポイント
機能をトリガするために使用できるデータ処理システム
５の命令論理アドレス空間における領域を規定する。前
記「プログラムカウンタブレークポイント（ＰＢＲ）」
値は前記「プログラムカウンタブレークポイントマスク
（ＰＢＭＲ）」レジスタに格納された値によってマスク
することができる。本発明の一実施形態では、ＰＢＭＲ
に格納された対応するゼロの値を有するＰＢＲにおける
ビットのみがデータ処理システム５のプログラムカウン
タ値との比較動作において使用される。プログラムカウ
ンタ値はデータ処理システム５のＣＰＵ２のプログラム
カウンタレジスタ（ここでは図示されていない）に格納
される。

【０１３８】前記「プログラムカウンタブレークポイン
ト」レジスタに加えて、前記複数のハードウェアブレー
クポイントレジスタ５０は複数の「データブレークポイ
ントレジスタ」を含む。該複数の「データブレークポイ
ントレジスタ」は「データブレークポイントレジスタ
（ＤＢＲ）」および「データブレークポイントマスクレ
ジスタ（ＤＢＭＲ）」を含む。ＤＢＲはデータ処理シス
テム５がデバッグ動作を行っている場合にトリガを形成
するために使用できる特定のデータパターンを規定する
データ値を格納する。ＤＢＭＲに格納されたデータマス
ク値はＤＢＲに格納されたデータ値をマスクする。した
がって、本発明の一実施形態では、ＤＢＭＲに格納され
た対応するゼロの値を有するＤＢＲに格納されたビット
のみがＫ−バス２５を介して転送されるデータ信号と比
較されトリガ条件が満たされているかを判定する。

【０１３９】前記複数のハードウェアブレークポイント
レジスタ５０の各々は前記複数の制御レジスタ４０のＴ
ＤＲを使用したトリガに応答するため異なる構成とする
ことができる。ＴＤＲによって示される構成とは独立
に、トリガされたブレークポイントの指示はＤＤＡＴＡ
信号が捕捉されたオペランドおよびアドレスを表示して
いない場合には常にＤＤＡＴＡ信号上に提供される。Ｄ
ＤＡＴＡ信号の出力は図９に示されている。

【０１４０】図９は、ＤＤＡＴＡ信号のビット３〜０を
介して提供される値とブレークポイントステータスの間
の関係を示す。ＣＳＲのビット３１〜２８はＤＤＡＴＡ
信号のビット３〜０に対応することに注意を要する。

【０１４１】ＤＤＡＴＡ信号が＄０の値を有する場合、
何らのブレークポイントもイネーブルされない。ＤＤＡ
ＴＡ信号が＄１の論理値を提供する場合、デバッグモジ
ュール１０はレベル１のブレークポイントがトリガされ
るのを待機している。前に述べたように、レベル１のブ
レークポイントの属性は前記「トリガ定義レジスタ（Ｔ
ＤＲ）」のビット１５〜０によって規定される。もし＄
２の論理値がＤＤＡＴＡ信号によって提供されれば、レ
ベル１のブレークポイントがトリガされている。ＤＤＡ
ＴＡ信号が＄５の論理値を提供する場合、デバッグモジ
ュール１０はレベル２のブレークポイントがトリガされ
るのを待機している。前に述べたように、レベル２のブ
レークポイントの属性は前記「トリガ定義レジスタ（Ｔ
ＤＲ）」のビット３１〜１６によって規定される。もし
＄６の論理値がＤＤＡＴＡ信号によって提供されれば、
レベル２のブレークポイントがトリガされている。

【０１４２】ブレークポイント動作のステータスはまた
ＣＳＲのビット３１〜２８に格納されることに注意を要
する。

【０１４３】デバッグ動作の実行の前に、ブレークポイ
ント値が複数のハードウェアブレークポイントレジスタ
５０のうちの適切な一つに格納されなければならない。
該ブレークポイント値は外部開発システム７によってシ
リアルインタフェース３０を介してあるいはＣＰＵ２に
よってＫ−バス２５を介して提供できる。

【０１４４】外部装置からこの書き込み機能を行うため
には、外部開発システム７は前記ＤＳＤＩおよびＤＳＣ
ＬＫ信号の双方を使用してシリアルインタフェース３０
へと前記複数のハードウェアブレークポイントレジスタ
５０の内のあらかじめ選択された１つにデータをロード
するためにコマンドをシフト入力する。本発明の一実施
形態では、該コマンドの第１の部分はＤＳＤＩ信号によ
って提供されかつＤＳＣＬＫ信号によってブロック入力
される。該コマンドの付加的な部分はその後提供され
る。該コマンドの全ての部分は１６ビットのパケットの
情報が完成するまでレジスタ３２に格納される。本発明
の別の実施形態では本発明のこの実施形態において必要
とされる１６ビットよりも多くのまたは少ないビットを
含むものとすることができることに注意を要する。

【０１４５】本発明の別の実施形態では、前記ブレーク
ポイント値はデータプロセッサ３のＣＰＵ２によって複
数のブレークポイントレジスタ５０の内の前記あらかじ
め選択された１つに書き込まれる値によって決定するこ
とができる。ＣＰＵ２が該値を前記複数のブレークポイ
ントレジスタ５０のあらかじめ選択された１つに書き込
む時、該値は図３に示されるブレークポイント回路１０
０の一時レジスタ１７０に提供される。該値はＫ−バス
２５を介して一時レジスタ１７０に提供される。一時レ
ジスタ１７０から、前記値は１６ビットのパケットで転
送されかつレジスタ３２に格納される。前に述べたよう
に、ＣＳＲへのＣＰＵ書き込みに対しては、ＫＤＡＴＡ
信号を介して転送されるオペランド値は制御バス１５を
介して制御回路２０へとＣＰＵ２によって提供される制
御信号を使用して一時データレジスタ１７０へと捕捉さ
れる。したがって、前記複数の制御レジスタ４０に対し
ては、前記ブレークポイント値は外部開発システム７か
らレジスタ３２に提供されるものと同じであるように見
える。

【０１４６】一旦前記ブレークポイント値が前記複数の
ブレークポイントレジスタ５０の内の前記あらかじめ選
択された一つに書き込まれると、ＣＰＵには通常の動作
モードでプログラミングコードを実行する。そのプログ
ラミングコードの実行の間に、アドレス情報がＫ−バス
２５のＫＡＤＤＲ信号を介して通信されかつデータ情報
がＫ−バス２５のＫＤＡＴＡ信号を介して通信される。
さらに、ＣＰＵ２におけるプログラムカウンタ情報はプ
ログラムカウンタのブレークポイント比較動作の目的で
一時ＰＣレジスタ１２５に格納された値を絶えず更新す
る。

【０１４７】アドレス、データおよびプログラムカウン
タ情報がハードウェア回路１００に転送されると、比較
器１３０，１４０，１８０および１３５は該情報を受信
しかつデータプロセッサ３の性能に悪影響を与えること
なく選択的に比較動作を行う。さらに、複数の制御値が
制御バス１５を介して前記複数の制御レジスタ５０のＴ
ＤＲからハードウェア回路１００へと提供される。前記
複数の制御値はハードウェア回路１００を使用してトリ
ガ動作を選択的に構成する前に述べたＴＤＲの値を含
む。

【０１４８】例えば、外部開発システム７が、アドレス
がある範囲のアドレスに入る場合にブレークポイントが
肯定されるべきことを決定した場合、外部開発システム
７はシリアルインタフェース３０を使用してハイアドレ
ス値を図３のＡＢＨＲ１１０にかつローアドレス値を図
３のＡＢＬＲ１２０に書き込まなければならない。しか
しながら、比較器１３０および比較器１４０がＫ−バス
２５のＫＡＤＤＲ信号によって提供されるアドレスがＡ
ＢＬＲ１２０およびＡＢＨＲ１１０に格納されたアドレ
スによって規定される範囲以内にあるかを判定すること
ができる前に、前記複数の制御レジスタ４０のＴＤＲは
制御バス１５を介して適切な制御を提供しなければなら
ない。

【０１４９】この例では、前記適切な制御は肯定された
「イネーブルアドレス範囲（Ｅｎａｂｌｅ Ａｄｄｒｅ
ｓｓ Ｒａｎｇｅ：ＥＡＲ）」ビットまたは肯定された
「イネーブルアドレスブレークポイント反転（Ｅｎａｂ
ｌｅ Ａｄｄｒｅｓｓ Ｂｒｅａｋｐｏｉｎｔ Ｉｎｖ
ｅｒｔｅｄ：ＥＡＩ）」ビットを含む。前に述べたよう
に、ＥＡＲビットは該ビットが肯定されたとき、ＡＢＬ
Ｒ１２０およびＡＢＨＲ１１０によって規定される包含
範囲（ｉｎｃｌｕｓｉｖｅ ｒａｎｇｅ）に際してブレ
ークポイントがトリガできるようにする。同様に、肯定
された時、前記ＥＡＩビットはＡＢＬＲ１２０およびＡ
ＢＨＲ１１０によって規定される範囲を除いた、または
外側の、アドレス範囲に際してブレークポイントがトリ
ガできるようにする。

【０１５０】ＥＡＲおよびＥＡＩビットの論理値に応じ
て、比較器１３０および１４０はＫＡＤＤＲ信号を介し
て転送されるアドレス値がＡＢＨＲ１１０およびＡＢＬ
Ｒ１２０における関連する値より大きいかまたは小さい
かを決定することになる。もしＥＡＲビットが肯定され
かつＫＡＤＤＲ信号を介して転送されるアドレス値がＡ
ＢＨＲ１１０およびＡＢＬＲ１２０におけるアドレス値
によって規定される範囲内にあれば、比較器１３０およ
び１４０は前記「ブレークポイント」信号を肯定してあ
らかじめ選択されたトリガポイントがアクセスされたこ
とを示す。前記「ブレークポイント」信号が肯定された
時、制御回路２０はマルチコンダクタ（ｍｕｌｔｉ−ｋ
ｏｎｄｕｃｔｏｒ）「ブレークポイント制御」信号を介
してコア９のＣＰＵ２に転送されたＢＫＰＴ（ブレーク
ポイント）信号、「デバッグ割り込み」信号、および
「ゴー（Ｇｏ）」信号の内の１つを肯定する。

【０１５１】前記ブレークポイント信号が肯定されたと
き、ブレークポイントトリガの発生はＴＤＲにおいて規
定された応答を発生させる。もしデータプロセッサ３が
停止すれば、ＢＫＰＴ信号の肯定はＣＰＵ２を強制的に
背景デバッグモードにおける実行を停止させることにな
る。背景デバッグモードは後にやや詳細に説明すること
に注目すべきである。背景デバッグモードに入るために
は、ＴＤＲのＴＲＣビットは％０１に等しくなるべきで
ある。ＴＲＣビットはＴＤＲのビット３１および３０に
対応することに注意を要する。背景デバッグモードに入
りかつプログラムカウンタ値にもとづくブレークポイン
トが肯定されたとき、ＣＰＵ２はターゲットとされる命
令が実行される前にデータプロセッサ３の実行を停止す
る。アドレスおよびデータ成分にもとづくブレークポイ
ントに対しては、ＣＰＵ２は停止の前にいくつかの付加
的な命令を実行することができる。このタイプのブレー
クポイント動作は非実時間デバッグ動作のためにのみ使
用すべきであり、それはデータプロセッサ３は前記トリ
ガに応じて停止するからであることに注意を要する。

【０１５２】しかしながら、データプロセッサ３が停止
しなければ、制御回路２０は特別のデバッグ割込みがＣ
ＰＵ２に提供されるべきことを示すために前記「デバッ
グ割込み」信号を肯定する。特別のデバッグ割込みがＣ
ＰＵ２に提供されるべき場合には、ＴＤＲのＴＲＣビッ
トは％１０の論理値にセットされる。ＴＲＣビットが％
１０にセットされたとき、ブレークポイントトリガは制
御回路２０によってＣＰＵ２への特別のデバッグ割込み
へと変換される。該特別のデバッグ割込みはＣＰＵ２が
割込みのためにサンプルを行うまでペンディングとされ
る。特別のデバッグ割込みが肯定されたとき、ターゲッ
トとされる命令が実行される前にプログラムカウンタ値
にもとづくブレークポイントが生じる。これはＣＰＵ２
が割込みがペンディング中であるかを判定するためにサ
ンプルを行うのと同時にプログラムカウンタの比較動作
がイネーブルされるため可能となる。アドレスおよびデ
ータ比較にもとづくブレークポイントに対しては、ＣＰ
Ｕ２は割込み動作を実行する前にいくつかの付加的な命
令を実行することができる。

【０１５３】特別のデバッグ割込みがＣＰＵ２によって
認識されたとき、ＣＰＵ２はソフトウエアプログラムの
実行を中止しかつ例外処理ルーチンを開始する。例外処
理ルーチンの始めに、ＣＰＵ２はエミュレータモードの
動作に入る。ＣＰＵ２がエミュレータモードの動作を行
っている場合にはすべての割込みは無視されることに注
意を要する。前記複数の制御レジスタ４０のＣＳＲにお
けるＭＡＰビットの状態に応じて、エミュレーションモ
ードの動作はすべてのメモリアクセスを前記複数のハー
ドウエアブレークポイントレジスタ５０のＡＡＢＲレジ
スタのＴＴおよびＴＭ値により指示される特別にマッピ
ングされたアドレス空間へと強制することができる。こ
の例では、前記ＴＴ値は＄２に等しくかつ前記ＴＭ値は
＄５（オペランド）または＄６（命令）に等しい。

【０１５４】標準的な８バイトの実行スタックが作成さ
れた後、ＣＰＵ２は独自の例外ベクトルをフェッチす
る。ＣＰＵ２は前記独自の例外ベクトルに含まれる命令
アドレスにおいて実行を続ける。ＣＰＵ２におけるデバ
ッグ割込みハンドラはスーパバイザ命令セットを使用し
て複数の必要なセーブ動作を行うようプログラムするこ
とができる。１例として、デバッグ割込みハンドラはす
べてのプログラム可視レジスタの状態および特別のメモ
リロケーションを確保したメモリ空間にセーブすること
ができる。前記確保したメモリ空間はメモリ６内に位置
してもよくあるいはそれはデータ処理システム５のいず
れか他のメモリに位置してもよい。いったん要求される
動作が完了すると、「例外からの戻り（Ｒｅｔｕｒｎ
ＦｒｏｍＥｘｃｅｐｔｉｏｎ：ＲＴＥ）」命令が実行さ
れかつＣＰＵ２はエミュレータモードの動作を退出す
る。ＣＰＵ２がデバッグ割込み信号を受信しかつエミュ
レータモードの動作に入ったとき、ＰＳＴ信号はこの条
件を通知するため＄Ｄの値を有する。ＰＳＴ信号はデバ
ッグ割込みが処理される時間からデバッグ割込み例外処
理ルーチンの最初の命令がフェッチされるまでこの値を
有する。さらに、ＰＳＴ信号はＣＰＵ２がエミュレータ
モードの動作から退出したことを指示するために＄７の
値を有する。さらに、いったん前記デバッグ割込みハン
ドラがそのデバッグ例外処理ルーチンの実行を完了する
と、外部開発システム７は次にメモリ６における前記確
保されたメモリロケーションまたは前記確保されたメモ
リロケーションを含むデータ処理システム５の他のメモ
リをアクセスすることができる。

【０１５５】前記デバッグ割込みはデータプロセッサ３
の通常の動作における少しの侵入が許容される場合の実
時間デバッグ動作のために使用できるが、データプロセ
ッサ３を停止させることは選択可能なものではない。デ
ータプロセッサのエミュレータモードへのエントリおよ
びエミュレータモードからのエグジットはＰＳＴ信号上
の独自の値によって通知されることに注意を要する。

【０１５６】さらに、ある範囲ではなく、単一のアドレ
スにもとづき、あるデータ値または該データ値のマスク
にもとづき、かつあるプログラムカウンタ値または該プ
ログラムカウンタ値のマスクにもとづき、他の比較を本
発明において行うことができることに注目すべきであ
る。上の例で説明したアドレス範囲の比較については、
データ値、データ値のマスク、プログラムカウンタ値、
およびプログラムカウンタ値のマスクにもとづく比較は
ＴＤＲが制御バス１５を介して適切な制御値を提供する
ことを必要とする。

【０１５７】＜マルチレベルトリガ構成＞本発明によっ
て行われる実時間デバッグ動作は２つのレベルのトリガ
値を提供するよう拡張できる。本発明のこの実施形態で
は、ビット３１〜１６は第２のレベルのトリガを規定し
かつビット１５〜０は第１のレベルのトリガを規定す
る。トリガが２レベルトリガとして構成されるとき、前
記トリガは条件「もし…であれば、もし（ｉｆ−ｔｈｅ
ｎ−ｉｆ）」構造と同様の様式で機能する。例えば、も
しトリガの第１の条件、またはレベル、が満たされれ
ば、該トリガがデータ処理システム５によって実行され
るべきブレークポイント機能をイネーブルする前に第２
の条件、またはレベル、が満たされなければならない。
そのような条件トリガ構造は外部開発システム７が大き
な柔軟性および精度の双方を備えて機能できるようにす
る。本発明のこの実施形態においては、２つのレベルの
みのトリガ構造が実施されていることに注意を要する。
しかしながら、さらに付加的なレベルのトリガ構造も実
施できる。

【０１５８】２レベルトリガ動作の例として、外部開発
システム７がアドレス＄００００ＦＡＣＥへの＄ＦＥＥ
Ｄ以外のいずれかの値のユーザモードのオペランドワー
ド書込みとしてトリガを定義することを希望し、続いて
プログラムカウンタが＄ＤＥＡＤＢＥＥＦの値に等しく
なるものと仮定する。第１のレベルのトリガはアドレス
＄００００ＦＡＣＥへの＄ＦＥＥＤ以外の何らかの値の
ユーザモードのオペランドワード書込みであろう。第２
のレベルのトリガはプログラムカウンタが＄ＤＥＡＤＢ
ＥＥＦの値に等しい場合に生じる。

【０１５９】この動作を実行するために、外部開発シス
テム７は値＄ＤＥＡＤＢＥＥＦをプログラムカウンタブ
レークポイントレジスタ（ＰＢＲ）１１５にかつ＄００
０００００００の値をプログラムカウンタブレークポイ
ントマスクレジスタ（ＰＢＭＲ）１９０に書き込むこと
ができる。ＰＢＭＲ１９０にオールゼロが書き込まれた
とき、ＰＢＲ１１５に格納されたすべてのビットは一時
ＰＣレジスタ１２５によって提供されるプログラムカウ
ンタ値と比較される。前記比較動作は前記複数の制御レ
ジスタ４０のＴＤＲに格納された値に応じて実行される
ことに注意を要する。

【０１６０】外部開発システム７はまた＄００００ＦＡ
ＣＥの値をアドレスブレークポイントローレジスタ（Ａ
ＢＬＲ）１２０にかつ＄００４１の値を図６のアドレス
属性ブレークポイントレジスタ（ＡＡＢＲ）に書き込ま
なければならない。ＡＢＬＲ１２０における＄００００
ＦＡＣＥの値は前記ＴＤＲの構成が比較が行われるのを
許容すれば比較器１４０が前記ブレークポイント信号を
肯定する値を示す。前記ＡＡＢＲにおける＄００４１の
値はＴＭ値を％００１にセットし、前記ＴＴ値は％００
に、前記ＳＺ値は％１０に、そしてＲ（読出し）ビット
をゼロにセットする。前記ＴＭおよびＴＴ値はトリガが
ユーザモードのオペランドワード書込み動作となること
を保証する働きをなす。

【０１６１】外部開発システム７は＄００００ＦＥＥＤ
の値をブレークポイント回路１００のデータブレークポ
イントレジスタ（ＤＢＲ）１６０に書き込まなければな
らない。外部開発システムはまた＄０００００００００
の値をデータブレークポイントマスクレジスタ（ＤＢＭ
Ｒ）１５０に書き込まなければならない。オールゼロが
ＤＢＭＲ１５０に書き込まれたとき、ＤＢＲ１６０に格
納されたすべてのビットは比較器１８０を使用してＫＤ
ＡＴＡ信号によって提供されるデータ値と比較される。
この比較動作は前記複数の制御レジスタ４０のＴＤＲに
格納された値に応じて行われることに注意を要する。

【０１６２】最後に、外部開発システム７は前記複数の
制御レジスタ４０のＴＤＲを＄２００２２８２４の値で
書き込まなければならない。ＴＤＲがこの値を有する場
合、第１のレベルのトリガは以下の特性を有する。この
例では、前記ＥＢＬビットが肯定され、前記ＥＤＬＷビ
ットが否定され、前記ＥＤＷＬビットが肯定され、かつ
前記ＥＤＷＵ，ＥＤＬＬ，ＥＤＬＭ，ＥＤＵＭ，および
ＥＤＵＵビットがすべて否定される。前記ＤＩビットは
肯定され、前記ＡＩおよびＥＡＲビットは否定され、前
記ＥＡＬビットは肯定され、かつ前記ＥＰＣおよびＰＣ
Ｉビットは否定される。この構成により、ＴＤＲはＤＢ
Ｒ１６０に格納された値と同じに格納されていないワー
ド長のデータ値に対し前記ブレークポイント信号を肯定
するよう前記第１のレベルのトリガをイネーブルするよ
う構成する。さらに、前記ＴＤＲは上に述べた条件のお
のおのが適合しかつＡＢＬＲ１２０に格納されたアドレ
ス値が前記ＫＡＤＤＲ信号によって提供される値に対応
する場合に第１のレベルのトリガを肯定するよう構成さ
れる。前記ＴＤＲによって決定される上に述べた条件の
おのおのが満たされた場合、第１のレベルのトリガが肯
定されかつ次に前記ブレークポイント信号が肯定される
前に前記第２のレベルのトリガが満たされなければなら
ない。

【０１６３】さらに、前記ＴＤＲがこの値を有する場
合、第２のレベルのトリガは以下の特性である。この例
では、前記ＴＲＣ値は％００であり、前記ＥＢＬビット
は肯定され、前記ＥＤＬＷ，ＥＤＷＬ，ＥＤＷＵ，ＥＤ
ＬＬ，ＥＤＬＭ，ＥＤＵＭおよびＥＤＵＵビットはすべ
て否定される。前記ＤＩ，ＡＩ，ＥＡＲおよびＥＡＬビ
ットは否定され、前記ＥＰＣビットは肯定され、かつ前
記ＰＣＩビットは否定される。この構成により、前記Ｔ
ＤＲはＰＢＲ１１５に格納されたものと同じであるプロ
グラムカウンタ値に対し前記ブレークポイント信号を肯
定するため第２のレベルのトリガがイネーブルされるよ
う構成する。ＴＤＲによって判定される上に述べた条件
のおのおのが満たされた場合、第２のレベルのトリガが
肯定されかつ前記ブレークポイント信号が肯定されるこ
とになる。

【０１６４】前に述べたように、ブレークポイント信号
はプログラム可能なトリガ応答を生じる結果となる。該
トリガ応答は前記複数の制御レジスタ４０のＴＤＲのビ
ット３１および３０へとプログラムされる。正しくプロ
グラムされたとき、データプセッサ３のＣＰＵ２のトリ
ガ応答は前記ＤＤＡＴＡ信号を介して外部開発システム
７にとってトリガを見えるようにすることとなりかつ何
らの内部応答も生じさせない。第２のトリガ応答はＣＰ
Ｕ２に実行を停止させかつ外部的にＣＰＵ２が中止状態
にあることをＰＳＴ信号を介して指示させる。第３のト
リガ応答はＣＰＵ２に対しデバッグ割込みを発生する。
前に述べたように、デバッグ割込みは優先度がすべての
他の割込みより高くかつＣＰＵ２をエミュレータモード
の動作に入らせかつ独自の例外処理ルーチンにアクセス
させる。エミュレータモードの動作へのエントリおよび
該エミュレータモードの動作からのエグジットは外部的
にＰＳＴ出力上において見えるようにされる。

【０１６５】＜デバッグモジュールおよびコアの同時動
作＞上に述べた実時間デバッグ機能をサポートするた
め、本発明はコア９およびデバッグモジュール１０の同
時動作をサポートしている。デバッグモジュール１０の
ためにＫ−バス２５上で効果的にバスサイクルをスケジ
ューリングする調停機構は本発明では実時間デバッグ動
作の効率的な実行を可能にするために実施される。該調
停機構はＣＰＵ２の内部命令フェッチパイプラインを停
止させること（ｓｔａｌｌｉｎｇ）によりデバッグモジ
ュール１０のためのバスサイクルを効率的にスケジュー
リングする。前記調停機構はデバッグモジュール１０の
Ｋ−バス２５へのアクセスを許容する前にすべてのオペ
ランド要求がＣＰＵ２によってサービスされるまで待機
する。デバッグモジュール１０は前記「バス承認」信号
を受信しかつＫ−バス２５をＡＢＨＲ１１０に格納され
た要求されるアドレスおよび図６のＡＡＢＲに格納され
た属性によってドライブする。読出し要求に対しては、
前記応答はＫＤＡＴＡ信号に対してドライブされかつデ
バッグモジュール１０によって一時データレジスタ１７
０において捕捉される。書込みリファレンスに対して
は、前記書込みオペランドがＤＢＲ１６０からＫＤＡＴ
Ａ信号に対してドライブされる。デバッグモジュール１
０はこの動作をＫ−バス２５をＣＰＵ２に対して放棄し
戻す前に１つのバス処理において行う。従って、デバッ
グモジュール１０はＣＰＵ２の実時間動作ふるまいへの
その侵入を最小にする。Ｋ−バス２５に対する調停機構
はＣＰＵ２に格納されたロジックによって実行される。

【０１６６】ＣＰＵ２およびデバッグモジュール１０の
同時動作を示す例において、外部開発システム７はデバ
ッグ機能の間にメモリ読出し動作を実行しているものと
仮定する。メモリ読出し命令を実行するために、外部開
発システム７は前記ＤＳＤＩおよびＤＳＣＬＫ信号の双
方を使用してシリアルインタフェース３０に対しメモリ
ロケーションをアクセスするためのコマンドおよびアド
レスをシフト入力する。本発明の１実施形態では、前記
コマンドの第１の部分はＤＳＤＩ信号によって提供され
かつＤＳＣＬＫ信号によってクロック入力される。前記
コマンドの付加的な部分はその後提供される。前記コマ
ンドのすべての部分は１６ビットのパケットの情報が完
成するまでレジスタ３２に格納される。本発明の別の実
施形態では本発明のこの実施形態において要求される１
６ビットより多くのまたは少ないビットを含むことがで
きることに注意を要する。

【０１６７】ここに説明される本発明の実施形態におい
ては、予め選択されたメモリロケーションへある値を書
き込む命令は４８ビット長であり、１６ビットのオペコ
ードおよび３２ビットのアドレスを備えている。レジス
タ３２は１６ビットのみの幅である。従って、第１の１
６ビットのパケットの情報が完成したとき、該情報は制
御バス１５を介して制御回路２０へ転送される。制御回
路２０はその第１の１６ビットのパケットの情報をデコ
ードして行われるべき動作のタイプを決定する。いった
ん制御回路２０が前記第１の１６ビットのパケットのデ
ータをデコードしかつプログラムされたメモリロケーシ
ョンからの読出しアクセスが行われるべきことを決定す
れば、制御回路２０は制御バス１５を介して制御信号を
提供し引き続く３２ビットのアドレス情報が前記複数の
ハードウエアブレークポイントレジスタ５０のＡＢＨＲ
１１０へとロードできるようにする。

【０１６８】その後のデータはＤＳＤＩ信号を介して外
部開発システム７によってシリアルに提供される。前に
述べたように、ＤＳＤＩ信号によって提供されるその後
のデータはＤＳＣＬＫ信号を介してクロック入力され
る。１６ビットのパケットの情報が完成するまでデータ
ビットのおのおのはレジスタ３２に格納される。第２の
１６ビットのパケットの情報が完成したとき、該情報は
前記「シリアル情報」信号を介して複数のハードウエア
ブレークポイントレジスタ５０のＡＢＨＲ１１０へと転
送される。その後、付加的な情報はＤＳＤＩおよびＤＳ
ＣＬＫ信号を介して外部開発システム７によりレジスタ
３２へとシリアルに提供される。第３の１６ビットのパ
ケットの情報が完成したとき、該情報は前記「シリアル
情報」信号を介して複数のハードウエアブレークポイン
トレジスタ５０のＡＢＨＲ１１０へと転送される。

【０１６９】前記オペランドおよびアドレス情報が受信
されたとき、制御回路２０は前記「バス要求」信号を肯
定する。該「バス要求」信号はＫ−バス２５を介してＣ
ＰＵ２へと転送される。前に述べたように、前記「バス
要求」および前記「バス承認」信号はデバッグモジュー
ル１０およびＣＰＵ２の間の直接的な接続である。バス
調停の詳細は前に説明した。

【０１７０】前記「バス承認」信号が肯定されたとき、
ＡＢＨＲ１１０がイネーブルされてそこに格納されたア
ドレス情報をＫＡＤＤＲ信号を介してＫ−バス２５に提
供する。該アドレス情報はその中のメモリロケーション
を読み出すためにメモリ６によってデコードされる。読
出し動作が実行されるため、メモリ６はＫ−バス２５の
ＫＤＡＴＡ信号上のメモリロケーションに対応するオペ
ランドを出力する。アクセスされるメモリはメモリ６に
限定されないことに注意を要する。むしろ、アクセスさ
れるメモリはメモリ６あるいはデータ処理システム５の
任意の他のメモリロケーションとすることができる。Ｋ
ＤＡＴＡ信号を介して転送されるオペランドはその後ブ
レークポイント回路１００の一時データレジスタ１７０
において捕捉される。前記オペランドはその後「内部デ
ータ」信号を介してレジスタ３２に転送される。前記オ
ペランドは次にシリアルインタフェース３０によって提
供されるＤＳＤＯ信号を介して３２のタイミングサイク
ルで直列的にシフト出力される。前記ＤＳＤＯ信号は外
部開発システム７へ提供される。

【０１７１】さらに、オペランドが前記ＫＤＡＴＡ信号
を介して転送された後、ＣＰＵ２は処理速度への最小限
の侵入とともにデータ処理命令の実行を再開する。従っ
て、ＣＰＵ２はシリアルインタフェース３０が情報を出
力している間にデータ処理機能を行うことができる。

【０１７２】本発明はデータプロセッサ３が特別のデバ
ッグモードで動作することを要求することなくＣＰＵ２
およびデバッグモジュール１０の同時動作を可能にする
ことに注目すべきである。コア９とデバッグモジュール
１０との間でデータ、アドレスおよび制御情報を通信す
るためにＫ−バス２５を使用することはデバッグモジュ
ール１０がＣＰＵ２と同じメモリロケーションおよび内
部レジスタにアクセスできるようにする。従って、デバ
ッグモジュールはＣＰＵ２がアクセスできるすべてのメ
モリロケーションおよび内部レジスタにアクセスするこ
とができる。ＣＰＵ２およびデバッグモジュール１０を
同時に動作させることができる能力により外部開発シス
テム７がプロセッサの動作に大きな影響を与えることな
くデータプロセッサ３の内部レジスタおよびメモリにお
ける増大した可視性（ｖｉｓｉｂｉｌｉｔｙ）を持つこ
とができるようにする。

【０１７３】さらに、デバッグモジュール１０およびＣ
ＰＵ２はともに同じ内部レジスタおよびメモリロケーシ
ョンにアクセスする能力を有するが、ＣＰＵ２およびコ
ア９の残りの部分は前記複数の制御レジスタ４０のＣＳ
Ｒにおける前記「デバッグレジスタへのプロセッサ書込
み禁止（Ｉｎｈｉｂｉｔ Ｐｒｏｃｅｓｓｏｒ Ｗｒｉ
ｔｅｓ ｔｏ Ｄｅｂｕｇ Ｒｅｇｉｓｔｅｒｓ：ＩＰ
Ｗ）」ビットがセットされている場合に複数のブレーク
ポイントレジスタ５０に格納された値を変更しないこと
に注意を要する。ＣＳＲにおけるＩＰＷビットがセット
されている場合、ＣＰＵ２によって開始されたいずれの
書込み動作も禁止される。さらに、ＩＰＷビットは外部
開発システム７によって提供されるコマンドによっての
み変更することができる。

【０１７４】ＩＰＷビットをセットするため、外部開発
システム７はＤＳＤＩおよびＤＳＣＬＫ信号の双方を使
用してシリアルインタフェース３０にデータをＣＳＲに
ロードするためコマンドをシフト入力する。前に述べた
ように、本発明の１つの実施形態では、前記コマンドの
第１の部分はＤＳＤＩ信号によって提供されかつＤＳＣ
ＬＫ信号によってクロック入力される。前記コマンドの
付加的な部分はその後提供される。前記コマンドのすべ
ての部分は１６ビットのパケットの情報が完成するまで
レジスタ３２に格納される。本発明の別の実施形態では
本発明のこの実施形態において必要とされる１６ビット
より多くのまたは少ないビットを含むことができること
に注目すべきである。

【０１７５】ここに説明される本発明の実施形態におい
ては、ＣＳＲにある値を書き込む命令は４８ビット長で
あり、１６ビットのオペコードおよび３２ビットのデー
タを備えている。レジスタ３２は１６ビットのみの幅を
有する。この書込み命令を実行するため、外部開発シス
テム７はＤＳＤＩおよびＤＳＣＬＫ信号の双方を使用し
てシリアルインタフェース３０にデータをＣＳＲへロー
ドするためコマンドをシフト入力する。該コマンドの第
１の部分はＤＳＤＩ信号によって提供されかつＤＳＣＬ
Ｋ信号によってクロック入力される。前記コマンドの付
加的な部分はその後提供される。前記コマンドのすべて
の部分は１６ビットのパケットの情報が完成するまでレ
ジスタ３２に格納される。

【０１７６】ここに説明される本発明の実施形態におい
ては、ＣＳＲにある値を書き込む命令は４８ビット長で
あり、１６ビットのオペコードおよび３２ビットのデー
タを備えている。レジスタ３２は１６ビットのみの幅を
有する。従って、第１の１６ビットのパケットの情報が
完成したとき、該情報は制御回路２０に転送されそこで
デコードされかつその後の動作が構成される。第２の１
６ビットのパケットの情報がレジスタ３２にロードされ
たとき、該情報は前記「シリアル情報」信号を介して複
数の制御レジスタ４０に転送される。制御回路２０から
制御バス１５によって提供される制御情報を使用して、
前記「シリアル情報」信号の内容はデスティネイション
レジスタ、すなわち前記ＣＳＲ、の上位部分にロードさ
れる。同様に、第３の１６ビットのパケットの情報がレ
ジスタ３２にロードされかつ次に複数の制御レジスタ４
０に転送される。前と同様に、制御回路２０によって供
給される信号を使用して、前記「シリアル情報」信号の
内容はＣＳＲの下位部分へとロードされる。このように
して、４８ビットの命令全体が直列的にデバッグモジュ
ール１０にシフト入力され、そこでデコードされかつオ
ペランド値がＣＳＲにロードされる。

【０１７７】その後のデータはＤＳＤＩ信号を介して外
部開発システム７によって直列的に提供される。前に述
べたように、ＤＳＤＩ信号を介して提供されるその後の
データはＤＳＣＬＫ信号を介してクロック入力される。
１６ビットのパケットの情報が完成するまで前記データ
ビットのおのおのはレジスタ３２に格納される。第２の
１６ビットのパケットの情報が完成したとき、該情報は
前記「シリアル情報」信号を介して複数の制御レジスタ
４０に転送される。前記第２の１６ビットのパケットの
情報はＣＳＲにビット３１〜１６として格納される。そ
の後、付加的な情報が直列的に前記ＤＳＤＩおよびＤＳ
ＣＬＫ信号を介して外部開発システム７によってレジス
タ３２に提供される。第３の１６ビットのパケットの情
報が完成したとき、該情報は前記「シリアル情報」信号
を介して前記複数の制御レジスタ４０に転送される。こ
の第３の１６ビットのパケットの情報はビット１５〜０
としてＣＳＲに格納される。

【０１７８】本発明の別の実施形態では、ＩＰＷビット
以外のすべての値はデータプロセッサ４のＣＰＵ２によ
ってＣＳＲに書き込まれる値によって構成することがで
きる。ＣＰＵ２が該値をＣＳＲに書き込むとき、該値は
図６に示されるブレークポイント回路１００の一時レジ
スタ１７０に提供される。前記値はＫ−バス２５のＫＤ
ＡＴＡ信号を介して一時レジスタ１７０に与えられる。
一時レジスタ１７０から、前記値はレジスタ３２へ転送
されかつ１６ビットのパケットで該レジスタ３２に格納
される。従って、複数の制御レジスタ４０に対しては、
前記値は外部開発システム７からレジスタ３２に提供さ
れたものと同じであるように見える。

【０１７９】前記ＩＰＷビットおよび前記ＣＳＲに格納
された他の値は制御バス１５を介してハードウエア回路
１００に提供される。前記ＩＰＷビットが肯定されかつ
ＣＰＵ２がＡＢＨＲ１１０，ＡＢＬＲ１２０，ＤＢＭＲ
１５０，ＤＢＲ１６０，ＰＢＭＲ１９０およびＰＰＲ１
２５の内の１つに格納された値を変更しようと試みる場
合、前記ＩＰＷビットはコア９によって開始される書込
み動作をディスエーブルするために上に述べたレジスタ
のおのおのに提供される。

【０１８０】前記複数のハードウエアブレークポイント
レジスタ５０への書込み動作を効果的にディスエーブル
するためにＩＰＷビットを使用することはデータプロセ
ッサ３における障害の回路および誤りのあるプログラム
を分離しかつ識別するために外部開発システム７によっ
てプログラムされる条件がＣＰＵ２によってオーバライ
トされないことを保証する。

【０１８１】〈リセット例外処理の間のデバッグ動作〉
本発明は外部開発システム７がリセット動作のための例
外処理ルーチンが開始される前にデータプロセッサ３に
おいてブレークポイント動作を実行できるようにするメ
カニズムを提供する。「外部リセット」信号が肯定され
たとき、前記複数の制御レジスタ４０の各々の内容は初
期化される。前記「外部リセット」信号がその後否定さ
れたとき、データプロセッサ３が実際のリセット例外処
理ルーチンを開始する前に静止している時間のウィンド
ウが存在する。外部開発システム７によって前記静止時
間の間に外部ブレークポイント信号、＊ＢＫＰＴ、が肯
定されれば、本発明はターゲットメモリ値をデータ処理
システム５にダウンロードしかつ何らかの要求されるハ
ードウェアレジスタ構成を行なうためのメカニズムおよ
び方法を提供する。前記ターゲットメモリ値は単一の値
でもよくあるいは複数の値でもよい。

【０１８２】いったん前記ターゲットメモリ値が外部開
発システム７によってダウンロードされると、前記複数
の制御レジスタおよび前記複数のハードウェアブレーク
ポイントレジスタ５０の内の一方または双方が構成でき
る。さらに、ＣＰＵ２に含まれるハードウェアレジス
タ、ＭＭＵ／コントローラ４、およびシステムバスコン
トローラ８もまたプログラムされ得る。最後に、データ
プロセッサ３は「ゴー（Ｇｏ）」コマンドを使用してリ
スタートされなければならない。しかしながら、本発明
においては、前記「ゴー」コマンドの受信に応じて実行
される一連のハードウェア動作はＣＰＵ２がブレークポ
イント動作を実行している間に変更されたハードウェア
レジスタの関数である。もし外部開発システム７がＣＰ
Ｕ２のプログラムカウンタレジスタを変更しなければ、
前記「ゴー」コマンドはデータプロセッサ３をイネーブ
ルして通常のリセット例外処理ルーチンを実行できるよ
うにする。しかしながら、もし外部開発システム７がＣ
ＰＵ２のプログラムカウンタレジスタを変更しなけれ
ば、前記「ゴー」コマンドはデータプロセッサ３をイネ
ーブルして前記通常のリセット例外処理ルーチンをバイ
パスしかつプログラムカウンタレジスタにロードされた
アドレスによって識別される命令の実行を開始できるよ
うにする。

【０１８３】そのようなリセットおよびブレークポイン
ト動作の間のデータプロセッサ３の動作は後により詳細
に説明する。前記「リセット」信号が肯定されかつデー
タプロセッサ３のＣＰＵ２に提供されたものと仮定す
る。該「リセット」信号が否定されたとき、外部開発シ
ステム７は前記＊ＢＫＰＴ信号を肯定する。デバッグモ
ジュール１０の制御回路２０はＫ−バス２５を介しての
ＣＰＵ２への複数のブレークポイント制御信号の内の前
記ＢＫＰＴ信号を肯定する。前と同様に、制御インタフ
ェースはデバッグモジュール１０とＣＰＵ２との間の直
接的接続であることに注意を要する。

【０１８４】ＣＰＵ２が肯定されたＢＫＰＴ信号を受信
したとき、ＣＰＵ２は静止時間ウィンドウを中止しかつ
データプロセッサ３が停止していることを通知する。こ
の時間の間、ＰＳＴ信号は＄Ｆの論理値を有し外部開発
システム７にデータプロセッサ３が動作を停止している
ことを示す。したがって、ＣＰＵ２およびデータプロセ
ッサ３はリセット例外処理ルーチンを開始する前に停止
される。

【０１８５】いったんＰＳＴ信号がデータプロセッサ３
が動作を停止していることを指示すると、外部開発シス
テム７は複数のデータ、アドレスおよび制御値を前記Ｄ
ＳＤＩ信号および前記ＤＳＣＬＫ信号を介してデータプ
ロセッサ３にダウンロードする。前記複数のデータ、ア
ドレスおよび制御値はメモリ６に格納されるべきプログ
ラムまたはデータ値のメモリイメージとすることができ
る。さらに、前記複数のデータ、アドレスおよび制御値
は前記複数の制御レジスタ４０および前記複数のハード
ウェアブレークポイントレジスタ５０のような複数の構
成レジスタの各々のために初期化値を提供することがで
きる。前記複数のデータ、アドレスおよび制御値がＤＳ
ＤＩ信号を介してデータプロセッサ３に提供されたと
き、前記値の各ビットはシリアルインタフェース３０を
介してレジスタ３２に提供される。レジスタ３２が満杯
になったとき、パケットの情報が前記「シリアル情報」
信号を介して複数のハードウェアブレークポイントレジ
スタ５０に提供する。前記複数のハードウェアブレーク
ポイントレジスタ５０においては、前記パケットの情報
は一時データレジスタ１７０のようなレジスタに格納さ
れる。一時データレジスタ１７０はその後そこに格納さ
れた情報をＫＤＡＴＡ信号を介してＫ−バス２５に提供
する。Ｋ−バス２５は該情報をコア９の残りの部分に転
送する。この動作は前により詳細に説明したから、内部
格納手順のこれ以上の説明はここでは行なわない。

【０１８６】前記複数のデータ、アドレスおよび制御値
がデータプロセッサ３の適切なメモリまたはレジスタロ
ケーションに格納された後、外部開発システム７は前記
ＤＳＤＩおよびＤＳＣＬＫ信号を介してデータプロセッ
サ３に「ゴー」コマンドを提供する。前記複数のデー
タ、アドレスおよび制御値と同様に、該「ゴー」コマン
ドはＤＳＤＩ信号を介してデータプロセッサ３に提供さ
れる。前記「ゴー」コマンドの各々のビットはシリアル
インタフェース３０を介してレジスタ３２に提供され
る。レジスタ３２が満杯になったとき、パケットの情報
が制御バス１５を介して制御回路２０に与えられる。制
御回路２０は前記「ゴー」コマンドをデコードしてＫ−
バス２５を介してＣＰＵ２に前記「ゴー」信号を提供す
る。

【０１８７】ＣＰＵ２が前記「ゴー」信号に応答したと
き、それが実行する命令は外部開発システム７によって
提供される前記複数のアドレス、データおよび制御値に
よって変更されたレジスタによって決定される。例え
ば、もしＣＰＵ２のプログラムカウンタ（図面には詳細
に示されていない）が変更されれば、ＣＰＵ２は該変更
されたプログラムカウンタに格納された新しい命令アド
レスからプロセッサの実行を開始する。しかしながら、
もしＣＰＵ２のプログラムカウンタが変更されなけれ
ば、ＣＰＵ２は通常のリセット例外処理ルーチンにより
継続する。

【０１８８】リセット例外処理ルーチンの実行の前にデ
ータプロセッサ３のブレークポイントを行なう本発明の
能力は外部開発システム７がリセット例外処理ルーチン
の実行の間に前記値がオーバライトされる機会を生じる
ことなく要求される様式でデータプロセッサ３を構成で
きるようにする効率的なかつ有用なメカニズムを提供す
る。

【０１８９】リセット例外処理ルーチンが実行される前
にブレークポイント動作を実行するこの能力はまた外部
開発システム７が不揮発メモリ装置のプログラミングを
バイパスできるようにする。新しいソフトウェアイメー
ジを書き込み可能なメモリ装置にロードすることによ
り、前記不揮発メモリにプログラムされたコードは容易
にバイパスできる。外部開発システム７は８０ビットの
命令をシフト入力することによりいずれのハードウェア
レジスタをもアクセスできる。この８０ビットの命令は
１６ビットのオペコード、ＣＰＵ空間へマッピングされ
た３２ビットのアドレス、および３２ビットのオペラン
ドデータを含む。いったん完全なコマンドが受信される
と、デバッグモジュール１０はメモリ参照動作と同様の
様式で動作する。Ｋ−バス２５が要求され、次にＣＰＵ
２によって承認される。ＣＰＵ空間のＫ−バスサイクル
がデバッグモジュール１０によって開始されかつ適切な
ハードウェアレジスタが書き込まれる。

【０１９０】〈背景デバッグモード〉データプロセッサ
３が特別の背景デバッグモードで動作しているとき、Ｃ
ＰＵ２は停止してデバッグモジュール１０が全てのメモ
リおよびレジスタ値に完全にアクセスでき、それによっ
て障害のある回路および誤りのあるプログラムを分離し
かつ識別できるようにする。背景デバッグモードにある
ときレジスタおよびメモリロケーションは観察できかつ
選択的に変更できる。さらに、試験機能をイネーブルで
きる。外部開発システム７はそれが特別の背景デバッグ
モードで動作しているときにデバッグモジュール１０を
介して容易に内部情報にアクセスできるが、通常の命令
実行は中止され、それはＣＰＵ２がこの動作モードにお
いては停止しなければならないからである。ＣＰＵ２が
停止しているとき、ＰＳＴ信号は＄Ｆの値を有すること
に注意を要する。

【０１９１】前記特別の背景デバッグモードの動作は数
多くの発生源によって発生できる。例えば、前記＊ＢＫ
ＰＴ信号を外部開発システム７によって外部的に発生し
てデータプロセッサ３が背景デバッグモードの動作に入
るよう選択的にイネーブルすることができる。さらに、
内部的に発生されたブレークポイント動作および破滅的
例外条件もまたデータプロセッサ３を背景デバッグモー
ドの動作に入るようイネーブルできる。

【０１９２】いったんデータプロセッサ３が背景デバッ
グモードの動作に入ると、データプロセッサ３の通常の
動作は停止されかつ特別の機能が外部開発システム７の
制御の下にデバッグモジュール１０によって行なわれ
る。デバッグモジュール１０および外部開発システム７
の間の全ての通信はシリアルインタフェース３０および
前記ＤＳＤＩ，ＤＳＤＯおよびＤＳＣＬＫ信号の各々を
介して行なわれる。

【０１９３】前に述べたように、本発明のこの実施形態
では、背景デバッグモードはＰＳＴ信号を介して外部ユ
ーザに通知される。ＰＳＴ信号上の＄Ｆの値がプロセッ
サが停止しかつ背景デバッグ動作モードで動作している
ことを示す。背景デバッグモードへのエントリの指示は
重要であり、それはこれが外部ユーザがシリアル通信チ
ャネルを介してサポートされたデバッグコマンドを開始
できるようにするための信号を提供するからである。し
たがって、シリアルインタフェース３０を介して提供さ
れるシリアルポートはメモリロケーションおよび内部レ
ジスタからデバッグ情報を取り出すために使用すること
ができる。

【０１９４】もし前記ＭＡＰビットが否定されれば、全
てのエミュレータモードのメモリ参照は通常のものとし
てスーパバイザアクセスへとマッピングされ、したがっ
てオンチップメモリ、外部メモリおよび入力／出力装置
のようなシステム資源が参照できるようになる。

【０１９５】最後に、外部開発システム７から「ゴー」
コマンドが直接的にデバッグモジュール１０にシフト入
力された後に前記「ゴー」信号が肯定される。前記「ゴ
ー」信号は何らかの事象がデータプロセッサ３を停止さ
せた後にデータプロセッサ３の実行をリスタートさせ、
背景デバッグモードの動作へのエントリを強制する。デ
ータプロセッサ３はもしＴＤＲがこの形式の方向を強制
するようプログラムされていれば制御回路２０による前
記「ブレークポイント」信号の肯定によって停止され得
る。さらに、データプロセッサ３はデータプロセッサ３
による「ホールト（Ｈａｌｔ）」命令の実行によりある
いはフォールト・オン・フォールト（ｆａｕｌｔ−ｏｎ
−ｆａｕｌｔ）」条件の発生により停止され得る。

【０１９６】

【発明の効果】要するに、本発明はデータプロセッサ
が、背景デバッグモードのような、特別の動作モードに
入ることを要求することなく実時間トレースおよびデバ
ッグ機能を実行できるようにするデータプロセッサおよ
び動作方法を提供する。さらに、本発明は実時間デバッ
グ機能の実行の間にマルチレベルのトリガの実行のため
の方法を提供する。これらの独自の特徴的機能の各々は
外部ユーザにデータ処理システム５における障害を識別
しかつ分離する上でより大きな機能性および柔軟性を提
供する。

【０１９７】前に述べたように、本発明は重要な、かつ
今まで存在しなかった、実時間トレース機能を提供す
る。該実時間トレース機能は、外部開発システム７のよ
うな、外部ユーザが外部バスの形式または利用可能性を
想定することなくデータプロセッサ３の内部動作をダイ
ナミックに観察できるようにする。さらに、前記実時間
トレース機能はデータ処理システム５の効率および速度
に大きな影響を与えることなくそのような観察可能性を
システムの内部動作内に提供する。データ処理システム
５のデバッグモジュール１０は外部ユーザに対しＤＤＡ
ＴＡおよびＰＳＴ信号を介して内部動作情報を提供する
ための並列出力ポートを提供する。前記ＤＤＡＴＡ信号
はオペランド値を反映するデータを提供しかつ前記ＰＳ
Ｔ信号はＣＰＵ２の実行ステータスを反映する符号化さ
れたステータス情報を提供する。さらに、前記ＤＤＡＴ
Ａ信号はまた捕捉された命令アドレスプログラムフロー
の変更を可能にし外部開発システムが外部的に見えるア
ドレスバスまたは外部的に見えるデータバスを必要とす
ることなく正確なプログラムフローをトレースできるよ
うにする。ＤＤＡＴＡ信号上に表示される情報はＰＳＴ
信号上のステータス情報と同期していることに注意を要
する。したがって、外部ユーザはデータプロセッサ３の
通常動作を中止することなくデータプロセッサ３におけ
るキーとなる変数のステータスを決定するために前記Ｄ
ＤＡＴＡおよびＰＳＴ信号をデコードすることができ
る。言い換えれば、データプロセッサ３は内部情報を外
部開発システムに提供するために特別のデバッグまたは
エミュレータモードで動作することを要求されない。

【０１９８】さらに、本発明は実時間デバッグ機能を実
行するための回路および方法を提供する。多くのデータ
プロセッサにおいては、特に組み込み型（ｅｍｂｅｄｄ
ｅｄ）システムでは、データプロセッサはシステムの制
約によりあるいはデータプロセッサがもはや正常なモー
ドで動作していない場合に障害の回路またはプログラム
を識別することの不能性のためデバッグ動作の間に停止
できないかもしれない。本発明はデータプロセッサの実
時間動作に対し最小の侵入のみによりかつデータプロセ
ッサを停止させることなくデバッグ動作を実行する。

【０１９９】ブレークポイントは動作は典型的にはプロ
グラミング事象を識別するためにデバッグ動作の間に使
用される。プログラミング事象に遭遇したとき、ブレー
クポイント信号が肯定されかつソフトウェアプログラム
のステータスを決定するためデータが取り出される。ト
レース機能と同様に、ブレークポイント動作は外部ユー
ザが複数の選択されたレジスタおよびメモリロケーショ
ンの各々のステータスを確かめ、それによってデータ処
理エラーが識別できるようにする。本発明はそのような
ブレークポイント動作を行なうために複数のハードウェ
アブレークポイントレジスタ５０およびブレークポイン
ト回路１００を提供する。本発明においては、プログラ
ムカウンタの値またはプログラムカウンタマスク、オペ
ランドアドレス範囲、およびデータ値またはデータマス
ク値に基づくブレークポイント動作は全て実施される。
さらに、本発明において実施されるブレークポイント動
作はまた１または２レベルトリガへと構成でき、この場
合複数の制御レジスタ４０の前記「トリガ定義レジスタ
（ＴＤＲ）」を介して正確なトリガ応答がプログラム可
能である。

【０２００】また、本発明はデータプロセッサ３が特別
のデバッグモードで動作することを要求することなくＣ
ＰＵ２およびデバッグモジュール１０の同時動作を可能
にする。コア９とデバッグモジュール１０との間でデー
タ、アドレス、および制御情報を通信するためにＫ−バ
ス２５を使用することによりデバッグモジュール１０が
ＣＰＵ２と同じ内部レジスタおよびメモリロケーション
へのアクセスを持つことができるようになる。したがっ
て、デバッグモジュールはＣＰＵ２がアクセスできる全
てのメモリロケーションおよび内部レジスタにアクセス
できる。ＣＰＵ２およびデバッグモジュール１０を同時
に動作させることができる能力は外部開発システム７が
プロセッサの動作に大きな影響を与えることなくデータ
プロセッサ３の内部レジスタおよびメモリにおける増大
した可視性を持つことができるようにする。

【０２０１】さらに、デバッグモジュール１０およびＣ
ＰＵ２は双方とも同じ内部レジスタおよびメモリロケー
ションをアクセスする能力を有するから、ＣＰＵ２およ
びコア９の残りの部分は前記複数の制御レジスタ４０の
ＣＳＲにおける「デバッグレジスタへのプロセッサ書き
込み禁止（ＩＰＷ）」ビットがセットされている場合に
前記複数のブレークポイントレジスタ５０に格納された
値を変更することはできない。前記ＣＳＲにおける前記
ＩＰＷビットがセットされている場合、ＣＰＵ２によっ
て開始されるいずれの書き込み動作も禁止される。さら
に、ＩＰＷビットは外部開発システム７によって提供さ
れるコマンドによってのみ変更することができる。複数
のハードウェアブレークポイントレジスタ５０への書き
込み動作を効果的にディスエーブルするためにＩＰＷビ
ットを使用することは外部開発システム７によってプロ
グラムされかつデータプロセッサ３における障害の回路
および誤りのあるプログラムを分離しかつ識別するため
に必要な事象がＣＰＵ２によってオーバライトされない
ことを保証する。

【０２０２】さらに、本発明は外部開発システム７がリ
セット動作のための例外処理ルーチンが開始される前に
データプロセッサ３においてブレークポイント動作を実
行できるようにするメカニズムを提供する。前記「外部
リセット」信号が肯定されたとき、複数の制御レジスタ
４０の各々の内容が初期化される。前記「外部リセッ
ト」信号がその後否定されたとき、データプロセッサ３
が実際のリセット例外処理ルーチンを開始する前に静止
している時間のウィンドウが存在する。もし外部ブレー
クポイント信号、＊ＢＫＰＴ、が前記静止時間の間に外
部開発システム７によって肯定されれば、本発明は何ら
かのハードウェアレジスタの構成を行なうことができる
ようにデータ処理システム５へターゲートメモリ値をダ
ウンロードするメカニズムおよび方法を提供する。前記
ターゲートメモリ値は単一の値でもよくあるいは複数の
値でもよい。

【０２０３】リセット例外処理ルーチンが実行される前
にブレークポイント動作を実行するこの能力はまた外部
開発システム７が不揮発メモリ装置をプログラミングす
ることをバイパスできるようにする。新しいソフトウェ
アイメージを書き込み可能なメモリ装置にロードするこ
とにより、前記不揮発メモリ装置においてプログラムさ
れたコードは容易にバイパスできる。外部開発システム
７は８０ビットの命令をシフト入力することによりいず
れのハードウェアレジスタをもアクセスできる。この８
０ビットの命令は１６ビットのオペコード、ＣＰＵ空間
へマッピングされた３２ビットのアドレス、および３２
ビットのオペランドデータを含む。いったん完全なコマ
ンドが受信されると、デバッグモジュール１０はメモリ
参照動作と同様の様式で動作する。Ｋ−バス２５が要求
され、かつ次にＣＰＵ２によって承認される。ＣＰＵ空
間Ｋ−バスサイクルはデバッグモジュール１０によって
開始されかつ適切なハードウェアレジスタが書き込まれ
る。

【０２０４】リセット例外処理ルーチンの実行の前にデ
ータプロセッサ３をブレークポイントする本発明の能力
は外部開発システム７が前記値がリセット例外処理ルー
チンの実行の間にオーバライトされる機会を生じること
なく必要な様式でデータプロセッサ３を構成できるよう
にする効率的なかつ有用なメカニズムを提供する。

【０２０５】ここに説明した本発明の構成は実例によっ
てのみ与えられている。しかしながら、上に述べた機能
を実行するために数多くの他の構成が存在し得る。本発
明が特定の実施形態に関連して示されかつ説明された
が、当業者にはさらに他の変更および改善を成すことが
できるであろう。したがって、この発明は示された特定
の形式に限定されるのではなくかつ添付の特許請求の範
囲によってこの発明の範囲から離れることのない全ての
変更をカバーすることを理解すべきである。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わるデータ処理システ
ムを示すブロック図である。

【図２】図１のデータ処理システムのデバッグモジュー
ルの一部を示すブロック図である。

【図３】図２のデバッグモジュールのブレークポイント
回路を示すブロック図である。

【図４】図２のデバッグモジュールにおける複数の制御
レジスタを示すブロック図である。

【図５】図２の複数のハードウェアブレークポイントレ
ジスタを示すブロック図である。

【図６】図５の複数のハードウェアブレークポイントレ
ジスタの内のアドレス属性ブレークポイントレジスタを
示すブロック図である。

【図７】図４の複数の制御レジスタの内のトリガ定義レ
ジスタを示すブロック図である。

【図８】図４の複数の制御レジスタの内の構成ステータ
スレジスタを示すブロック図である。

【図９】図２のデバッグモジュールの複数のブレークポ
イント信号の出力を示す図表形式の説明図である。

【図１０】図２のデバッグモジュールの複数のプロセッ
サステータス信号の出力を示す図表形式の説明図であ
る。

【図１１】本発明の一実施形態に係わるパイプラインタ
イミング例を示す図式的説明図である。

【図１２】図１のデータ処理システムの中央処理ユニッ
トの一部を示すブロック図である。

【符号の説明】

２ 中央処理ユニット（ＣＰＵ） ３ データプロセッサ ４ メモリ管理ユニット（ＭＭＵ／コントローラ） ５ データ処理システム ６ メモリ ７ 外部開発システム ８ システムバスコントローラ ９ コア １０ デバッグモジュール １２，１３ スレイブモジュール １４ マスタモジュール １５ 制御バス ２０ 制御回路 ２３ Ｍ−バス ２５ Ｋ−バス ３０ シリアルインタフェース ３２ レジスタ ４０ 制御レジスタ ５０ ハードウェアブレークポイントレジスタ ６０ 制御回路 ７０ ＦＩＦＯ ８０ マルチプレクサ １００ ブレークポイント回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データプロセッサ（５）であって、 データ処理機能を実行するための中央処理ユニット
   （２）であって、該中央処理ユニットは内部プロセッサ
   ステータス信号を提供するもの、 複数の情報値を通信するためのバス手段、そしてデバッ
   グ回路（１０）であって、該デバッグ回路は、 出力制御信号を提供するための制御回路（６０）、 前記バス手段に結合され前記複数の情報値を受けるため
   の記憶バッファ（７０）であって、該記憶バッファは前
   記複数の情報値の各々を提供するもの、そして前記記憶
   バッファに結合されて前記複数の情報値の各々を受けか
   つ前記中央処理ユニットに結合されて前記内部プロセッ
   サステータス信号を受ける出力回路（８０）であって、
   該出力回路はステータス信号を介して外部的に前記内部
   プロセッサステータス信号を選択的に提供しかつ前記出
   力回路はデータ信号を介して外部的にデバッグデータ値
   を選択的に提供するもの、を具備する前記デバッグ回路
   （１０）、 を具備することを特徴とするデータプロセッサ（５）。
2. 【請求項２】 データプロセッサ（５）においてトレー
   ス機能を実行する方法であって、 中央処理ユニット（２）においてデータ処理命令の実行
   を開始する段階、 前記中央処理ユニットから制御回路へ複数の内部プロセ
   ッサステータス信号を提供する段階、 前記データ処理命令の実行に応じて前記中央処理ユニッ
   トからバスを介して複数の情報値を通信する段階、 前記データ処理命令の実行の間に記憶バッファ（７０）
   の動作を制御するために記憶バッファ制御信号を発生す
   る段階、 前記記憶バッファ制御信号が肯定された時前記複数の情
   報値の各々の前記記憶バッファに順次提供する段階、 前記記憶バッファから出力回路（８０）へ記憶された複
   数の情報値の各々を順次提供する段階、 前記複数の内部プロセッサステータス信号を前記出力回
   路に順次提供する段階、 デバッグデータ信号を介して前記記憶された複数の情報
   値の各々を提供する段階、そしてステータス信号を介し
   て前記複数の内部プロセッサステータス信号の内の対応
   する１つを同時に提供する段階であって、前記複数の内
   部プロセッサステータス信号の各々は前記記憶された複
   数の情報値の内の１つに対応するもの、 を具備することを特徴とするデータプロセッサ（５）に
   おいてトレース機能を実行する方法。