JP2001195281A - システム監視装置 - Google Patents
システム監視装置Info
- Publication number
- JP2001195281A JP2001195281A JP2000001743A JP2000001743A JP2001195281A JP 2001195281 A JP2001195281 A JP 2001195281A JP 2000001743 A JP2000001743 A JP 2000001743A JP 2000001743 A JP2000001743 A JP 2000001743A JP 2001195281 A JP2001195281 A JP 2001195281A
- Authority
- JP
- Japan
- Prior art keywords
- internal bus
- access
- bus
- internal
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
- G06F11/364—Software debugging by tracing the execution of the program tracing values on a bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で、内部ＣＰＵの動作にかかわら
ず内部情報の出力を行うことができるシステム監視装置
を提供する。 【解決手段】 システム監視装置は、ターゲットシステ
ム１のメモリ３に記憶された制御プログラムに従って内
部ＣＰＵ２が内部バス４を介して動作する状態を、外部
のデバッグ装置８を用いて監視するシステム監視装置に
おいて、内部ＣＰＵ２による内部バス４に対するアクセ
スに関する情報を内部バス４の情報に基づいてリアルタ
イムに検出する内部バスアドレス比較回路６を備え、内
部バス４に対するアクセスに関する情報をアクセスのタ
イミングでデバッグ装置８側に出力するので、内部ＣＰ
Ｕ２を動かしながら、内部バス４の状態をリアルタイム
に出力することができる。
ず内部情報の出力を行うことができるシステム監視装置
を提供する。 【解決手段】 システム監視装置は、ターゲットシステ
ム１のメモリ３に記憶された制御プログラムに従って内
部ＣＰＵ２が内部バス４を介して動作する状態を、外部
のデバッグ装置８を用いて監視するシステム監視装置に
おいて、内部ＣＰＵ２による内部バス４に対するアクセ
スに関する情報を内部バス４の情報に基づいてリアルタ
イムに検出する内部バスアドレス比較回路６を備え、内
部バス４に対するアクセスに関する情報をアクセスのタ
イミングでデバッグ装置８側に出力するので、内部ＣＰ
Ｕ２を動かしながら、内部バス４の状態をリアルタイム
に出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、システム
のデバッグに用いて好適なシステム監視装置に関するも
のである。
のデバッグに用いて好適なシステム監視装置に関するも
のである。
【０００２】
【従来の技術】従来、ターゲットシステムのプログラム
のデバッグを行う際には、ターゲットシステムの内部Ｃ
ＰＵ（中央処理装置）の動作を代行するＩＣＥ（インサ
ーキットエミュレータ）が用いられていた。
のデバッグを行う際には、ターゲットシステムの内部Ｃ
ＰＵ（中央処理装置）の動作を代行するＩＣＥ（インサ
ーキットエミュレータ）が用いられていた。
【０００３】このＩＣＥを用いたデバッグには、第１に
内部ＣＰＵの動作を止めてシリアル送信線を用いてデバ
ッグ装置側から所定のコマンドを送る手法があった（特
開平１１−１０８９９８、特開平７−２１０５４参
照）。また、第２に内部ＣＰＵに相当する評価用のチッ
プを用いてチップ内の信号線のすべてにデバッグ装置側
から所定のコマンドを送る手法があった（特開平１１−
２３２１３４号参照）。
内部ＣＰＵの動作を止めてシリアル送信線を用いてデバ
ッグ装置側から所定のコマンドを送る手法があった（特
開平１１−１０８９９８、特開平７−２１０５４参
照）。また、第２に内部ＣＰＵに相当する評価用のチッ
プを用いてチップ内の信号線のすべてにデバッグ装置側
から所定のコマンドを送る手法があった（特開平１１−
２３２１３４号参照）。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
の第１の手法では、チップ上にデバッグ用途の別回路を
用意しなければならなかった上に、内部ＣＰＵの動きを
止めた状態でデバッグを行わなければならなかったので
内部ＣＰＵが実動作中の内部情報の出力を行うことがで
きなかったという不都合があった。
の第１の手法では、チップ上にデバッグ用途の別回路を
用意しなければならなかった上に、内部ＣＰＵの動きを
止めた状態でデバッグを行わなければならなかったので
内部ＣＰＵが実動作中の内部情報の出力を行うことがで
きなかったという不都合があった。
【０００５】また、第２の手法では、評価用のチップを
開発するために余計な手間やコストがかかり、さらに内
部ＣＰＵの実行速度の高速化に伴ってこれに対応した評
価用のチップを開発することが困難であるという不都合
があった。
開発するために余計な手間やコストがかかり、さらに内
部ＣＰＵの実行速度の高速化に伴ってこれに対応した評
価用のチップを開発することが困難であるという不都合
があった。
【０００６】そこで、本発明は、かかる点に鑑みてなさ
れたものであり、簡単な構成で、内部ＣＰＵの動作にか
かわらず内部情報の出力を行うことができるシステム監
視装置を提供することを課題とする。
れたものであり、簡単な構成で、内部ＣＰＵの動作にか
かわらず内部情報の出力を行うことができるシステム監
視装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】本発明のシステム監視装
置は、被監視装置の記憶手段に記憶された制御プログラ
ムに従って制御部が内部バスを介して動作する状態を、
外部の監視制御手段を用いて監視するシステム監視装置
において、適用されるものである。
置は、被監視装置の記憶手段に記憶された制御プログラ
ムに従って制御部が内部バスを介して動作する状態を、
外部の監視制御手段を用いて監視するシステム監視装置
において、適用されるものである。
【０００８】特に、本発明のシステム監視装置は、制御
手段による内部バスに対するアクセスに関する情報を内
部バスの情報に基づいてリアルタイムに検出するバスア
クセス検出手段を備え、内部バスに対するアクセスに関
する情報をそのアクセスのタイミングで監視制御手段側
に出力するものである。
手段による内部バスに対するアクセスに関する情報を内
部バスの情報に基づいてリアルタイムに検出するバスア
クセス検出手段を備え、内部バスに対するアクセスに関
する情報をそのアクセスのタイミングで監視制御手段側
に出力するものである。
【０００９】従って本発明によれば、以下の作用をす
る。バスアクセス検出手段に対して、外部の監視制御手
段から記憶手段のアドレスの指定を行う。バスアクセス
検出手段は、このアドレスを保持し、内部バス上でこの
アドレスに対する内部制御部による記憶手段へのデータ
の読み出しまたは書き込みが発生した場合に、該当する
アクセスポイント信号を出力する。
る。バスアクセス検出手段に対して、外部の監視制御手
段から記憶手段のアドレスの指定を行う。バスアクセス
検出手段は、このアドレスを保持し、内部バス上でこの
アドレスに対する内部制御部による記憶手段へのデータ
の読み出しまたは書き込みが発生した場合に、該当する
アクセスポイント信号を出力する。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。本実施の形態のシステム監視装置は、従
来、被監視装置のチップ上の内部ＣＰＵがデバッグモー
ドであって動作が停止しているブレーク状態でしか内部
状態を外部に出力できないのに対して、内部ＣＰＵの動
作モードや内部状態に関わらず内部バスに対するアクセ
ス情報をリアルタイムに外部に出力するものである。
いて説明する。本実施の形態のシステム監視装置は、従
来、被監視装置のチップ上の内部ＣＰＵがデバッグモー
ドであって動作が停止しているブレーク状態でしか内部
状態を外部に出力できないのに対して、内部ＣＰＵの動
作モードや内部状態に関わらず内部バスに対するアクセ
ス情報をリアルタイムに外部に出力するものである。
【００１１】図１は、本実施の形態のシステム監視装置
が適用されるリアルタイムバスモニタのシステム構成図
である。図１において、このシステムは、デバッグの対
象となるターゲットシステム１と、デバッグの制御を行
うデバッグ装置８とを有して構成される。また、ターゲ
ットシステム１は、制御を司るＣＰＵ２と、制御プログ
ラムが記憶されたメモリ３と、内部バス４とを有して構
成される。
が適用されるリアルタイムバスモニタのシステム構成図
である。図１において、このシステムは、デバッグの対
象となるターゲットシステム１と、デバッグの制御を行
うデバッグ装置８とを有して構成される。また、ターゲ
ットシステム１は、制御を司るＣＰＵ２と、制御プログ
ラムが記憶されたメモリ３と、内部バス４とを有して構
成される。
【００１２】また、本実施の形態では特に、内部バス監
視回路５を有し、内部バス監視回路５は、内部ＣＰＵ２
による内部バス４に対するアクセスに関する情報を内部
バス４の情報に基づいてリアルタイムに検出して内部バ
ス４に対するアクセスに関する情報をそのアクセスのタ
イミングでデバッグ装置８側に出力する内部バスアドレ
ス比較回路６を有して構成される。
視回路５を有し、内部バス監視回路５は、内部ＣＰＵ２
による内部バス４に対するアクセスに関する情報を内部
バス４の情報に基づいてリアルタイムに検出して内部バ
ス４に対するアクセスに関する情報をそのアクセスのタ
イミングでデバッグ装置８側に出力する内部バスアドレ
ス比較回路６を有して構成される。
【００１３】また、本実施の形態では特に、内部バス監
視回路５は、内部ＣＰＵ２の実行アドレスに関する情報
を内部バス４の情報に基づいてリアルタイムに検出して
実行アドレスに関する情報をアクセスのタイミングでデ
バッグ装置８側に出力する内部ＣＰＵ実行アドレス比較
回路７を有して構成される。
視回路５は、内部ＣＰＵ２の実行アドレスに関する情報
を内部バス４の情報に基づいてリアルタイムに検出して
実行アドレスに関する情報をアクセスのタイミングでデ
バッグ装置８側に出力する内部ＣＰＵ実行アドレス比較
回路７を有して構成される。
【００１４】また、デバッグ装置８は、ターゲットシス
テム１に対して所定のコマンド１１を用いてデバッグ制
御を行うホストパーソナルコンピュータ（以下、ホスト
ＰＣという）９と、本実施の形態では特に、内部ＣＰＵ
２の内部バス４に対するアクセスに関する情報を表示す
ると共に、内部ＣＰＵ２の実行アドレスに関する情報を
表示する外部表示治具１０とを有して構成される。
テム１に対して所定のコマンド１１を用いてデバッグ制
御を行うホストパーソナルコンピュータ（以下、ホスト
ＰＣという）９と、本実施の形態では特に、内部ＣＰＵ
２の内部バス４に対するアクセスに関する情報を表示す
ると共に、内部ＣＰＵ２の実行アドレスに関する情報を
表示する外部表示治具１０とを有して構成される。
【００１５】上述した内部バスアドレス比較回路６は、
内部バス４のアドレス線とホストＰＣ９から設定された
アドレスとを比較して、内部バス４のアドレス線が設定
されたアドレスに該当した場合にはヒット信号を生成す
る機能を有する。
内部バス４のアドレス線とホストＰＣ９から設定された
アドレスとを比較して、内部バス４のアドレス線が設定
されたアドレスに該当した場合にはヒット信号を生成す
る機能を有する。
【００１６】上述した内部ＣＰＵ実行アドレス比較回路
７は、内部ＣＰＵ２の実行アドレスとホストＰＣ９から
設定されたアドレスとを比較して、実行アドレスが設定
されたアドレスに該当した場合にはヒット信号を生成す
る機能を有する。
７は、内部ＣＰＵ２の実行アドレスとホストＰＣ９から
設定されたアドレスとを比較して、実行アドレスが設定
されたアドレスに該当した場合にはヒット信号を生成す
る機能を有する。
【００１７】内部バス監視回路５は、内部バス４から直
接３２ビットのデータＤａｔａと、１ビットのクロック
ＣＬＯＣＫと、１ビットのグランド信号ＧＮＤとをデバ
ッグ装置８側の外部表示治具１０へ出力する。また、内
部バス監視回路５は、内部バス４からのアドレス線に基
づいて内部バスアドレス比較回路６を介してヒット信号
の３ビットのアクセスポイント信号ＡＣＰと、内部バス
４からのアドレス線に基づいて内部ＣＰＵ実行アドレス
比較回路７を介してヒット信号の２ビットのリアルタイ
ムイベント信号ＲＴＥＶとをデバッグ装置８側の外部表
示治具１０へ出力する。
接３２ビットのデータＤａｔａと、１ビットのクロック
ＣＬＯＣＫと、１ビットのグランド信号ＧＮＤとをデバ
ッグ装置８側の外部表示治具１０へ出力する。また、内
部バス監視回路５は、内部バス４からのアドレス線に基
づいて内部バスアドレス比較回路６を介してヒット信号
の３ビットのアクセスポイント信号ＡＣＰと、内部バス
４からのアドレス線に基づいて内部ＣＰＵ実行アドレス
比較回路７を介してヒット信号の２ビットのリアルタイ
ムイベント信号ＲＴＥＶとをデバッグ装置８側の外部表
示治具１０へ出力する。
【００１８】図２は、外部表示治具の構成図である。上
述した外部表示治具１０は、表示部として、３ビットの
アクセスポイント信号ＡＣＰに基づいてアクセスポイン
ト項目ＡＣＰ１〜ＡＣＰ７を点灯表示するＬＥＤ（発光
ダイオード）２１〜２７と、アクセスポイントＡＣＰ１
〜ＡＣＰ７のデータ内容を１６進数値表示する７セグメ
ントＬＥＤ３１〜３７（以下、７セグＬＥＤという。）
と、アクセスポイントＡＣＰ１〜ＡＣＰ７のＬＥＤ２１
〜２７の点灯項目の内容およびデータ内容をハイレベル
またはローレベルにより出力する金属端子からなるピン
４１〜４７とを有して構成される。
述した外部表示治具１０は、表示部として、３ビットの
アクセスポイント信号ＡＣＰに基づいてアクセスポイン
ト項目ＡＣＰ１〜ＡＣＰ７を点灯表示するＬＥＤ（発光
ダイオード）２１〜２７と、アクセスポイントＡＣＰ１
〜ＡＣＰ７のデータ内容を１６進数値表示する７セグメ
ントＬＥＤ３１〜３７（以下、７セグＬＥＤという。）
と、アクセスポイントＡＣＰ１〜ＡＣＰ７のＬＥＤ２１
〜２７の点灯項目の内容およびデータ内容をハイレベル
またはローレベルにより出力する金属端子からなるピン
４１〜４７とを有して構成される。
【００１９】また、外部表示治具１０は、２ビットのリ
アルタイムイベント信号ＲＴＥＶに基づいてリアルタイ
ムイベント項目ＲＴＥＶ１〜ＲＴＥＶ３を点灯表示する
ＬＥＤ２８〜３０と、リアルタイムイベント項目ＲＴＥ
Ｖ１〜ＲＴＥＶ３の内容をハイレベルまたはローレベル
により出力する金属端子からなるピン４８〜５０とを有
して構成される。
アルタイムイベント信号ＲＴＥＶに基づいてリアルタイ
ムイベント項目ＲＴＥＶ１〜ＲＴＥＶ３を点灯表示する
ＬＥＤ２８〜３０と、リアルタイムイベント項目ＲＴＥ
Ｖ１〜ＲＴＥＶ３の内容をハイレベルまたはローレベル
により出力する金属端子からなるピン４８〜５０とを有
して構成される。
【００２０】また、外部表示治具１０は、ヒット信号の
出力がないときに前値をホールド（保持）するホールド
タイムを設定する例えば２連のディップスイッチで構成
されるスイッチ５１を有して構成される。
出力がないときに前値をホールド（保持）するホールド
タイムを設定する例えば２連のディップスイッチで構成
されるスイッチ５１を有して構成される。
【００２１】また、外部表示治具１０は、内部バスアド
レス比較回路６が生成したヒット信号のタイミングで内
部バス４のデータをラッチし、このデータに基づいて上
述した所定項目表示用のＬＥＤや英数字表示用の７セグ
メントＬＥＤなどを点灯させる回路を有している。
レス比較回路６が生成したヒット信号のタイミングで内
部バス４のデータをラッチし、このデータに基づいて上
述した所定項目表示用のＬＥＤや英数字表示用の７セグ
メントＬＥＤなどを点灯させる回路を有している。
【００２２】なお、外部表示治具１０は、内部バス４へ
の内部ＣＰＵ２のアクセスが発生しない場合には、以前
のヒット信号のタイミングでラッチされたデータをホー
ルドしてＬＥＤや７セグＬＥＤにリアルタイムで表示す
る前値ホールド回路も有している。
の内部ＣＰＵ２のアクセスが発生しない場合には、以前
のヒット信号のタイミングでラッチされたデータをホー
ルドしてＬＥＤや７セグＬＥＤにリアルタイムで表示す
る前値ホールド回路も有している。
【００２３】また、外部表示治具１０は、内部ＣＰＵ実
行アドレス比較回路７が生成したヒット信号のタイミン
グでこのデータに基づいて上述した所定項目表示用のＬ
ＥＤを点灯させる回路を有している。
行アドレス比較回路７が生成したヒット信号のタイミン
グでこのデータに基づいて上述した所定項目表示用のＬ
ＥＤを点灯させる回路を有している。
【００２４】これらによって、内部バス４に対する内部
ＣＰＵ２のアクセスに関する情報を内部バス監視回路５
からそのアクセスのタイミングでデバッグ装置８側に出
力することにより、デバッグ装置８により設定されたア
ドレスのターゲットシステム１のメモリ３（ＲＡＭ（ラ
ンダムアクセスメモリ））に対する内部ＣＰＵ２のアク
セス状態をリアルタイムに外部表示治具１０に表示し、
かつ内部ＣＰＵ２の特定アドレスの実行状態を外部表示
治具１０に表示して、メモリ３のアドレスへの内部ＣＰ
Ｕ２のアクセス状態および内部ＣＰＵ２の特定アドレス
の実行状態を監視することができる。
ＣＰＵ２のアクセスに関する情報を内部バス監視回路５
からそのアクセスのタイミングでデバッグ装置８側に出
力することにより、デバッグ装置８により設定されたア
ドレスのターゲットシステム１のメモリ３（ＲＡＭ（ラ
ンダムアクセスメモリ））に対する内部ＣＰＵ２のアク
セス状態をリアルタイムに外部表示治具１０に表示し、
かつ内部ＣＰＵ２の特定アドレスの実行状態を外部表示
治具１０に表示して、メモリ３のアドレスへの内部ＣＰ
Ｕ２のアクセス状態および内部ＣＰＵ２の特定アドレス
の実行状態を監視することができる。
【００２５】このように構成されたリアルタイムバスモ
ニタのシステムは、以下のような動作をする。まず、内
部バスアドレス比較回路６の動作を説明する。図１にお
いて、デバッグ装置８のホストＰＣ９からターゲットシ
ステム１のメモリ３のアドレスの指定をこの例では最大
７つまで行う。内部バスアドレス比較回路６は、このア
ドレスを保持し、内部バス４上でこのアドレスに対する
内部ＣＰＵ２によるメモリ３へのデータの読み出しまた
は書き込みが発生した場合に、該当するＡＣＰ信号を出
力する。
ニタのシステムは、以下のような動作をする。まず、内
部バスアドレス比較回路６の動作を説明する。図１にお
いて、デバッグ装置８のホストＰＣ９からターゲットシ
ステム１のメモリ３のアドレスの指定をこの例では最大
７つまで行う。内部バスアドレス比較回路６は、このア
ドレスを保持し、内部バス４上でこのアドレスに対する
内部ＣＰＵ２によるメモリ３へのデータの読み出しまた
は書き込みが発生した場合に、該当するＡＣＰ信号を出
力する。
【００２６】また、ホストＰＣ９から内部バスアドレス
比較回路６に対して、メモリ３のアドレスの設定を行
う。この設定項目は、各ＡＣＰ信号に対してメモリ３の
アドレスとヒット信号のトリガーとなる要素（以下、ヒ
ットトリガーという。）の２つである。ただし、メモリ
３のアドレスは内部バス４上でのアドレスマップに基づ
いて設定される。また、ＡＣＰ信号のヒットトリガーの
対象は以下の通りである。データ［００］はヒット信号
なし、データ［０１］は読み出しのみ、データ［１０］
は書き込みのみ、データ［１１］は読み出しまたは書き
込みである。
比較回路６に対して、メモリ３のアドレスの設定を行
う。この設定項目は、各ＡＣＰ信号に対してメモリ３の
アドレスとヒット信号のトリガーとなる要素（以下、ヒ
ットトリガーという。）の２つである。ただし、メモリ
３のアドレスは内部バス４上でのアドレスマップに基づ
いて設定される。また、ＡＣＰ信号のヒットトリガーの
対象は以下の通りである。データ［００］はヒット信号
なし、データ［０１］は読み出しのみ、データ［１０］
は書き込みのみ、データ［１１］は読み出しまたは書き
込みである。
【００２７】次に、内部ＣＰＵ実行アドレス比較回路７
の動作を説明する。図１において、デバッグ装置８のホ
ストＰＣ９からターゲットシステム１のメモリ３のプロ
グラムアドレスの指定をこの例では最大３つまで行う。
内部ＣＰＵ実行アドレス比較回路７は、このアドレスを
保持し、内部ＣＰＵ２がこのアドレスを実行した場合
に、該当するＲＴＥＶ信号を出力する。
の動作を説明する。図１において、デバッグ装置８のホ
ストＰＣ９からターゲットシステム１のメモリ３のプロ
グラムアドレスの指定をこの例では最大３つまで行う。
内部ＣＰＵ実行アドレス比較回路７は、このアドレスを
保持し、内部ＣＰＵ２がこのアドレスを実行した場合
に、該当するＲＴＥＶ信号を出力する。
【００２８】また、ホストＰＣ９から内部ＣＰＵ実行ア
ドレス比較回路７に対して命令アドレスの設定を行う。
設定項目は、各ＲＴＥＶ信号に対して、命令アドレスを
設定する。
ドレス比較回路７に対して命令アドレスの設定を行う。
設定項目は、各ＲＴＥＶ信号に対して、命令アドレスを
設定する。
【００２９】次に、外部表示治具１０の動作の説明をす
る。まず、入力される信号について説明する。外部表示
治具１０にはターゲットシステム１の内部バス監視回路
５から内部ＣＰＵ２を介して以下の信号が供給される。
３ビットのアクセスポイント信号ＡＣＰは内部バスアド
レス比較回路６が生成する信号である。
る。まず、入力される信号について説明する。外部表示
治具１０にはターゲットシステム１の内部バス監視回路
５から内部ＣＰＵ２を介して以下の信号が供給される。
３ビットのアクセスポイント信号ＡＣＰは内部バスアド
レス比較回路６が生成する信号である。
【００３０】３ビットの２値信号は以下の０〜７の１０
進数値に対応している。数値［０］は設定されたメモリ
３のいずれにもアクセスが発生しない状態を示す。数値
［１］はアクセスポイント１のアドレスを示すＡＣＰ１
にアクセスが発生している状態を示す。数値［２］はア
クセスポイント２のアドレスを示すＡＣＰ２にアクセス
が発生している状態を示す。・・・数値［７］はアクセ
スポイント７のアドレスを示すＡＣＰ７にアクセスが発
生している状態を示す。
進数値に対応している。数値［０］は設定されたメモリ
３のいずれにもアクセスが発生しない状態を示す。数値
［１］はアクセスポイント１のアドレスを示すＡＣＰ１
にアクセスが発生している状態を示す。数値［２］はア
クセスポイント２のアドレスを示すＡＣＰ２にアクセス
が発生している状態を示す。・・・数値［７］はアクセ
スポイント７のアドレスを示すＡＣＰ７にアクセスが発
生している状態を示す。
【００３１】ただし、７カ所中２カ所以上に同じアドレ
スが設定された場合には、小さい番号の数値Ｘに対応す
るＡＣＰＸにのみヒット信号が発生するものとする。
スが設定された場合には、小さい番号の数値Ｘに対応す
るＡＣＰＸにのみヒット信号が発生するものとする。
【００３２】次に、２ビットのリアルタイムイベント信
号ＲＴＥＶは内部ＣＰＵ実行アドレス比較回路７が生成
する信号である。
号ＲＴＥＶは内部ＣＰＵ実行アドレス比較回路７が生成
する信号である。
【００３３】２ビットの２値信号は以下の０〜３の１０
進数値に対応している。数値［０］は設定された命令の
いずれも実行されない状態を示す。数値［１］は実行さ
れた命令のアドレスを示すＲＴＥＶ１に設定された命令
が実行された状態を示す。数値［２］は実行された命令
のアドレスを示すＲＴＥＶ２に設定された命令が実行さ
れた状態を示す。・・・数値［７］は実行された命令の
アドレスを示すＲＴＥＶ７に設定された命令が実行され
た状態を示す。
進数値に対応している。数値［０］は設定された命令の
いずれも実行されない状態を示す。数値［１］は実行さ
れた命令のアドレスを示すＲＴＥＶ１に設定された命令
が実行された状態を示す。数値［２］は実行された命令
のアドレスを示すＲＴＥＶ２に設定された命令が実行さ
れた状態を示す。・・・数値［７］は実行された命令の
アドレスを示すＲＴＥＶ７に設定された命令が実行され
た状態を示す。
【００３４】ただし、３カ所中２カ所以上に同じアドレ
スが設定された場合には、小さい番号の数値Ｘに対応す
るＲＴＥＶＸにのみヒット信号が発生するものとする。
スが設定された場合には、小さい番号の数値Ｘに対応す
るＲＴＥＶＸにのみヒット信号が発生するものとする。
【００３５】また、３２ビットの内部バス４のデータＤ
ａｔａと、１ビットの内部バス４のクロックＣＬＯＣＫ
と、１ビットのグランド信号ＧＮＤとは、内部バス４か
ら直接内部バス監視回路５を介して出力される。
ａｔａと、１ビットの内部バス４のクロックＣＬＯＣＫ
と、１ビットのグランド信号ＧＮＤとは、内部バス４か
ら直接内部バス監視回路５を介して出力される。
【００３６】次に、外部表示治具１０の表示部について
説明する。外部表示治具１０は、この例では、最大７カ
所のアクセスポイントＡＣＰ１〜ＡＣＰ７と、最大３カ
所のリアルタイムイベントＲＴＥＶ１〜ＲＴＥＶ３の表
示による出力を行う。
説明する。外部表示治具１０は、この例では、最大７カ
所のアクセスポイントＡＣＰ１〜ＡＣＰ７と、最大３カ
所のリアルタイムイベントＲＴＥＶ１〜ＲＴＥＶ３の表
示による出力を行う。
【００３７】外部表示治具１０は、例えばデータセレク
タ等を用いて３ビットのＡＣＰ信号からアクセスポイン
トＡＣＰ１〜ＡＣＰ７のうち何番のＡＣＰに設定された
メモリ３に対してアクセスが発生したかを特定し、ＬＥ
Ｄ２１〜２７を点灯する。なお、ここで、ＬＥＤ２１〜
２７を点灯させるためのデータのホールド時間は任意に
設定可能である。
タ等を用いて３ビットのＡＣＰ信号からアクセスポイン
トＡＣＰ１〜ＡＣＰ７のうち何番のＡＣＰに設定された
メモリ３に対してアクセスが発生したかを特定し、ＬＥ
Ｄ２１〜２７を点灯する。なお、ここで、ＬＥＤ２１〜
２７を点灯させるためのデータのホールド時間は任意に
設定可能である。
【００３８】また、外部表示治具１０は、ＡＣＰ信号が
ヒットしたタイミングで３２ビットのデータＤａｔａを
ラッチし、該当するアクセスポイントＡＣＰ１〜ＡＣＰ
７の７セグメントＬＥＤ３１〜３７にデータ内容を１６
進数値にて更新表示する。
ヒットしたタイミングで３２ビットのデータＤａｔａを
ラッチし、該当するアクセスポイントＡＣＰ１〜ＡＣＰ
７の７セグメントＬＥＤ３１〜３７にデータ内容を１６
進数値にて更新表示する。
【００３９】例えば、７セグメントＬＥＤ３１には［Ｆ
ＦＣ０４０８１］、７セグメントＬＥＤ３２には［ＦＦ
ＦＦＦＦＦＥ］、７セグメントＬＥＤ３３には［０００
０１３８８］、７セグメントＬＥＤ３４には［８８８８
８８８８］、７セグメントＬＥＤ３５には［８８８８８
８８８］、７セグメントＬＥＤ３６には［８８８８８８
８８］、７セグメントＬＥＤ３７には［８８８８８８８
８］が表示される。なお、ここで、ＡＣＰ信号がヒット
していないときは、７セグメントＬＥＤ３１〜３７には
前値ホールドされたデータ内容が表示される。
ＦＣ０４０８１］、７セグメントＬＥＤ３２には［ＦＦ
ＦＦＦＦＦＥ］、７セグメントＬＥＤ３３には［０００
０１３８８］、７セグメントＬＥＤ３４には［８８８８
８８８８］、７セグメントＬＥＤ３５には［８８８８８
８８８］、７セグメントＬＥＤ３６には［８８８８８８
８８］、７セグメントＬＥＤ３７には［８８８８８８８
８］が表示される。なお、ここで、ＡＣＰ信号がヒット
していないときは、７セグメントＬＥＤ３１〜３７には
前値ホールドされたデータ内容が表示される。
【００４０】また、外部表示治具１０は、該当するアク
セスポイントＡＣＰ１〜ＡＣＰ７のＬＥＤ２１〜２７の
点灯項目の内容および７セグメントＬＥＤ３１〜３７の
データ内容をハイレベルまたはローレベルにより金属端
子からなるピン４１〜４７に出力する。このピン４１〜
４７の出力レベルは例えばオシロスコープのプローブや
テスターのテストピンなどを用いて検出可能である。
セスポイントＡＣＰ１〜ＡＣＰ７のＬＥＤ２１〜２７の
点灯項目の内容および７セグメントＬＥＤ３１〜３７の
データ内容をハイレベルまたはローレベルにより金属端
子からなるピン４１〜４７に出力する。このピン４１〜
４７の出力レベルは例えばオシロスコープのプローブや
テスターのテストピンなどを用いて検出可能である。
【００４１】また、外部表示治具１０は、例えばデータ
セレクタ等を用いて２ビットのリアルタイムイベント信
号ＲＴＥＶに基づいてリアルタイムイベント項目ＲＴＥ
Ｖ１〜ＲＴＥＶ３のうち何番のＲＴＥＶに設定された命
令が実行されたかを特定し、ＬＥＤ２８〜３０を点灯す
る。なお、ここで、ＬＥＤ２８〜３０を点灯させるため
のデータのホールド時間は任意に設定可能である。
セレクタ等を用いて２ビットのリアルタイムイベント信
号ＲＴＥＶに基づいてリアルタイムイベント項目ＲＴＥ
Ｖ１〜ＲＴＥＶ３のうち何番のＲＴＥＶに設定された命
令が実行されたかを特定し、ＬＥＤ２８〜３０を点灯す
る。なお、ここで、ＬＥＤ２８〜３０を点灯させるため
のデータのホールド時間は任意に設定可能である。
【００４２】また、外部表示治具１０は、該当するＬＥ
Ｄ２８〜３０の点灯項目の内容をハイレベルまたはロー
レベルにより金属端子からなるピン４８〜５０に出力す
る。このピン４８〜５０の出力レベルは例えばオシロス
コープのプローブやテスターのテストピンなどを用いて
検出可能である。
Ｄ２８〜３０の点灯項目の内容をハイレベルまたはロー
レベルにより金属端子からなるピン４８〜５０に出力す
る。このピン４８〜５０の出力レベルは例えばオシロス
コープのプローブやテスターのテストピンなどを用いて
検出可能である。
【００４３】上述したＡＣＰ信号に基づいたＬＥＤ２１
〜２７の表示機能と、ＲＴＥＶ信号に基づいたＬＥＤ２
８〜３０の表示機能と、ＡＣＰ信号に基づいたピン４１
〜４７の出力機能と、ＲＴＥＶ信号に基づいたピン４８
〜５０の出力機能とは、それぞれ個々に出力データのホ
ールド時間を調整することができる。
〜２７の表示機能と、ＲＴＥＶ信号に基づいたＬＥＤ２
８〜３０の表示機能と、ＡＣＰ信号に基づいたピン４１
〜４７の出力機能と、ＲＴＥＶ信号に基づいたピン４８
〜５０の出力機能とは、それぞれ個々に出力データのホ
ールド時間を調整することができる。
【００４４】また、外部表示治具１０は、ＡＣＰ信号ま
たはＲＴＥＶ信号にヒット信号の出力がないときに例え
ば２連のディップスイッチで構成されるスイッチ５１を
用いて前値をホールドするホールドタイムを設定するこ
とができる。例えば、２連のディップスイッチ５１によ
る２ビットのデータ設定によってホールド時間を以下の
４つから選択することができる。データ［００］は１０
０ｎｓ（５ＣＬＯＣＫ）、データ［０１］は１０μｓ
（５００ＣＬＯＣＫ）、データ［１０］は１ｍｓ（５０
０００ＣＬＯＣＫ）、データ［１１］は１００ｍｓ（５
００００００ＣＬＯＣＫ）である。
たはＲＴＥＶ信号にヒット信号の出力がないときに例え
ば２連のディップスイッチで構成されるスイッチ５１を
用いて前値をホールドするホールドタイムを設定するこ
とができる。例えば、２連のディップスイッチ５１によ
る２ビットのデータ設定によってホールド時間を以下の
４つから選択することができる。データ［００］は１０
０ｎｓ（５ＣＬＯＣＫ）、データ［０１］は１０μｓ
（５００ＣＬＯＣＫ）、データ［１０］は１ｍｓ（５０
０００ＣＬＯＣＫ）、データ［１１］は１００ｍｓ（５
００００００ＣＬＯＣＫ）である。
【００４５】なお、上述した本実施の形態では、３ビッ
トのＡＣＰ信号、２ビットのＲＴＥＶ信号について説明
したが、これに限られるものではなく、状態数に応じて
適宜増加させても良い。なお、ＡＣＰ信号およびＲＴＥ
Ｖ信号は、ターゲットシステム１における内部ＣＰＵ２
の各ピンにデバッグ装置８の先端に設けられるＩＣＥの
プローブを接続する際の、ピン数を確保するために少な
い方が良く、上述した、３ビットのＡＣＰ信号および２
ビットのＲＴＥＶ信号の設定は、この条件を満たす内部
ＣＰＵ２に対する最小のピン数の値である。
トのＡＣＰ信号、２ビットのＲＴＥＶ信号について説明
したが、これに限られるものではなく、状態数に応じて
適宜増加させても良い。なお、ＡＣＰ信号およびＲＴＥ
Ｖ信号は、ターゲットシステム１における内部ＣＰＵ２
の各ピンにデバッグ装置８の先端に設けられるＩＣＥの
プローブを接続する際の、ピン数を確保するために少な
い方が良く、上述した、３ビットのＡＣＰ信号および２
ビットのＲＴＥＶ信号の設定は、この条件を満たす内部
ＣＰＵ２に対する最小のピン数の値である。
【００４６】このように、上述した本実施の形態によれ
ば、内部バス監視回路５において内部バスアドレス比較
回路６または内部ＣＰＵ実行アドレス比較回路７を設け
るので、内部バス４に対するアクセスの情報をリアルタ
イムに外部表示治具１０に出力することができる。
ば、内部バス監視回路５において内部バスアドレス比較
回路６または内部ＣＰＵ実行アドレス比較回路７を設け
るので、内部バス４に対するアクセスの情報をリアルタ
イムに外部表示治具１０に出力することができる。
【００４７】しかも、ターゲットシステム１の内部ＣＰ
Ｕ２に対して、簡単な構成を付加するだけで、上述した
システム監視装置を実現することができる。
Ｕ２に対して、簡単な構成を付加するだけで、上述した
システム監視装置を実現することができる。
【００４８】また、内部バス４に対するアクセスの情報
の外部表示治具１０へのリアルタイムな出力は、ターゲ
ットシステム１の内部バス４の情報に基づいて生成して
いるので、ターゲットシステム１の内部ＣＰＵ２の動作
モードに依存することがなく、内部ＣＰＵ２の動作を止
める必要が無くなり、常にリアルタイムな内部バス４の
アクセス情報を得ることができる。
の外部表示治具１０へのリアルタイムな出力は、ターゲ
ットシステム１の内部バス４の情報に基づいて生成して
いるので、ターゲットシステム１の内部ＣＰＵ２の動作
モードに依存することがなく、内部ＣＰＵ２の動作を止
める必要が無くなり、常にリアルタイムな内部バス４の
アクセス情報を得ることができる。
【００４９】また、評価用のチップの開発をする必要が
無く、余計な開発の手間やコストがかからないようにす
ることができる。
無く、余計な開発の手間やコストがかからないようにす
ることができる。
【００５０】このように、上述した本実施の形態によれ
ば、ターゲットシステム１の内部ＣＰＵ２を動かしなが
ら、内部バス４の状態を出力することができる。
ば、ターゲットシステム１の内部ＣＰＵ２を動かしなが
ら、内部バス４の状態を出力することができる。
【００５１】なお、上述した本実施の形態によれば、上
述に加えて、通常のＩＣＥを用いたデバッグ装置で実現
することができる機能としての、ターゲットシステム１
のハードウエアの調整や、メモリマッピング機能や、入
出力マッピング機能や、リアルタイムデバッグや、シン
ボリックデバッグも行うことができる。
述に加えて、通常のＩＣＥを用いたデバッグ装置で実現
することができる機能としての、ターゲットシステム１
のハードウエアの調整や、メモリマッピング機能や、入
出力マッピング機能や、リアルタイムデバッグや、シン
ボリックデバッグも行うことができる。
【００５２】
【発明の効果】この発明のシステム監視装置は、被監視
装置の記憶手段に記憶された制御プログラムに従って制
御部が内部バスを介して動作する状態を、外部の監視制
御手段を用いて監視するシステム監視装置において、制
御手段による内部バスに対するアクセスに関する情報を
内部バスの情報に基づいてリアルタイムに検出するバス
アクセス検出手段を備え、内部バスに対するアクセスに
関する情報をアクセスのタイミングで監視制御手段側に
出力するので、被監視装置の制御部を動かしながら、内
部バスの状態を出力することができ、これにより、内部
バスのアクセス状態をリアルタイムで監視することがで
き、外部の監視制御手段を用いて記憶手段や制御部の開
発効率を向上させることができるという効果を奏する。
装置の記憶手段に記憶された制御プログラムに従って制
御部が内部バスを介して動作する状態を、外部の監視制
御手段を用いて監視するシステム監視装置において、制
御手段による内部バスに対するアクセスに関する情報を
内部バスの情報に基づいてリアルタイムに検出するバス
アクセス検出手段を備え、内部バスに対するアクセスに
関する情報をアクセスのタイミングで監視制御手段側に
出力するので、被監視装置の制御部を動かしながら、内
部バスの状態を出力することができ、これにより、内部
バスのアクセス状態をリアルタイムで監視することがで
き、外部の監視制御手段を用いて記憶手段や制御部の開
発効率を向上させることができるという効果を奏する。
【００５３】また、この発明のシステム監視装置は、上
述において、制御手段の実行アドレスに関する情報を内
部バスの情報に基づいてリアルタイムに検出する実行ア
ドレス検出手段を備え、実行アドレスに関する情報をア
クセスのタイミングで監視制御手段側に出力するので、
被監視装置の制御部の実行アドレスをリアルタイムで監
視することができ、外部の監視制御手段を用いて記憶手
段や制御部の開発効率を向上させることができるという
効果を奏する。
述において、制御手段の実行アドレスに関する情報を内
部バスの情報に基づいてリアルタイムに検出する実行ア
ドレス検出手段を備え、実行アドレスに関する情報をア
クセスのタイミングで監視制御手段側に出力するので、
被監視装置の制御部の実行アドレスをリアルタイムで監
視することができ、外部の監視制御手段を用いて記憶手
段や制御部の開発効率を向上させることができるという
効果を奏する。
【００５４】また、この発明のシステム監視装置は、上
述において、内部バスに対するアクセスに関する情報を
表示する表示手段を備えたので、内部バスのアクセス状
態のリアルタイムバスモニタを実現させることができる
という効果を奏する。
述において、内部バスに対するアクセスに関する情報を
表示する表示手段を備えたので、内部バスのアクセス状
態のリアルタイムバスモニタを実現させることができる
という効果を奏する。
【００５５】また、この発明のシステム監視装置は、上
述において、実行アドレスに関する情報を表示する表示
手段を備えたので、制御部による実行プログラムを示す
イベントの実行アドレスのリアルタイムイベントモニタ
を実現することができるという効果を奏する。
述において、実行アドレスに関する情報を表示する表示
手段を備えたので、制御部による実行プログラムを示す
イベントの実行アドレスのリアルタイムイベントモニタ
を実現することができるという効果を奏する。
【００５６】また、この発明のシステム監視装置は、上
述において、表示手段はアクセスのタイミングで内部バ
スのデータをラッチして数値表示するので、内部バスの
アクセス状態のデータ内容を表示させるリアルタイムバ
スモニタを実現させることができるという効果を奏す
る。
述において、表示手段はアクセスのタイミングで内部バ
スのデータをラッチして数値表示するので、内部バスの
アクセス状態のデータ内容を表示させるリアルタイムバ
スモニタを実現させることができるという効果を奏す
る。
【図１】本実施の形態のシステム監視装置が適用される
リアルタイムバスモニタのシステム構成図である。
リアルタイムバスモニタのシステム構成図である。
【図２】リアルタイムバスモニタの外部表示治具の構成
図である。
図である。
１……ターゲットシステム、２……内部ＣＰＵ、３……
メモリ、４……内部バス、５……内部バス監視回路、６
……内部バスアドレス比較回路、７……内部ＣＰＵ実行
アドレス比較回路、８……デバッグ装置、９……ホスト
ＰＣ、１０……外部表示装置、１１……コマンド、２１
〜３０……ＬＥＤ、３１〜３７……７セグＬＥＤ、４１
〜５０……ピン、５１……スイッチ、ＡＣＰ……アクセ
スポイント信号、ＲＴＥＶ……リアルタイムイベント信
号
メモリ、４……内部バス、５……内部バス監視回路、６
……内部バスアドレス比較回路、７……内部ＣＰＵ実行
アドレス比較回路、８……デバッグ装置、９……ホスト
ＰＣ、１０……外部表示装置、１１……コマンド、２１
〜３０……ＬＥＤ、３１〜３７……７セグＬＥＤ、４１
〜５０……ピン、５１……スイッチ、ＡＣＰ……アクセ
スポイント信号、ＲＴＥＶ……リアルタイムイベント信
号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B042 GA03 GA13 GA32 GC02 LA09 MC09 MC12 NN02 NN03 5B062 AA08 CC01 DD05 EE02 EE09 JJ07
Claims (5)
- 【請求項１】 被監視装置の記憶手段に記憶された制御
プログラムに従って制御部が内部バスを介して動作する
状態を、外部の監視制御手段を用いて監視するシステム
監視装置において、 上記制御手段による上記内部バスに対するアクセスに関
する情報を上記内部バスの情報に基づいてリアルタイム
に検出するバスアクセス検出手段を備え、 上記内部バスに対するアクセスに関する情報を上記アク
セスのタイミングで上記監視制御手段側に出力すること
を特徴とするシステム監視装置。 - 【請求項２】 請求項１記載のシステム監視装置におい
て、 上記制御手段の実行アドレスに関する情報を上記内部バ
スの情報に基づいてリアルタイムに検出する実行アドレ
ス検出手段を備え、 上記実行アドレスに関する情報を上記アクセスのタイミ
ングで上記監視制御手段側に出力することを特徴とする
システム監視装置。 - 【請求項３】 請求項１記載のシステム監視装置におい
て、 上記内部バスに対するアクセスに関する情報を表示する
表示手段を備えたことを特徴とするシステム監視装置。 - 【請求項４】 請求項２記載のシステム監視装置におい
て、 上記実行アドレスに関する情報を表示する表示手段を備
えたことを特徴とするシステム監視装置。 - 【請求項５】 請求項３記載のシステム監視装置におい
て、 上記表示手段は上記アクセスのタイミングで上記内部バ
スのデータをラッチして数値表示することを特徴とする
システム監視装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001743A JP2001195281A (ja) | 2000-01-07 | 2000-01-07 | システム監視装置 |
| EP00311702A EP1117046B1 (en) | 2000-01-07 | 2000-12-27 | Real time internal bus state monitoring system and method |
| DE60009253T DE60009253T2 (de) | 2000-01-07 | 2000-12-27 | System und Verfahren zur Echtzeitüberwachung von Internembuszustand |
| US09/755,236 US7024588B2 (en) | 2000-01-07 | 2001-01-05 | System monitoring system and monitoring method |
| KR1020010000738A KR100743098B1 (ko) | 2000-01-07 | 2001-01-06 | 시스템 감시 장치 및 시스템 감시 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001743A JP2001195281A (ja) | 2000-01-07 | 2000-01-07 | システム監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195281A true JP2001195281A (ja) | 2001-07-19 |
Family
ID=18530937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000001743A Abandoned JP2001195281A (ja) | 2000-01-07 | 2000-01-07 | システム監視装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7024588B2 (ja) |
| EP (1) | EP1117046B1 (ja) |
| JP (1) | JP2001195281A (ja) |
| KR (1) | KR100743098B1 (ja) |
| DE (1) | DE60009253T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4856023B2 (ja) * | 2007-08-08 | 2012-01-18 | パナソニック株式会社 | リアルタイムウォッチ装置及びその方法 |
| US8706937B2 (en) * | 2011-03-02 | 2014-04-22 | Texas Instruments Incorporated | Method and system of debugging multicore bus transaction problems |
| US9384106B2 (en) | 2014-02-21 | 2016-07-05 | Rolf Segger | Real time terminal for debugging embedded computing systems |
| US10437694B2 (en) | 2014-02-21 | 2019-10-08 | Rolf Segger | Real time terminal for debugging embedded computing systems |
| KR101632172B1 (ko) | 2014-02-28 | 2016-06-22 | 소망화장품주식회사 | 고삼추출물 함유 마이크로캡슐 및 이를 이용한 피부 미백용 화장료 조성물 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433413A (en) * | 1981-10-22 | 1984-02-21 | Siemens Corporation | Built-in apparatus and method for testing a microprocessor system |
| US4720778A (en) * | 1985-01-31 | 1988-01-19 | Hewlett Packard Company | Software debugging analyzer |
| FR2748833A1 (fr) * | 1988-07-01 | 1997-11-21 | Sagem | Systeme de memorisation d'informations pour la surveillance, en temps reel, d'un calculateur numerique |
| JP3290280B2 (ja) * | 1994-01-13 | 2002-06-10 | 株式会社東芝 | 情報処理装置 |
| FR2721725B1 (fr) * | 1994-06-23 | 1996-09-20 | Matra Marconi Space France | Module de test pour analyser l'exécution d'un programme par une carte à microprocesseur. |
| KR0141288B1 (ko) * | 1994-11-24 | 1998-07-01 | 박성규 | 내부버스 확장형태를 갖는 이중화된 제어장치 |
| JP2752592B2 (ja) * | 1994-12-28 | 1998-05-18 | 日本ヒューレット・パッカード株式会社 | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
| US5737516A (en) * | 1995-08-30 | 1998-04-07 | Motorola, Inc. | Data processing system for performing a debug function and method therefor |
| JP3846939B2 (ja) * | 1995-08-30 | 2006-11-15 | フリースケール セミコンダクター インコーポレイテッド | データプロセッサ |
| US5964893A (en) * | 1995-08-30 | 1999-10-12 | Motorola, Inc. | Data processing system for performing a trace function and method therefor |
| US6314530B1 (en) * | 1997-04-08 | 2001-11-06 | Advanced Micro Devices, Inc. | Processor having a trace access instruction to access on-chip trace memory |
| US6016557A (en) * | 1997-09-25 | 2000-01-18 | Lucent Technologies, Inc. | Method and apparatus for nonintrusive passive processor monitor |
| JP3684831B2 (ja) * | 1998-03-31 | 2005-08-17 | セイコーエプソン株式会社 | マイクロコンピュータ、電子機器及びデバッグシステム |
| US6321331B1 (en) * | 1998-04-22 | 2001-11-20 | Transwitch Corporation | Real time debugger interface for embedded systems |
| US6615370B1 (en) * | 1999-10-01 | 2003-09-02 | Hitachi, Ltd. | Circuit for storing trace information |
-
2000
- 2000-01-07 JP JP2000001743A patent/JP2001195281A/ja not_active Abandoned
- 2000-12-27 EP EP00311702A patent/EP1117046B1/en not_active Expired - Lifetime
- 2000-12-27 DE DE60009253T patent/DE60009253T2/de not_active Expired - Fee Related
-
2001
- 2001-01-05 US US09/755,236 patent/US7024588B2/en not_active Expired - Fee Related
- 2001-01-06 KR KR1020010000738A patent/KR100743098B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1117046B1 (en) | 2004-03-24 |
| DE60009253T2 (de) | 2005-01-20 |
| KR20010070448A (ko) | 2001-07-25 |
| US20010008020A1 (en) | 2001-07-12 |
| KR100743098B1 (ko) | 2007-07-27 |
| DE60009253D1 (de) | 2004-04-29 |
| US7024588B2 (en) | 2006-04-04 |
| EP1117046A1 (en) | 2001-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5345580A (en) | Microprocessor device and emulator device thereof | |
| US20020065646A1 (en) | Embedded debug system using an auxiliary instruction queue | |
| US20040064757A1 (en) | Embedded symmetric multiprocessor system debug | |
| JPH08185336A (ja) | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 | |
| US8738819B2 (en) | Memory-module extender card for visually decoding addresses from diagnostic programs and ignoring operating system accesses | |
| JP2003050269A (ja) | アルゴリズム的にプログラム可能なメモリテスタにおけるトリガ信号生成方法 | |
| US20030061545A1 (en) | Method and apparatus for providing test mode access to an instruction cache and microcode rom | |
| US7428661B2 (en) | Test and debug processor and method | |
| JP2001195281A (ja) | システム監視装置 | |
| US6311303B1 (en) | Monitor port with selectable trace support | |
| US20060179380A1 (en) | On-chip electronic hardware debug support units having execution halting capabilities | |
| US20010051866A1 (en) | Tracing circuit, tracing method and record medium for operation monitoring device | |
| CN107544909B (zh) | 一种处理器芯片仿真器 | |
| JP4132499B2 (ja) | 半導体試験用プログラムデバッグ装置 | |
| JPS63120341A (ja) | デバツグ装置 | |
| JP2010231818A (ja) | デバッグシステム | |
| JPS6237748A (ja) | フア−ムウエアによるトリガ信号発生方式 | |
| JPH05113906A (ja) | デバツグ支援装置 | |
| KR100189977B1 (ko) | 트레이스기능을 구비한 에뮬레이터시스템과 그 트레이스방법 | |
| KR100326116B1 (ko) | 다수의 모듈을 구비하는 보드에서 모듈을 액티브시키기 위한데이타를 저장하는 장치 | |
| Xie et al. | An SBus monitor board | |
| KR20020079162A (ko) | 하드웨어에 기반한 소프트웨어 디버깅 장치 | |
| JPH05224989A (ja) | キャッシュメモリを内蔵したマイクロプロセッサとそのトレースアナライザ | |
| JPH11212827A (ja) | 集積回路内部信号監視装置 | |
| JPH09237201A (ja) | マイクロコンピュータアナライザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061004 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090113 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090820 |