JPH09237201A - マイクロコンピュータアナライザ - Google Patents

Abstract

(57)【要約】 【課題】 専用の信号ピンを増加させずにＰＣトレース
モード実行中にデータ解析モードを実行することが可能
なマイクロコンピュータアナライザを提供する。 【解決手段】 ターゲット装置のデバッグを行なうマイ
クロコンピュータアナライザであって、ターゲットＭＰ
Ｕが実行している命令のアドレス値をＰＣトレース情報
として出力するステート解析用のトレース手段１２と、
予め検出対象として定められたイベントが発生した際の
データ情報を前記トレース手段に対して供給するイベン
ト検出データ解析手段１３と、をターゲット装置内にあ
る組み込みチップ内に有し、前記トレース手段は、絶対
分岐命令実行時若しくは条件分岐命令実行時に条件成立
の有無に係わらずアドレス値を出力する分岐ＰＣトレー
スモードと、イベント発生時にデータ情報を出力するデ
ータ解析モードとを切り替えることが可能に構成された
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明はマイクロコンピュー
タを組み込んだ応用機器の動作解析支援ツールとしての
マイクロコンピュータアナライザに関し、更に詳しく
は、限られた信号線数において実行アドレスの追尾やデ
ータ系の解析支援をすることが可能なマイクロコンピュ
ータアナライザに関する。

【０００２】

【従来の技術】ターゲット（被試験装置）内のＭＰＵ
（以下、ターゲットＭＰＵと言う）にアクセスし、ター
ゲットＭＰＵのデバッグを行なう装置としてマイクロコ
ンピュータアナライザがある。この種の一般的なマイク
ロコンピュータアナライザの機能としては、以下に示す
ようなものがある。

【０００３】ターゲットメモリのエミュレーション機
能 ターゲットにマイクロコンピュータアナライザを接続
し、ターゲット内のメモリの内容の一部を変更する場
合、ターゲット内のメモリをマイクロコンピュータアナ
ライザ内のメモリで代行せさる。通常、ターゲットのメ
モリはＲＯＭでできているので、プログラムの一部の変
更等は困難である。そこで、ターゲット内のメモリをマ
イクロコンピュータアナライザ内のメモリで代行させれ
ば、マイクロコンピュータアナライザ内のメモリとして
はＲＡＭを用いることができるので、プログラムの変更
等が自由にできる。また、所定のメモリがターゲット内
に存在しない時にも、マイクロコンピュータアナライザ
内のメモリにプログラムを組み込んでターゲットのエミ
ュレーションができる。

【０００４】ヒストリトレース機能 従来のロジックアナライザの機能と同様のものであり、
トリガ時点から前方及び後方の複数段階のバス上のデー
タを記録する機能である。装置に障害が発生した時の、
前後のパス上のデータを解析することにより、障害の原
因を診断することができる。

【０００５】ターゲット実行ブレーク機能 ターゲットのＭＰＵの動作を停止（ブレーク）し、その
停止時点のＭＰＵ内の各種レジスタ等の内容を読み出す
機能である。ターゲットの障害の原因を診断することが
できる。

【０００６】上記３つの機能は、いずれもＭＰＵの出力
する信号を基にマイクロコンピュータアナライザ側で判
断し、各機能を実現している。しかしながら、バスサイ
クルが３０ＭＨｚ以上になると、マイクロコンピュータ
アナライザ側で各機能を行なう条件判断が困難になる。

【０００７】具体的に述べると、ブレークするアドレス
か否かを判断するのに要する時間は、アドレス有効時点
から３０〜４０ナノ秒である。従って、ＭＰＵのセット
アップ，ホールド時間を考慮すると、バスサイクル３０
ＭＨｚを越えるとブレーク命令をマイクロコンピュータ
アナライザ側からＭＰＵ側に供給することが不可能にな
ってしまう。

【０００８】また、ＭＰＵがシングルチップの場合に
は、マイクロコンピュータアナライザ支援のために別途
評価用チップを製作する必要があり、コスト，開発日程
等、チップメーカ，ユーザいずれにとっても負担になっ
ている。

【０００９】

【発明が解決しようとする課題】ところで、この種のマ
イクロコンピュータアナライザでは、ターゲットに組み
込むマイコンチップそのものに少数の専用信号ピンを設
けて、その信号ピンからマイコンが実行しているプログ
ラムアドレス、特にプログラムの実行流れをつかむため
に有効な分岐命令実行時のＰＣ（プログラムカウンタ）
値を出力する方法がとられている。

【００１０】この種のマイクロコンピュータアナライザ
では、ＰＣ値からプログラム流れを判別するモード（Ｐ
Ｃトレースモード）と、データ系の解析支援機能のモー
ド（データ解析モード）とは別になっていた。

【００１１】従って、ＰＣトレースモードの実行中に
おいて、データ解析モードを同時に行うことはできなか
った。 また、ＰＣ値からプログラム流れを判別するモード
と、データ系の解析支援のモードとを同時に実行するた
めには両方の専用の信号ピンをマイコンチップに設ける
必要が生じるが、高密度，高集積化するマイコンチップ
において信号ピンの増加は困難である。

【００１２】本発明はこのような課題に鑑みてなされた
ものであって、専用の信号ピンを増加させずにＰＣトレ
ースモード実行中にデータ解析モードを実行することが
可能なマイクロコンピュータアナライザを提供すること
を目的としている。

【００１３】

【課題を解決するための手段】前記した課題を解決する
第１の発明は、ターゲット装置のデバッグを行なうマイ
クロコンピュータアナライザであって、ターゲット装置
内にある組み込みチップ内に、ターゲットＭＰＵが実行
している命令のアドレス値をＰＣトレース情報として出
力するステート解析用のトレース機能を設け、このトレ
ース機能として、全てのアドレス値を出力するフルＰＣ
トレースモードと、絶対分岐命令実行時、若しくは条件
分岐命令実行時に条件成立の有無に係わらずアドレス値
を出力する分岐ＰＣトレースモードを備え、この分岐Ｐ
Ｃトレースモードの外部モードとして、予め検出対象と
して定めたイベントが発生した際のデータ情報を出力す
るデータ解析モードを備えたことを特徴とするマイクロ
コンピュータアナライザである。

【００１４】また、前記した課題を解決する第２の発明
は、ターゲット装置のデバッグを行なうマイクロコンピ
ュータアナライザであって、ターゲットＭＰＵが実行し
ている命令のアドレス値をＰＣトレース情報として出力
するステート解析用のトレース手段と、予め検出対象と
して定められたイベントが発生した際のデータ情報を前
記トレース手段に対して供給するイベント検出データ解
析手段と、をターゲット装置内にある組み込みチップ内
に有し、前記トレース手段は、絶対分岐命令実行時若し
くは条件分岐命令実行時に条件成立の有無に係わらずア
ドレス値を出力する分岐ＰＣトレースモードと、イベン
ト発生時にデータ情報を出力するデータ解析モードとを
切り替えることが可能に構成されたことを特徴とするマ
イクロコンピュータアナライザである。

【００１５】これらのマイクロコンピュータアナライザ
の発明においては、ターゲット装置内のＭＰＵを含む組
み込みチップ（エンベデッドチップ）内に、マイクロコ
ンピュータアナライザの機能の一部を実行するデバッグ
ユニットを設けていることにより、従来ターゲット装置
とマイクロコンピュータアナライザ間でデータのやりと
りを行なう際に用いていたバッファ等が不要となり、そ
の分取り扱えるデータ速度を速くすることができる。更
に、トレース機能として、全てのアドレス値を出力する
フルＰＣトレースモードと、絶対分岐命令実行時、若し
くは条件分岐命令実行時に条件成立の有無に係わらずア
ドレス値を出力する分岐ＰＣトレースモードとを備える
ようにしている。特に、絶対分岐命令実行時、若しくは
条件分岐命令実行時に条件成立の有無に係わらずアドレ
ス値を出力する分岐ＰＣトレースモードを備えたことに
より、高速のＭＰＵがターゲットである場合でも、ソー
スプログラムの構文解析を行うことなくブランチトレー
スを行って、十分なデバッグを行なうことができるよう
になる。

【００１６】そして、第１の発明においては、分岐ＰＣ
トレースモードの外部モードとして、予め検出対象とし
て定めたイベントが発生した際のデータ情報を出力する
データ解析モードを備えたことにより、専用の信号ピン
を増加させずにＰＣトレースモード実行中にデータ解析
モードを実行することが可能なマイクロコンピュータア
ナライザを提供することができる。

【００１７】また、第２の発明においては、トレース手
段が、アドレス値を出力する分岐ＰＣトレースモード
と、イベント発生時にデータ情報を出力するデータ解析
モードとを切り替えることが可能に構成されているた
め、専用の信号ピンを増加させずにＰＣトレースモード
実行中にデータ解析モードを実行することが可能なマイ
クロコンピュータアナライザを提供することができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図１は本発明の実施の形
態例の基本的構成を示す機能ブロック図である。

【００１９】＜マイクロコンピュータアナライザの構成
＞この図１において、１０はターゲット装置内に取り付
けられる組み込みチップ（エンベデッドチップともい
う）、２０はこの組み込みチップ１０内に設けられたデ
バッグ機能を持つデバッグユニット（ＩＤＢユニットと
もいう）である。このデバッグユニット２０は、組み込
みチップ１０内にチップの形で取り付けられるものの一
部分を構成している。

【００２０】前記組み込みチップ１０において、１はＭ
ＰＵコアである。このＭＰＵコア１において、ＮＭＩ端
子はマイクロコンピュータアナライザ機能の強制ブレー
ク（ＭＰＵコアを停止させること）及び実行後ブレーク
に使用するものである。この端子がアサート（活性化）
されると、次のバスサイクルから例外処理に移るように
なっている。ＩＮＴ端子は、割り込み入力端子で、実行
前ブレークとして使用するものである。この端子がアサ
ートされた命令がＭＰＵコアのパイプラインの実行キュ
ーに入った時、この命令を実行せずに例外処理に移行す
るようになっている。ＩＮＴ端子アサート時の命令をＳ
ＷＩ（ソフトウェアインタラプト）にすりかえたものと
仮定する。

【００２１】２はＭＰＵコア１と接続されるキャッシュ
メモリ、２ａはキャッシュメモリ２に付属するブレーク
メモリである。このブレークメモリ２ａは、ＭＰＵコア
１がキャッシュメモリ２からフェッチするアドレスの命
令と一緒にＭＰＵコアのＩＮＴ端子に取り込まれるよう
になっている。

【００２２】３はキャッシュメモリ２と接続される外部
バスコントローラ、５はバス４と接続される入出力装置
（Ｉ／Ｏ）、６はバス４と接続されるＲＡＭ、７はバス
４と接続されるフラッシュメモリ（リード／ライト可能
なＲＯＭ）である。このフラッシュメモリ７は、ターゲ
ット装置内に内蔵されるマスクＲＯＭをサポートするた
めのＲＯＭである。このフラッシュメモリ７は、ブレー
ク中のモニタメモリ（後述）のプログラムによりアクセ
スができるようになっている。

【００２３】８はブレークメモリで、１ビット×ｎのサ
イズを持っている。ここで、ｎは次式で与えられる。 ｎ＝（ＲＯＭのビット数）÷（最小命令ビット長） 例えば、２５６ビットのＲＯＭで、ＭＰＵコアの最小命
令が８ビット長の時、ｎ＝２５６÷８＝３２となる。従
って、この時のブレークメモリ８の容量は３２ビットに
なる。

【００２４】また、ブレークメモリ８はフラッシュメモ
リ７と同じメモリマップ上に配置され、フラッシュメモ
リ７のデータのリードと同期してＭＰＵコア１のＩＮＴ
端子もしくはキャッシュメモリ２のブレークメモリ２ａ
にロードされるようになっている。ブレークメモリ８の
設定（０から１にすること）は、ブレーク中に、モニタ
メモリプログラムによりブレーク設定アドレスアクセス
と同時にブレークポイント（ＢＲＥＡＫＰＴ）端子９を
アサートすることにより設定するようになっている。

【００２５】次に、デバッグユニット２０の構成につい
て説明する。このデバッグユニット２０はＭＰＵコア１
のアドレスバス，データバス及びステータス信号と接続
され、組み込みチップ１０外部とのインタフェースピン
１１を持っている。この外部インタフェースピン１１
は、マイクロコンピュータアナライザが占有するように
なっている。このピンの本数については、ＭＰＵコア１
やアプリケーション用途により最適な本数を設定するこ
とができるようになっている。なお、ｎは１，３，５，
７，１５，３１，６３のケースが考えられる。このよう
に、外部インタフェースピンを介してマイクロコンピュ
ータアナライザと接続する構成をとることにより、ＭＰ
Ｕコア１やアプリケーション用途により最適な本数を設
定することができ、都合がよい。ここではＤＢＧ（ｎ：
０）のｎ＝１５のケースで説明する（（ｎ：０）はバス
幅を示す。以下同じ）。

【００２６】１２はターゲットラン中の実行している命
令のアドレスを後述するように出力するトレース部、１
３は予め検出対象として定めたイベントが発生した際の
データ情報を出力するデータ解析モードを備えたイベン
ト検出データ解析部、１４はブレーク中におけるＭＰＵ
コア１とモニタメモリのアクセスインターフェィスを行
なうシリアルモニタアクセス部、１５はチップ内マイク
ロコンピュータアナライザリソースの初期設定，特定タ
ーゲットメモリのデータ変更及び特定ターゲットメモリ
のモニタ機能の制御を行なうノンブレークデバッグ部
で、マイクロコンピュータアナライザ側からターゲット
ランを止めることなく行なうことができるようになって
いる。そして、これらトレース部１２，シリアルモニタ
アクセス部１４及びノンブレークデバッグ部１５はＭＰ
Ｕコア１と接続されている。１６は、デバッグユニット
２０のインターフェィスセレクタで、モードで決められ
た機能ブロック１２，１４，１５をセレクトするように
なっている。このセレクタ１６にはセレクト信号とし
て、ＤＢＧＭＯＤＥ（１：０）信号が入力される。

【００２７】２１は外部インタフェースピン１１を介し
てデバッグユニット２０と接続されるセレクタで、モー
ドで決められたマイクロコンピュータアナライザリソー
スをセレクトするものである。このセレクタ２１には、
セレクト信号としてＤＢＧＭＯＤＥ（１：０）信号が入
力される。セレクタ１６とセレクタ２１間でやりとりさ
れる信号としては、ＤＢＧ（ｎ：０），ＤＢＧＣＬＫ
（クロック信号），ＤＢＧＳ，ＤＢＧＭＯＤＥ（１：
０）がある。

【００２８】デバッグユニット２０は、モード信号ＤＢ
ＧＭＯＤＥ（１：０）により、トレース，シリアルモニ
タアクセス，ノンブレークデバッグの３つの機能のいず
れが外部インタフェースピン１１と接続されているかを
認識できるようになっている。

【００２９】また、組み込みチップ１０の外部において
も、セレクタ２１は、モード信号ＤＢＧＭＯＤＥ（１：
０）により現行モードに該当するトレースメモリ２２，
モニタメモリ２３，ノンブレークデバッグコントローラ
２４のいずれかのブロックに外部インタフェースピン１
１の信号ピンを接続する。そして、トレース部１２の信
号は、トレースメモリ２２に入り、モニタメモリ２３の
出力はシリアルモニタアクセス部１４を介してＭＰＵコ
ア１に入り、ノンブレークデバッグコントローラ２４の
出力はノンブレークデバッグ部１５を介してＭＰＵコア
１に入る。

【００３０】以上のように構成された実施の形態の装置
の動作を説明すれば、以下のとおりである。本実施の形
態例は、ユーザのターゲット装置内にある組み込みチッ
プ１０内にマイクロコンピュータアナライザ機能の一部
を行なうデバッグユニット２０を搭載した点に特徴があ
る。

【００３１】このデバッグユニット２０は、ユーザの負
担にならない程度のマイクロコンピュータアナライザ機
能を具備するものとする。従来のマイクロコンピュータ
アナライザでは、マイクロコンピュータアナライザ本体
から組み込みチップにアクセスする構成をとっていた。
従って、その間にバッファゲート等の素子を用いる必要
があり、素子の入出力間の遅延，配線長間に存在する漂
遊容量等で動作クロックの速度が数１０ＭＨｚ程度に制
約されていた。

【００３２】そこで、本実施の形態例では、マイクロコ
ンピュータアナライザの機能をユーザの組み込みチップ
１０内に搭載することにより、バッファゲート等を不要
にし、この結果、使用できる動作クロックを１００ＭＨ
ｚ程度まで延ばすことができるようにしたものである。

【００３３】また、本実施の形態例では、トレース部が
実行するトレースとして、ソースプログラムの構文解析
を行うことなくブランチトレースを行える構成としたこ
とも特徴としている。

【００３４】そして、本実施の形態例では、分岐ＰＣト
レースモードの外部モードとして、予め検出対象として
定めたイベントが発生した際のデータ情報を出力するデ
ータ解析モードを備えたことにより、専用の信号ピンを
増加させずにＰＣトレースモード実行中にデータ解析モ
ードを実行できることを最大の特徴としている。

【００３５】＜マイクロコンピュータアナライザの基本
的動作＞以下、図１を参照してマイクロコンピュータア
ナライザの動作機能の全般（基本的動作）について説明
する。そして、全般の動作説明の後に、特徴部分である
データ解析モードの説明を行う。

【００３６】図１の外部インタフェースピン１１は、表
１〜表３のＤＢＧＭＯＤＥ（１：０）の内容により各機
能がセレクトされる。つまり、ＤＢＧＭＯＤＥ＝００の
時トレースＰＣモード、ＤＢＧＭＯＤＥ＝０１の時ＮＢ
Ｄ（ノンブレークデバッグ）モード、ＤＢＧＭＯＤＥ＝
１０の時モニタアクセスモード、ＤＢＧＭＯＤＥ＝１１
の時トランスステートモードである。なお、トレースＰ
Ｃモード，ＮＢＤモードはターゲットモード、モニタア
クセスモード，トランスステートモードはモニタモード
である。ＮＢＤモードは、いずれでもアクセス可能であ
る。

【００３７】

【表１】

【００３８】

【表２】

【００３９】

【表３】

【００４０】ここで、モード信号ＤＢＧＭＯＤＥ（１：
０）の遷移について、場合分けして説明する。 ＤＢＧＭＯＤＥ（０）：チップ入力信号。ＭＰＵコア１
に対してＮＢＤ（ノンブレークデバッグ）ＭＯＤＥの要
求に使用する。１で要求中及びＮＢＤ動作中を示す。

【００４１】ＤＢＧＭＯＤＥ（１）：チップ出力信号。
１はブレーク中であることを示す（シリアルモニタアク
セスモード）。０はターゲットラン中であることを示
す。この時、ＭＰＵコア１はターゲットメモリアクセス
中。デバッグユニット２０はＰＣトレースかＮＢＤモー
ド。

【００４２】そして、以下の表４はモード信号ＤＢＧＭ
ＯＤＥ（１：０）とデバッグユニット（ＩＤＢ）機能及
び外部インタフェースピン１１の定義を示すものであ
る。

【００４３】

【表４】

【００４４】＜マイクロコンピュータアナライザの詳細
動作＞ （１）ＰＣトレース機能：まず、基本となるＰＣトレー
ス機能の全般について説明し、次に、フルＰＣトレース
とブランチＰＣトレース、更にブランチＰＣトレースの
外部モードとしてのデータ解析モードとについて、詳細
に説明する。

【００４５】ＰＣトレース機能は、ターゲットラン中
（ＤＢＧＭＯＤＥ＝００）に、トレース部１２からＭＰ
Ｕコア１の実行中の命令のアドレスを時分割してセレク
タ１６を介して外部インタフェースピン１１に出力す
る。チップ外部では、外部インタフェースピン１１の信
号は、セレクタ２１によりトレースメモリ２２に接続さ
れ、ＰＣＨクロック，ＰＣＨＳＥＱの制御の下にトレー
スメモリ２２にサンプリングされる。

【００４６】ＰＣトレースの出力内容は、アドレス上位
から時分割で出力する。以下に出力例を説明する。 ＭＰＵコア１のアドレス幅≦ＤＢＧ（ｎ：０）の信号
線数の場合：ＭＰＵのバスサイクルと同期して全アドレ
スを同時に出力する。

【００４７】ＭＰＵコア１のアドレス幅＞ＤＢＧ
（ｎ：０）の信号線数の場合：プログラムの分岐等でＭ
ＰＵコア１のアドレスがシーケンシャルでない時は、上
位アドレスを出力し、シーケンシャルの場合は下位アド
レスを出力する。図２，図３はトレースＰＣモードの出
力タイミングを示すタイムチャートである。図２はＭＰ
Ｕコア１のアドレス幅が３２ビット、ＤＢＧ（１５：
０）の場合を、図３はＭＰＵコア１のアドレス幅が１６
ビット、ＤＢＧ（７：０）の場合をそれぞれ示してい
る。

【００４８】図２において、Ａ（３１：０）はＭＰＵコ
ア１の出力アドレスを、ＰＣＨ（１５：０）はＩＤＢよ
り出力される内容を、ＳＵＢ（３１：０）はトレースメ
モリ２２に書き込まれる内容を、Ｎ−ＳＥＱはＭＰＵコ
ア１の出力するアドレスがノンシーケンシャル（プログ
ラム分岐がある場合等）の場合を、ＳＥＱはＭＰＵの出
力するアドレスがシーケンシャルの場合をそれぞれ示し
ている。ｎＯＰＣは“０”レベルでＭＰＵコア１がプロ
グラムをリードする信号をそれぞれ示している。図３に
おいて、Ａ（１５：０）はＭＰＵコア１の出力アドレス
を、ＰＣＨ（７：０）はデバッグユニット２０より出力
される内容を、ＳＵＢ（１５：０）はトレースメモリ２
２に書き込まれる内容を、Ｎ−ＳＥＱはＭＰＵコア１の
出力するアドレスがノンシーケンシャルの場合を、ＳＥ
ＱはＭＰＵコア１の出力するアドレスがシーケンシャル
の場合をそれぞれ示している。図３の場合には、アドレ
スの全てがメモリに記憶される。

【００４９】ＤＢＧ（ｎ：０）の信号線数がＭＰＵコ
ア１のアドレス出力を行なうのに必要な数に定義できな
い場合：この場合には、ＭＰＵコア１のプログラム分岐
が発生したアドレスのみ出力する。分岐アドレス出力中
に次の分岐アドレスが発生した場合、ＰＣＨＳＥＱ信号
をネゲート（非活性化）して、新しい分岐アドレス出力
を行なうことでチップ外部で識別できるようにする。図
４，図５はこの時のトレースＰＣモードの動作タイミン
グを示すタイムチャートである。図４は、ＭＰＵコア１
のアドレス幅が１６ビット、ＤＢＧ（３：０）の場合
を、図５はＭＰＵコア１のアドレス幅が１６ビット、Ｄ
ＢＧ（３：０）の場合をそれぞれ示している。図４の場
合には、図３の場合と異なり、分岐によりアドレスがノ
ンシーケンシャルになった場合、分岐アドレスのみメモ
リに記憶される。

【００５０】次に、本実施の形態例の特徴部分であるフ
ルＰＣトレースとブランチＰＣトレースとについて、そ
れぞれを詳細に説明する。尚、ＰＣトレースモードに
は、全ＰＣ値をマイクロコンピュータアナライザ側へ出
力するフルＰＣトレースモードと、ブランチ命令を実行
したときにのみ条件にかかわらず次のＰＣ値を出力する
ブランチＰＣトレースとを定義する。このように、フル
ＰＣトレースモードとブランチＰＣトレースモードとを
有することが本実施の形態例における大きな特徴であ
る。

【００５１】ここで、本実施の形態例における特徴部分
となるブランチＰＣトレースモードをフルＰＣトレース
モードと共に特徴について比較列記する。以下の表５は
フルＰＣトレースとブランチＰＣトレースとの相違点を
表にまとめたものである。

【００５２】

【表５】

【００５３】一般に、シングルチップマイコンのマイク
ロコンピュータアナライザとしては、内蔵データアクセ
スのヒストリトレースを必要とするため、専用エバチッ
プを定義することになる。この場合は、強力なイベント
機能等を支援できるフルＰＣトレースモードを使用す
る。

【００５４】また、マイクロプロセッサ用のマイクロコ
ンピュータアナライザとしては、最終チップ＝エバチッ
プと定義できる。この場合には、ブランチＰＣトレース
モードを使用する。

【００５５】（２）ＰＣトレースフォーマット：ここ
で、フルＰＣトレースとブランチＰＣトレースとにおけ
るＰＣトレースデータフォーマットを説明する。

【００５６】ＰＣＨＳ：ＰＣヒストリ出力時の同期信号
である。ＤＢＧｎ（最上位ビット側）がＰＣヒストリス
テータス信号（ＰＣＳ）であることを示す。上位より４
ビットをＰＣＳとして確保する。

【００５７】ＤＢＧ（ｎ：０）：ＰＣＨＡ情報及びＰＣ
Ｓ信号の転送バスである。 （２−Ａ１）フルＰＣトレース（１）：図６にブランチ
実行を２サイクルで実行するマイコンを例にして、フル
ＰＣトレースのタイムチャートを示す。尚、この場合に
は、ブランチテイクンのときに２サイクル実行，ブラン
チノットテイクンのとき１サイクル実行を行うマイコン
も含めて考える。

【００５８】ＤＧＢｎのビット幅は、アドレスライン
数の１／２に定義できる。 ＰＣＨＳネゲート時には、ブランチ等により、ＣＰＵ
からマイクロコンピュータアナライザに対して、２サイ
クルかけてフルアドレスを送出するモードにあることを
示すＰＣＨＡＬ（Ｌｏｗ側アドレス情報）が先に出力さ
れ、引き続きＨＣＨＡＨが出力される。

【００５９】ＰＣＨＳアサート時は、プログラム実行
がシーケンシャルに行なわれていることを示す。ＤＢＧ
ｎの上位ビットにはＰＣＳ（ＰＣヒストリーステータス
信号）がＣＰＵからマイクロコンピュータアナライザに
出力されている。ＰＣＳ以外のビットには、ＰＣＨＡＬ
情報がＣＰＵからマイクロコンピュータアナライザに出
力される。

【００６０】シーケンシャル実行時の有効データＰＣ
ＨＡ0 〜ＰＣＨＡL がオーバフローした時点で、ＰＣＨ
ＡL+1 以上のアドレスからマイクロコンピュータアナラ
イザ側でアドレス再生成のためにもつプリセッタブルカ
ウンタを＋１する。

【００６１】ＰＣＨＡは低位アドレス側から出力され
る。 以上の場合のＰＣＳ情報についての定義を以下の表６に
示す。

【００６２】

【表６】

【００６３】（２−Ａ２）フルＰＣトレース（２）：次
に、図７にブランチ実行を１サイクルで実行するマイコ
ンを例にして、フルＰＣトレースのタイムチャートを示
す。

【００６４】ＤＧＢｎのビット幅は、アドレスライン
数と一致させる。 ＰＣＨＳアサート時は、プログラム実行がシーケンシ
ャルに行なわれていることを示す。ＤＢＧｎの上位ビッ
トにはＰＣＳ（ＰＣヒストリーステータス信号）がＣＰ
Ｕからマイクロコンピュータアナライザに出力されてい
る。ＰＣＳ以外のビットには、ＰＣＨＡＬ情報がＣＰＵ
からマイクロコンピュータアナライザに出力される。

【００６５】（２−Ｂ１）ブランチＰＣトレース
（１）：ブランチ命令（条件分岐命令）実行時に、ブラ
ンチテイクンまたはブランチノットテイクンにかかわら
ず、また、絶対分岐命令実行時に、ＰＣＨＡ情報をＣＰ
Ｕからマイクロコンピュータアナライザに出力する。

【００６６】ここで、ブランチＰＣトレースは、限られ
たＤＢＧ信号でＰＣトレースを得るための手法として定
義する。ここで、図８を参照して、この実施の形態例に
おけるブランチＰＣトレースの原理について簡単に説明
する。

【００６７】解析開始点以降に、絶対分岐ではない３つ
の条件分岐ＢＣＣ，ＢＮＥ，ＢＬＥが存在している。こ
の場合、これら３つの条件分岐では、レジスタの内容に
よって分岐するか否かが決定される。従って、どの条件
分岐において実際に分岐（ブランチ）したのかが簡単に
は判断できない。そこで、これら３つの条件分岐の全て
において、条件分岐の際に条件成立（ブランチテイク
ン）時にも条件不成立（ブランチノットテイクン）時に
も、ＰＣ値をマイクロコンピュータアナライザ側に出力
するように構成しておく。そして、実際の分岐先である
においてもＰＣ値を出力する。

【００６８】このように、条件分岐の全てにおいてＰＣ
値を出力することで、解析開始点からブランチＰＣアド
レス出力だけでプログラムの動きをトレースして理解す
ることができ、どの命令で分岐したかという分岐元を判
断することが可能になる。

【００６９】従って、ソースプログラムの構文解析によ
って前後関係から分岐元を判断する作業が不要になる。
また、ソースプログラムが存在しない場合にも、条件分
岐を正確に解析することが可能になる。

【００７０】以下、図９のタイムチャートを参照して、
ブランチＰＣトレースの動作について以下の〜に従
って説明する。 ＤＢＧｎのビット幅には、以下のオプションの設定を
設ける。

【００７１】・２ビット，４ビット，８ビット 標準として、４ビットのＤＢＧｎに定義する。 ＰＣＨＳアサート時には、ＤＢＧｎの上位ビットには
ＰＣＳ（ＰＣヒストリーステータス信号）がＣＰＵから
マイクロコンピュータアナライザに出力される。ＰＣＳ
は標準を４ビットに定義する。以下、このＰＣＳについ
て、表７として定義を示す。

【００７２】

【表７】

【００７３】尚、表７におけるＰＣＳ1 とＰＣＳ0 とに
ついて、ブランチＰＣトレース出力は、前回出力された
ブランチＰＣ値と不一致のビット以下のアドレスを出力
する短縮出力モードが定義されている。この短縮出力モ
ードについて図１０（ａ）において、従来のモード（図
１０（ｂ））と共に示す。すなわち、最初のブランチＰ
Ｃ値が１００００で二番目のブランチＰＣ値が１００１
０である場合には、短縮出力モード時には、二番目のブ
ランチＰＣ値として下位の１０のみを出力する。従っ
て、従来の３２ビットフル出力と比較すると、変化した
ＰＣ値に応じて、ＰＣ値（ＰＣＨＡ信号）は２，４，８
ビットと変化する。

【００７４】上の表７において、ＰＣＳ1 ，ＰＣＳ0 ＝
１１以外は、その短縮出力モードでのＰＣ出力であるこ
とを示し、このビットで示されるアドレス長だけブラン
チＰＣトレース値として出力される。

【００７５】ＰＣＳ以外のビットには、ローアドレス情
報であるＰＣＨＡ（ＬＬ）がＣＰＵからマイクロコンピ
ュータアナライザに出力される。ブランチＰＣトレース
情報が出力されない状態（無効サンプル状態）は、ＰＣ
ＨＳアサート，ＰＣＳ3 ＝０で示される。新たなブラン
チＰＣトレース出力時には、ＰＣＳ＝１でブランチＰＣ
トレースの出力が開始される。ＤＢＧ幅が２ビットのと
き、ＰＣＨＳは２サイクル続けてアサートされ、双方の
サイクルにＰＣＳが順に出力されることを示す。すなわ
ち、ＰＣＳ0 ，ＰＣＳ1 が第１サイクルで出力される。

【００７６】ＰＣＨＳネゲート時は、先行するＰＣＨ
Ｓアサートから始るブランチＰＣ情報の出力サイクル中
であることを示す。ＰＣＨＡには、ブランチＰＣトレー
ス情報が出力される。

【００７７】ＰＣＨＡは、低位アドレス側が出力され
る。 ＰＣＨＡ出力中に発生する新たなブランチＰＣトレー
ス要求に対しては、出力中のブランチＰＣ情報が出力終
了になるまでターゲットＣＰＵを一時ストールする。先
行するブランチＰＣ情報の出力後、新たなブランチＰＣ
情報が引き続いて出力される。

【００７８】この〜に示すように、変化したブラン
チＰＣ値以下の部分のみをＰＣＨＡ信号として送出する
ようにしたことで、最低限の場合には、ＰＣＨＡ信号：
２本，ＰＣＨＳ信号：４本，ＰＣＨＣＬＫ：１本となる
ので、６本の信号線と１本のクロック信号線で済むよう
になる。従って、表５にも示したように、小さなＤＢＧ
幅でＰＣトレースが得られるという利点を有する。

【００７９】（２−Ｂ）ブランチＰＣトレース（データ
解析）：上述の分岐ＰＣトレースモードの外部モードと
して、予め検出対象として定めたイベントが発生した際
にデータ情報を出力する。

【００８０】すなわち、上記の表７において、ＰＣＳ3
，ＰＣＳ2 ＝０１をＡＵＸ（外部モード）として定め
ており、この状態のときにブランチＰＣトレースの外部
モードとしてのデータ解析モードが起動される。

【００８１】ここで、ブランチＰＣトレースの外部モー
ドとしてのデータ解析モードは、限られたＤＢＧ信号で
データトレースを得るための手法として定義する。ここ
で、図１１を参照して、この実施の形態例におけるデー
タ解析の原理について簡単に説明する。

【００８２】図１１はデータ解析モードに関係する部分
を図１より抽出して詳細を示した主要部構成図である。
この図１１において、イベント検出データ解析部１３
は、イベント検出部１３Ａとトレース用データラッチ１
３Ｂとから構成されている。

【００８３】そして、イベント検出器１３Ａは、アドレ
スバスを参照することで、予め検出対象として定められ
たイベントの発生をアドレスにより検出するものであ
る。また、トレース用データラッチ１３Ｂは、イベント
検出器１３Ａの検出結果を受けて、イベント発生の際の
データバス上のデータ情報をラッチして、このデータ情
報をトレース部１２に対して供給するものである。ま
た、トレース部１２は、アドレス値を出力する分岐ＰＣ
トレースモードと、イベント発生時にデータ情報を出力
するデータ解析モードとを切り替えることが可能に構成
されている。

【００８４】尚、イベント検出データ解析部１３として
は、ここに示した構成に限ることなく、同等な機能（イ
ベント検出とデータ解析）を有するものであればよい。
このような構成におけるデータ解析の動作を図１２のフ
ローチャートを参照して説明する。

【００８５】まず、イベント検出器１３Ａに検出対象と
なるイベントが発生するアドレス（データアクセスアド
レス）を指定する（図１２Ｓ１）。そして、データ解析
モードが指定された時点で、イベント検出器１３Ａは検
出対象となるイベントが発生するアドレスへのアクセス
をアドレスバスを参照して監視する（図１２Ｓ２，Ｓ
３）。指定されたアドレスへのアクセスを検出した場合
には、イベント検出結果をトレース用データラッチ１３
Ｂに供給する（図１２Ｓ３）。

【００８６】イベント検出結果を受けたトレース用デー
タラッチ１３Ｂは、その際のデータバス上のデータをサ
ンプリングし（図１２Ｓ４）、サンプリングしたデータ
をデータ情報としてトレース部１２に供給する。トレー
ス部１２はデータ情報をＤＢＧ上に時分割で所定の形式
で出力する（図１２Ｓ５）。

【００８７】尚、この場合のトレース部１２からのデー
タ出力フォーマットを図１３に示す。この場合のデータ
ヒストリフォーマットは、図９ブランチＰＣトレースの
場合に準じたものとする。

【００８８】このように、分岐ＰＣトレースモードの外
部モードとして、予め検出対象として定めたイベントが
発生した際のデータ情報を出力するデータ解析モードを
備えたことにより、専用の信号ピンを増加させずにＰＣ
トレースモード実行中にデータ解析モードを実行するこ
とが可能になる。

【００８９】尚、図１１を参照した上述の説明では、単
一のイベント検出を行う場合であったが、イベント検出
器１３Ａとトレース用データラッチ１３Ｂとを複数組設
けることで複数のイベントを検出することが可能にな
る。

【００９０】例えば、２組のイベント検出器（Ｎｏ．
１，Ｎｏ．２）を用いてデータ解析を行う場合のＰＣＳ
情報として、表８に示すように、ＰＣＳ1 とＰＣＳ0 と
によってイベント検出器の区別を行うことも可能であ
る。

【００９１】

【表８】

【００９２】また、イベント検出器１３Ａ内にアクセス
バイト判定器を設けておき、表９に示すイベント設定内
容の一致条件で、トレース用データラッチ１３Ｂの当該
バイトだけのデータ（アドレス及び表９のＳＩＺで指定
されたバイトのデータ）がサンプルされるようにするこ
とも可能である。

【００９３】

【表９】

【００９４】また、「ＰＣ（プログラムカウンタ）」，
「データ空間」を対象とするイベント検出器のイベント
アドレス空間の設定条件により、ＤＢＧ出力上に得られ
るトレース情報（ヒストリトレースデータ）を表１０の
ように規定することも可能である。

【００９５】

【表１０】

【００９６】ここで、イベント検出器Ｎｏ．１にアドレ
ス下位４ビット・ドントケアのアドレスパターン設定と
し、データサンプル数設定を２バイト（ＳＩＺ＜２：０
＞＝（０，０，１））とした場合での、データヒストリ
出力の例を図１４に示す。尚、ここにおいて、ＰＣＳ＜
３：２＞＝（０，１）はデータ解析モードでのイベント
検出におけるデータヒストリ出力であることを示し、Ｐ
ＣＳ＜１：０＞＝（０，０）はイベント検出器番号Ｎ
ｏ．１を示している。

【００９７】以上のようなイベント一致検出時のヒスト
リデータ出力の起動を、以下のアルゴリズムのもとで行
うようにする。 ・イベントヒット時に出力中のＰＣヒストリ情報が出力
終了した時点で、最優先でイベントヒット要因のヒスト
リ出力が行われる。 ・イベントヒット要因により、ヒストリ出力中に発生す
る新ＰＣ情報（ブランチＰＣ情報）は、ＰＣ情報出力中
の新ＰＣ情報発生時と同様に、先出し情報の出力完結優
先のため、出力されない。 判定 （３）実施の形態により得られる効果：以上詳細に説明
したように、上述の実施の形態例によれば、以下のよう
な効果が得られる。

【００９８】複数の条件分岐の全てにおいて、条件分
岐の際に条件成立（ブランチテイクン）時にも条件不成
立（ブランチノットテイクン）時にも、ＰＣ値をマイク
ロコンピュータアナライザ側に出力するように構成して
おくことで、レジスタの内容によって分岐するか否かが
決定される条件分岐が複数個存在している場合にも、プ
ログラムの動きをトレースして理解することができ、ど
の命令で分岐したかという分岐元を判断することが可能
になる。従って、ソースプログラムの構文解析によって
前後関係から分岐元を判断する作業が不要になる。ま
た、ソースプログラムが存在しない場合にも、条件分岐
を正確に解析することが可能になる。

【００９９】ＰＣ値を出力する場合に、変化したブラ
ンチＰＣ値以下の部分のみをＰＣＨＡ信号として送出す
るようにしたことで、小さなＤＢＧ幅でＰＣトレースが
得られるようになる。

【０１００】ターゲット装置内のＭＰＵを含む組み込
みチップ（エンベデッドチップ）内に、マイクロコンピ
ュータアナライザの機能の一部を実行するデバッグユニ
ットを設けているので、従来ターゲット装置とマイクロ
コンピュータアナライザ間でデータのやりとりを行なう
際に用いていたバッファ等が不要となり、その分取り扱
えるデータ速度を速くすることができる。

【０１０１】そして、分岐ＰＣトレースモードの外部
モードとして、予め検出対象として定めたイベントが発
生した際のデータ情報を出力するデータ解析モードを備
えたことにより、専用の信号ピンを増加させずにＰＣト
レースモード実行中にデータ解析モードを実行すること
が可能になる。

【０１０２】

【発明の効果】以上、詳細に説明したように、第１の発
明においては、分岐ＰＣトレースモードの外部モードと
して、予め検出対象として定めたイベントが発生した際
のデータ情報を出力するデータ解析モードを備えたこと
により、専用の信号ピンを増加させずにＰＣトレースモ
ード実行中にデータ解析モードを実行することが可能な
マイクロコンピュータアナライザを提供することができ
る。

【０１０３】また、第２の発明においては、トレース手
段が、アドレス値を出力する分岐ＰＣトレースモード
と、イベント発生時にデータ情報を出力するデータ解析
モードとを切り替えることが可能に構成されているた
め、専用の信号ピンを増加させずにＰＣトレースモード
実行中にデータ解析モードを実行することが可能なマイ
クロコンピュータアナライザを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態例のマイクロコンピュータ
アナライザの構成を示すブロック図である。

【図２】 トレースＰＣモードの出力タイミングを示す
タイムチャートである。

【図３】 トレースＰＣモードの出力タイミングを示す
タイムチャートである。

【図４】 トレースＰＣモードの出力タイミングを示す
タイムチャートである。

【図５】 トレースＰＣモードの出力タイミングを示す
タイムチャートである。

【図６】 フルトレースＰＣモードの出力タイミングを
示すタイムチャートである。

【図７】 フルトレースＰＣモードの出力タイミングを
示すタイムチャートである。

【図８】 ブランチトレースＰＣモードの原理的動作を
示す説明図である。

【図９】 ブランチトレースＰＣモードの出力タイミン
グを示すタイムチャートである。

【図１０】 ブランチトレースＰＣモードの出力例を示
す説明図である。

【図１１】 データ解析モードに関係する部分の詳細を
示した主要部構成図である。

【図１２】 データ解析モードの処理手順を示すフロー
チャートである。

【図１３】 データ解析モードの出力フォーマットと出
力タイミングを示すタイムチャートである。

【図１４】 データ解析モードの出力フォーマットと出
力タイミングについて、イベント発生の具体例と共に示
すタイムチャートである。

【符号の説明】 １ ＭＰＵコア ２ キャッシュ ２ａ ブレークメモリ ３ 外部バスコントローラ ４ バス ５ 入出力装置 ６ ＲＡＭ ７ フラッシュメモリ ８ ブレークメモリ ９ ブレークポイント端子 １０ 組み込みチップ １１ 外部インタフェースピン １２ トレース部 １３ イベント検出データ解析部 １４ シリアルモニタアクセス部 １５ ノンブレークデバッグ部 １６ セレクタ ２１ セレクタ ２２ トレースメモリ ２３ モニタメモリ ２４ ノンブレークデバッグコントローラ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ターゲット装置のデバッグを行なうマイ
   クロコンピュータアナライザであって、 ターゲット装置内にある組み込みチップ内に、ターゲッ
   トＭＰＵが実行している命令のアドレス値をＰＣトレー
   ス情報として出力するステート解析用のトレース機能を
   設け、 このトレース機能として、全てのアドレス値を出力する
   フルＰＣトレースモードと、絶対分岐命令実行時、若し
   くは条件分岐命令実行時に条件成立の有無に係わらずア
   ドレス値を出力する分岐ＰＣトレースモードを備え、 この分岐ＰＣトレースモードの外部モードとして、予め
   検出対象として定めたイベントが発生した際のデータ情
   報を出力するデータ解析モードを備えたことを特徴とす
   るマイクロコンピュータアナライザ。
2. 【請求項２】 ターゲット装置のデバッグを行なうマイ
   クロコンピュータアナライザであって、 ターゲットＭＰＵが実行している命令のアドレス値をＰ
   Ｃトレース情報として出力するステート解析用のトレー
   ス手段と、 予め検出対象として定められたイベントが発生した際の
   データ情報を前記トレース手段に対して供給するイベン
   ト検出データ解析手段と、をターゲット装置内にある組
   み込みチップ内に有し、 前記トレース手段は、絶対分岐命令実行時若しくは条件
   分岐命令実行時に条件成立の有無に係わらずアドレス値
   を出力する分岐ＰＣトレースモードと、イベント発生時
   にデータ情報を出力するデータ解析モードとを切り替え
   ることが可能に構成されたことを特徴とするマイクロコ
   ンピュータアナライザ。