JPH05113906A - デバツグ支援装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、インサーキットエミュレータと併
用するデバッグ支援装置に関し、バンクメモリにかかわ
るデバッグを効率的に行うことを目的とする。 【構成】 プロセッサがアクセス可能なメモリ空間を拡
張したバンクメモリを含み、かつプロセッサがバンクメ
モリ上に配置されたデバッグ対象のソフトウエアに基づ
いて制御するターゲットシステム１１に、プロセッサに
代わってその動作を模擬し、かつその動作状況および所
定の外部トリガ信号に応じてソフトウエアの正否判断基
準を得るインサーキットエミュレータ１３を適用したデ
バッグシステムにおいて、バンク切り替えに応じてバン
クメモリの識別番号を保持する保持手段１５と、保持さ
れた識別番号とアクセスのバスサイクルに送出されるア
ドレスとで示されるメモリアドレスと、デバッグ手順に
応じたトリガアドレスとの比較結果に応じて外部トリガ
信号を送出する比較手段１７とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムに組み込まれ
たプロセッサに代わってその動作を模擬し、かつそのシ
ステムのソフトウエアデバッグ環境を与えるインサーキ
ットエミュレータと併用されるデバッグ支援装置に関す
る。

【０００２】

【従来の技術】プロセッサを組み込んだ小規模のシステ
ム（以下、「ターゲットシステム」という。）では、一
般に、そのシステム自身にソフトウエアのデバッグ環境
が具備されていないので、例えば、デバッグ完了後にリ
ードオンリメモリに書き込んで実装されるべきソフトウ
エア（以下、「ファームウエア」という。）について
は、インサーキットエミュレータを用いてデバッグが行
われる。

【０００３】図３は、インサーキットエミュレータを用
いたデバッグ環境の一例を示す図である。図において、
ターゲットシステム３１では、マイクロプロセッサとそ
の制御回路が配置され、かつそのマイクロプロセッサの
バス上には、ファームウエアが書き込まれたリードオン
リメモリ、読み出し書き込みが可能なランダムアクセス
メモリおよび所定の入出力回路（外部に接続される機器
その他に応じたインタフェース回路を含む。）が配置さ
れる。インサーキットエミュレータ３２は、マイクロプ
ロセッサのパッケージと機械的寸法および電気的特性で
互換性を有するプローブを備え、かつそのプローブを上
述したパッケージを実装するために設けられたＬＳＩソ
ケットに直接挿入することによってターゲットシステム
３１に接続される。さらに、インサーキットエミュレー
タ３２には、例えば、ターゲットシステム３１のハード
ウエアの動作に応じてファームウエアの実行中断や実行
トレースの開始・中断を行うタイミングを得るために、
所定数のイベントトリガ（外部トリガ）信号が与えられ
る。

【０００４】このようなデバッグ環境では、操作者は、
インサーキットエミュレータ３２にその操作部を介して
指令を与えることにより、ブレークポイントの設定、シ
ングルステップ実行、レジスタやメモリの内容の表示・
変更、実行トレースその他の機能を適用してファームウ
エアのデバッグを行う。また、そのデバッグの過程で必
要となるファームウエアの修正（以下、「パッチ」とい
う。）やロードモジュールの再ロードは、そのパッチや
再ロードの対象となるメモリ空間をインサーキットエミ
ュレータ３２内に設けられたエミュレーションメモリで
置換した後に行われる。なお、エミュレーションメモリ
上のロードモジュールは、インサーキットエミュレータ
３２に設けられた外部記憶装置（例えば、フロッピーデ
ィスクドライブ）から直接ロードしたり、ターゲットシ
ステム３１に実装されたリードオンリメモリの内容をコ
ピーすることにより設定される。

【０００５】また、ターゲットシステム３１では、ファ
ームウエアのサイズが上述したマイクロプロセッサに固
有のアドレスバスの長さで決定されるメモリ空間（以
下、このアドレスバスから与えられるアドレスを「下位
アドレス」という。）を超える場合には、そのメモリ空
間（例えば、８ビットマイクロプロセッサでは、そのア
ドレスバスが１６ビット長であるから６４ＫＢ）を拡張
する一方法として、バンク切り替え方式によってアクセ
ス可能なメモリ（以下、「バンクメモリ」という。）が
搭載される。

【０００６】このようなバンクメモリは、マイクロプロ
セッサがアクセス可能な余剰の入出力空間にアドレスバ
スを拡張するために必要なアドレス（以下、「上位アド
レス」という。）を保持する手段（以下、「バンクレジ
スタ」という。）と、リードオンリメモリやランダムア
クセスメモリへのアクセス時に上位アドレスと下位アド
レスとを併せてデコードするアドレスデコーダとを備え
て構成される。

【０００７】すなわち、バンクメモリを搭載したターゲ
ットシステムでは、図４に示すように、プロセッサに固
有のメモリ空間（下位アドレス（＝０〜(n−1)）のみで
示される。）が、マイクロプロセッサ（インサーキット
エミュレータ）から見ると、上位アドレスで示されるバ
ンク番号（＝１〜ｍ）にそれぞれ対応するバンクメモリ
の空間に折り返し対応づけられる。

【０００８】

【発明が解決しようとする課題】ところで、このような
従来のインサーキットエミュレータでは、メモリ空間に
対するアクセス動作の検出が上述したプロセッサに固有
のメモリ空間（バンク番号０で示されるメモリ空間）に
ついてのみ可能であるために、バンク番号１〜ｍで示さ
れるバンクメモリの領域に、例えば、ブレークポイン
ト、シングルステップ実行や実行トレースの開始・終了
アドレスを設定することはできなかった。

【０００９】また、従来のインサーキットエミュレータ
では、エミュレーションメモリで置換可能なメモリ空間
が上述したプロセッサに固有のメモリ空間に限られるた
めに、バンク番号１〜ｍで示されるバンクメモリの領域
に格納されたファームウエアのモジュールについては、
ロードモジュールの再生成その他の方法によってバンク
番号０で示されるメモリ領域に再配置しなければその内
容を容易にパッチすることができなかった。

【００１０】したがって、バンクメモリを搭載したター
ゲットシステムについては、そのソフトウエアデバッグ
作業の効率化と省力化とに限界があった。本発明は、既
存のインサーキットエミュレータを用いてバンクメモリ
上に配置されたソフトウエアのデバッグを効率的に行う
ことができるデバッグ支援装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、プロセッサがその固有のバ
スを介してアクセス可能なメモリ空間をバンク切り替え
により拡張したバンクメモリを含み、かつプロセッサが
バンクメモリ上に配置されたデバッグ対象のソフトウエ
アに基づいて制御するターゲットシステム１１に、プロ
セッサに代わってその動作を模擬し、かつその動作状況
および所定の外部トリガ信号に応じてソフトウエアの正
否判断基準を得るインサーキットエミュレータ１３を適
用したデバッグシステムにおいて、バンク切り替えに応
じてプロセッサがアクセスするバンクメモリの識別番号
を保持する保持手段１５と、保持された識別番号とプロ
セッサがアクセスのバスサイクルに送出するアドレスと
で示されるメモリアドレスと、デバッグ手順に応じて設
定されたトリガアドレスとを比較し、かつその比較結果
に応じて外部トリガ信号を送出する比較手段１７とを備
えたことを特徴とする。

【００１２】

【作用】本発明では、保持手段１５がターゲットシステ
ム１１のプロセッサが行うバンク切り替えに応じてその
プロセッサがアクセスするバンクメモリの識別番号を保
持し、比較手段１７がその識別番号とプロセッサが上述
したバンクメモリへのアクセスを行うバスサイクルに送
出するアドレスとで示されるメモリアドレスと、トリガ
アドレスとの比較結果に応じた外部トリガ信号をインサ
ーキットエミュレータ１３に与える。

【００１３】すなわち、インサーキットエミュレータ１
３は、従来例のように、ソフトウエアの再配置やこれに
伴う再生成を行わなくても、トリガアドレスで示される
バンクメモリの領域に対するアクセスタイミングを確実
に得ることができるので、バンクメモリ上に配置された
ソフトウエアについてもインサーキットエミュレータの
諸機能を適用したデバッグが可能となる。

【００１４】

【実施例】以下、図面に基づいて本発明の実施例を詳細
に説明する。図２は、本発明の一実施例を示す図であ
る。

【００１５】図において、図３に示すものとその機能お
よび構成が同じものについては、同じ参照番号を付与し
て示し、ここではその説明を省略する。インサーキット
エミュレータ３２は、従来例と同様に所定のプローブを
介してターゲットシステム２１に接続される。このプロ
ーブを介して延長されるマイクロプロセッサのバスはデ
バッグ支援装置２２にも接続され、その出力はインサー
キットエミュレータ３２に設けられた２つのイベントト
リガ端子に接続される。

【００１６】デバッグ支援装置２２は、バンクアドレス
表示部２３、ブレークポイント設定部２４およびトレー
ストリガ設定部２５から構成される。バンクアドレス表
示部２３は、上述したバスに接続され、かつターゲット
システム２１に設けられたバンクレジスタと同じ入出力
アドレスを有するラッチ回路と、その保持出力を発光ダ
イオードを用いて表示する表示回路とから構成される。
また、上述したラッチ回路の保持出力は、ブレークポイ
ント設定部２４およびトレーストリガ設定部２５に接続
される。

【００１７】ブレークポイント設定部２４では、ディッ
プスイッチを用いて上位アドレス（バンクアドレス）と
下位アドレスとから構成されるブレークポイントのアド
レスを設定するアドレス設定部２６₁ が設けられ、その
出力はコンパレータ２７₁ の一方の入力に接続される。
コンパレータ２７₁ の他方の入力は、上述したバスとバ
ッファアドレス表示部２３に含まれるラッチ回路の出力
とに接続され、その出力はインサーキットエミュレータ
３２に設けられた第一のイベントトリガ端子に接続され
る。

【００１８】トレーストリガ設定部２５の構成は、ブレ
ークポイント設定部２４と同じであるから、対応する各
構成要素に添え番号を「₂ 」とした同じ参照番号を付与
して示し、ここではその説明を省略する。トレーストリ
ガ設定部２５では、コンパレータ２７₂ の出力が、イン
サーキットエミュレータ３２の第二のイベントトリガ端
子に接続される。

【００１９】なお、本実施例と図１に示すブロック図と
の対応関係については、ターゲットシステム２１はター
ゲットシステム１１に対応し、インサーキットエミュレ
ータ３２はインサーキットエミュレータ１３に対応し、
バンクアドレス表示部２３は保持手段１５に対応し、ア
ドレス設定部２６およびコンパレータ２７は比較手段１
７に対応する。

【００２０】以下、図２を参照して本発明の動作を説明
する。バンクアドレス表示部２３に設けられたラッチ回
路は、上述したようにターゲットシステム２１に設けら
れたバンクレジスタと同じ入出力アドレスを有するの
で、デバッグの開始時にターゲットシステム２１のプロ
セッサが実行する初期設定ルーチンによってバンクレジ
スタと同時に同じバンクアドレス（＝０）が設定され、
かつその後においてもファームウエアの処理手順にした
がって逐次バンクレジスタと同じ値を保持する。

【００２１】操作者は、デバッグの対象となるファーム
ウエアの内、バンクメモリ上に格納されたモジュールに
ついてパッチやロードモジュールの再ロードによる修正
を行う場合には、そのバンクメモリの領域を示す下位ア
ドレスを指定してその領域を空いているエミュレーショ
ンメモリの領域で置換する。なお、このようなバンクメ
モリのメモリ空間をエミュレーションメモリに割り付け
る操作手順は、そのメモリ空間を示す上位アドレスが無
視されるので、従来例と全く同じである。

【００２２】このようにエミレーションメモリで置換さ
れたバンクメモリ上のモジュールにブレークポイントを
設定してその実行を中断させる場合には、操作者は、ア
ドレス設定部２６₁ にブレークポイントを示す上位アド
レスと下位アドレスとを設定し、かつ第一のイベントト
リガ端子にトリガ信号が与えられたタイミングで実行を
中断する指令をインサーキットエミュレータに与えた後
に、ファームウエアの実行を開始させる。

【００２３】ファームウエアの実行中には、上述したバ
スの命令フェッチサイクルでプログラムカウンタの値が
コンパレータ２７₁ の他方の入力に下位アドレスとして
与えられる。コンパレータ２７₁ は、このようにして与
えられる下位アドレスおよびバンクアドレス表示部２３
のラッチ回路から与えられる上位アドレスで示されるバ
ンクメモリの絶対番地と、アドレス設定部２６₁ に設定
されたブレークポイントの上位アドレスおよび下位アド
レスとを逐次比較し、両者が一致した時に第一のイベン
トトリガ端子にブレークポイントトリガ信号を与える。
インサーキットエミュレータ３２はそのトリガ信号に応
じて速やかにファームウエアの実行を中断するので、操
作者は、バンクメモリ上のファームウエアに設定された
ブレークポイントにおいて、メモリやレジスタの内容お
よびターゲットシステムのハードウエアの動作状況が正
常か否かを判断できる。

【００２４】また、エミュレーションメモリで置換され
たバンクメモリ上の命令が実行された時にインサーキッ
トエミュレータ３２が有する実行トレース機能を起動
（停止）させる場合には、操作者は、アドレス設定部２
６₂ にその起動（停止）点を示す上位アドレスと下位ア
ドレスとを設定し、かつ第二のイベントトリガ端子にト
リガ信号が与えられたタイミングで実行トレース機能を
起動（停止）する指令と、所定の条件で実行トレース機
能を停止（起動）させる指令とをインサーキットエミュ
レータに与えた後に、ファームウエアの実行を開始させ
る。

【００２５】ファームウエアの実行中におけるトレース
トリガ設定部２５の動作は、ブレークスポイント設定部
２４と同じであるから、ここではその説明を省略する。
インサーキットエミュレータ３２はコンパレータ２７₂
から与えられるトレーストリガ信号に応じて速やかに実
行トレース機能を起動（停止）するので、操作者は、バ
ンクメモリ上のファームウエアをトレース機能を用いて
デバッグできる。

【００２６】さらに、バンクアドレス表示部２３の発光
ダイオードには、ターゲットシステム２１のバンクレジ
スタに保持されるバンクアドレス（上位アドレス）が逐
次表示されるので、操作者は、上述したブレークポイン
トに達した状態においてバンクアドレスが正しいか否か
を判断したり、実行中のファームウエアの処理状況の概
略を把握することができる。

【００２７】このように本実施例によれば、簡単な構成
のデバッグ支援装置２２を用いて既存のインサーキット
エミュレータ３２にバンクメモリ上に格納された命令の
実行タイミングを認識させることができるので、そのイ
ンサーキットエミュレータの実行中断機能や実行トレー
ス機能を用いてバンクメモリに格納されたモジュールを
効率的にデバッグすることができる。

【００２８】なお、本実施例では、既存のインサーキッ
トエミュレータ３２に上述したデバッグ支援装置２２を
接続してバンクメモリを備えたターゲットシステムのデ
バッグ環境を得ているが、本発明は、このような構成に
限定されず、例えば、デバッグ支援装置と等価な手段を
インサーキットエミュレータに内蔵してもよい。

【００２９】また、本実施例では、ターゲットシステム
２１に８ビットのマイクロプロセッサが搭載された場合
を示したが、本発明は、マイクロプロセッサの機種の相
違に伴うバスの構成やアドレッシングの如何にかかわら
ず適用可能である。

【００３０】さらに、本実施例では、ターゲットシステ
ム２１に設けられたバンクレジスタと並行して同じバン
クアドレスを保持するラッチ回路をバンクアドレス表示
部２３に設け、かつその保持出力をブレーク設定部２４
およびトレーストリガ設定部２５で共用しているが、本
発明は、このような構成に限定されず、例えば、ブレー
クポイント設定部２４とトレーストリガ設定部２５とに
個別に同じラッチ回路を設けたり、ターゲットシステム
２１がバンクレジスタの保持内容を出力する場合にはそ
の出力を利用してもよい。

【００３１】また、本実施例では、アドレス設定部２６
₁ 、２６₂ に設けられたディップスイッチを用いてブレ
ークポイントや実行トレースの起動（停止）アドレスを
設定しているが、本発明は、このような構成に限定され
ず、例えば、インサーキットエミュレータ３２を介して
実行される試験プログラムによって設定・更新可能なラ
ッチ回路を用いて設定してもよい。

【００３２】さらに、本実施例では、コンパレータ２７
₁ 、２７₂ は上述したバスの命令フェッチサイクルのみ
においてトリガ信号を出力しているが、本実施例は、こ
のような構成に限定されず、例えば、メモリに対する書
き込みサイクルや単純な読み出しサイクルでトリガ信号
を出力してもよい。

【００３３】また、本発明では、上述したトリガ信号を
デバッグ作業の過程で任意に組み合わせて使用するため
に、インサーキットエミュレータに備えられたイベント
トリガ端子の数を限度として、これらの端子にトリガ信
号を与える回路を複数個設けたり、これらの回路がトリ
ガ信号を出力するバスサイクルを適宜切り替え設定可能
な構成としてもよい。

【００３４】

【発明の効果】以上説明したように本発明は、ターゲッ
トシステムのプロセッサが切り替えるバンクメモリの識
別番号とプロセッサがその固有のバスに出力するアドレ
スとが、デバッグ手順にしたがって設定されたトリガア
ドレスと比較され、かつその比較結果が外部トリガ信号
としてインサーキットエミュレータに与えられる。

【００３５】すなわち、インサーキットエミュレータ
は、従来例のようにソフトウエアを再配置しなくても、
トリガアドレスで示されるバンクメモリの領域に対する
アクセスタイミングを確実に得てデバッグに必要な諸機
能を適用できるので、バンクメモリを搭載したターゲッ
トシステムにおけるソフトウエアのデバッグ作業の効率
化をはかることができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す図である。

【図３】インサーキットエミュレータを用いたデバッグ
環境の一例を示す図である。

【図４】バンクメモリの領域とプロセッサに固有のメモ
リ空間との対応関係を示す図である。

【符号の説明】

１１，２１，３１ ターゲットシステム １３，３２ インサーキットエミュレータ １５ 保持手段 １７ 比較手段 ２２ デバッグ支援装置 ２３ バンクアドレス表示部 ２４ ブレークポイント設定部 ２５ トレーストリガ設定部 ２６ アドレス設定部 ２７ コンパレータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサがその固有のバスを介してア
   クセス可能なメモリ空間をバンク切り替えにより拡張し
   たバンクメモリを含み、かつ前記プロセッサが前記バン
   クメモリ上に配置されたデバッグ対象のソフトウエアに
   基づいて制御するターゲットシステム（１１）に、前記
   プロセッサに代わってその動作を模擬し、かつその動作
   状況および所定の外部トリガ信号に応じて前記ソフトウ
   エアの正否判断基準を得るインサーキットエミュレータ
   （１３）を適用したデバッグシステムにおいて、 前記バンク切り替えに応じて前記プロセッサがアクセス
   するバンクメモリの識別番号を保持する保持手段（１
   ５）と、 前記保持された識別番号と前記プロセッサが前記アクセ
   スのバスサイクルに送出するアドレスとで示されるメモ
   リアドレスと、前記デバッグ手順に応じて設定されたト
   リガアドレスとを比較し、かつその比較結果に応じて前
   記外部トリガ信号を送出する比較手段（１７）とを備え
   たことを特徴とするデバッグ支援装置。