JPS59153247A - デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、プログラム中の誤りを見つけて必要ならば
直すためのデバッグ装置に関する。

デバッギングの一般的な手法は、デバッグ対象プログラ
ムの所望箇所にブレーク・ポイントをあらかじめ設定し
、この後このプログラムを実機（デバッグ対象プログラ
ムを実行するためのＣＰＵを含む装置）により実行させ
、設定されたブレーク・ポイントに至ったときにプログ
ラムの実行を停止させ、このときの実機のメモリやレジ
スタの内容をリード／ライトすることにより、命令やデ
ータに誤りがあるかどうかをチェックし、また必要なら
ばこれらを修正する、というもので・ある。ブレーク・
ポイントの設定はデバッグ装置側で行なわれる。従来は
デバッグ装置に、ブレーク・ポイント（ブレークすべぎ
アドレス）をセラ１−するためのレジスタと、このレジ
スタにセラ１−されたアドレスと実機のアドレス・バス
に出力されるアドレスとの一致をとる比較回路とを設け
ていた。そして比較回路から出力Ｑされる一致信号によ
って実機のＣＰＵを停止さけ〜でいた。

しかしながらこの従来の装置においては、ブレーク・ポ
イン１−の数を多くとろうとするとその分だけレジスタ
の数を多くしなければならず、ブレーク・ポイントの設
定数はハードウェアの構成上自ずと限度があった。一定
の範囲内で１ステツプごとにブレークさせる範囲ブレー
クの設定は従来は、レジスタにブレークする範囲のアド
レス上限とアドレス下限とをセットしていたが、この場
合にも設定数に制限があるという問題があった。

発明の概要 この発明は、ブレーク・ポイントの設定数および範囲数
に制限がなくかつこれらの設定も容易なデバッグ装置を
提供することを目的とする。

この発明によるデバッグ装置は、デバッグ対象プログラ
ムを実行するＣＰＵのアドレス空間に対応して、ブレー
ク・ポイントであるかどうかを各アドレスごとに示すデ
ータをストアするためのメモリ、上記ＣＰＵの上記プロ
グラム実行中にアドレス・バスに出力されるアドレス情
報によって上記メモリから上記データを読出すための手
段、および読出されたデータにもとづいて上記ＣＰＵを
ブレークさせるかどうかを決定する手段、を備えている
ことを特徴とする。

実機のＣＰＵのアドレス空間の各アドレスに対応してブ
レーク・ポイントかどうかを表わすデータたとえばブレ
ーク・ポイントである場合には１′″を、ブレーク・ポ
イントでない場合には“ＯＩ＋をそれぞれ上記メモリに
ストアするだけでブレーク・ポイントまたはブレークの
範囲の設定ができる。したがって、ブレーク・ポイント
等の設定が容易であるとともに、ブレーク・ポイントお
よび範囲の数に制限が全くなくなる。

実施例の説明 第１図において、デバッグ対象プログラムを実行する実
機にはＣＰＵ（１）がある。第１図には簡単のためにそ
のアドレス・バスのみが示されている。デバッグ装置に
もまたデバッキングを行なうためのＣＰＵ　（２＞が備
えられている。デバッグ装置にはこの他に、ブレーク・
ポイントおよび／または範囲設定用のメモリ（３）、ゲ
ート回路（４）、レジスタ（５）、マルチプレクサ（６
）およびブレーク・ポイント・コントロール回路（７）
が設けられている。

マルチプレクサ（６）は、ＣＰＵ（１）からのアドレス
情報およびＣＰＵ　（２）からのアドレス情報のいずれ
か一方を選択するためのもので、ＣＰＵ　（２）によっ
て制御される（制御線図示路）。マルチプレクサの入力
側にはＣＰＵ（１）のアドレス・バスとＣＰＵ　（２）
のアドレス・バスとが接続されており、その出力側はア
ドレス・バスによってメモリ（３）に接続されている。

メモリ（３）の各記憶場所（１ビツト）はマルチプレク
サ（６）の出力によってアドレスされる。

メモリ（３）ばＣＰＵ（１）のアドレス空間に対応する
ビット長を有する１ビツト・メモリである。このメモリ
（３）の各記憶場所には、デバッグ対象プログラムの実
行アドレスまたはそのプログラムによって参照されるア
ドレスに対応して、そのアドレスがブレーク・ポイント
であるかどうかを表わすデータが記憶される。

たとえばブレ・−り・ポイントは“′１″で、ブレーク
・ポイント以外はパ○″で表わされる。ＣＰＵ（１）が
８ビツトＣＰ　Ｕの場合にはこのメモリ（３）はたとえ
ば６４ＫＸ１ビットＲＡＭである。このメモリ（３）の
書込み制御端子（Ｗ）にＣＰＵ　（２）からの書込み指
令が、入力端子（ＩＮ＞にはＣＰＵ（２）からブレーク
・ポイントであるかどうかを表わすデータがそれぞれに
入力する。

メモリ（３）の出力端子（ＯＵＴ）から読出される信号
はＡＮＤ回路（４）の一方の入力端子に入力する。この
ＡＮＤ回路（４）の他方の入力端子にはＣＰＵ（１）の
実態実行中信号が入力している。ＡＮＤ回路（４）の出
力は、ＣＰＵ　（２）にブレーク・ポイント検出信号と
して、レジスタ（５）にラッチ制御信号として、および
コントロール回路（７）にブレーク・ポイント検出信号
としてそれぞれ送られる。コントロール回路（７）はブ
レーク・ポイント検出信号が入力したときにＣＰＵ（１
）を停止させるかどうかを決定し、停止させる場合には
そのための指令を出力する。レジスタ（５）は、ＡＮＤ
回路（４）からラッチ制御信号が入力したときにマルチ
プレクサ（６）の出力（ブレーク・ポイン１〜のアドレ
スを示す）読込みかつ一時記憶づる。レジスタ（５）の
アドレス情報はデータ・バスによってＣＰＩＵ　（２）
に読込まれる。

第２図は、デバッキングの操作、デバッグ装置の動作お
よび実機の動作をデバッキングの順序にしたがって示し
ている。

まり゛デバッキングの開始にあたってメモリ（３）の全
記憶場所が初期状態の“０″にクリヤされる（ステップ
（１１＞　）。デバッキング・副ペレータによって、Ｃ
Ｆ）Ｕ（１）によって実行するデバッグ対象プログラム
の停止させたいアドレスまたは範囲（ゾーン）アドレス
（ブレーク・ポイントまたは範囲）が入力される（ステ
ップ（’１２＞）。この後ＣＰＵ　（２＞によって、マ
ルチプレクサ（６）がＣＰＵ（２）のアドレス・バスを
選択するように切替えられるとともにメモリ書込み指令
が出力される。そしてアドレス・バスにステップ（１２
）で指定されたアドレスが出力されかつメモリ（３）の
入力端子（ＩＮ）にデ゛−夕゛１′′が出力されること
により、ステップ（１２）で指定されたアドレスまたは
アドレスの範囲にブレーク・ポイントであることを示す
データ“′１″が書込まれる（ステップ（１３）　）。

オペレータによってＣＰＵ（１）がラン（ＲＵＮ）させ
られると、ＣＰＵ　（１’）ｉはデバッグ対象プログラ
ムを実行してぃくくステップ（１４））。このときには
、ＣＰＵ　（２）によってマルチプレクサ（６）はＣＰ
Ｕ　（１）のアドレス・バスを選択するように切替えら
れている。ＣＰＵ（１）のラン中には、デバッグ対象ブ
ログラムの実行および参照されるアドレスがＣＰＵ（１
）のアドレス・バスに現われる。このアドレス情報はア
ドレス・バスを通してそしてマルチプレクサ（６）を経
てメモリ（３）に送られ、このメモリ（３）がアドレス
される。したがって、メモリく３）のアドレスされた場
所に記憶されているデータ゛１″またはｒｒ　Ｏ＋＋が
読出される（ステップ（１５）　）。また、ＣＰＵ（１
）のラン中にはｌ−１”レベルの実機実行中信号がＡＮ
Ｄ回路（４）に入力しており、そのゲートが開かれてい
る。したがって、メモリ（３）からデータ゛′１″が（
“ＨＩ＋レベル信号に対応）が読出されるとくステップ
（１６））、ＡＮＤ、回路（４）から“”　ｔ−＋　”
レベルのブレーク検出信号が出力される。

このブレーク検出信号はコントロール回路（７）に入力
し、コントロール回路（７）によってＣＰＵ、（１）が
停止させられる（ステップ（１７）　）。ブレーク検出
信号はまたＣＲＵ（２）に入力するのでこのＣＰＵ　（
２）はブレーク発生を知る。ブレーク検出信号はさらに
レジスタ（５）にラッチ制御信号として送られるので、
レジスタ（５）はそのときのアドレス・バスのアドレス
情報を一時記憶する。ＣＰｔＪ　（２）はレジスタ（５
）に記憶されているアドレス情報を読込む（ステップ（
１８））。

この後、ブレークしたＣＰＵ（’１）のレジスタやメモ
リのリード／ライトによりオペレータによるデバッグ作
業が行なわれる。ブレーク・ポイントでの作業終了後Ｃ
ＰＵ（１，）を再びランさせるには、たとえばＲＵＮコ
マンドによってコントロール回路（７）によるブレーク
を解除すればよい。そうすると再びステップ（１４〉に
戻る。ステップ（１４）〜（１９）を繰返すことにより
デバッギングが進められていく。

新たにブレーク・ポイントを設定するときにはステップ
（１２）に戻ってメモリ（３）に新たなブレーク・ポイ
ントを示すデータを書込めばよい。

以上のように、この発明においてはブレーク・ポイント
としたいメモリ（３）内のアドレスに１″を書込めばブ
レーク・ポイントの設定が行なえ、また範囲ブレークを
行なう場合にもブレークさせるべきアドレス範囲にゎｌ
〔ってデータ“１″を書込めばよいので、ブレーク・ポ
イントまたは範囲の設定が容易であり、かつ設定数、設
定範囲、設定範囲数に制限が全くない。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
デバッグ装置の処理、動作およびデバッギング操作の流
れを示すフロー・チャートである。 （１）・・・実機のＣｐｕ、（２）・・・デバッグ装置
のＣＰＩＪ、（３）・・・メモリ、（４）・・・ＡＮＤ
回路、（５）・・・レジスタ、（６）・・・マルチプレ
クサ、（７）・・・ブレーク・ポイント・コントロール
回路。 以　　上 外４名 第２図

Claims (2)

【特許請求の範囲】
1. （１）デバッグ対象プログラムを実行するＣＰＵのアド
   レス空間に対応して、ブレーク・ポイントであるかどう
   かを各アドレスごとに示すデータをストアするためのメ
   モリ、 上記ＣＰＵの上記プログラム実行中にアドレス・バスに
   出力されるアドレス情報によって−り記メモリから上記
   データを読出すための手段、および 読出されたデータにもとづいて上記ＣＰＵをブレークさ
   せるかどうかを決定する手段、を備えているデバッグ装
   置。
2. （２）ブレーク・ポイントであることを示すデータが読
   出されたときに上記アドレス情報を一時的にストアする
   レジスタを備えている、特許請求の範囲第（１）項記載
   のデバッグ装置。