JPS61134850A - 従属プロセツサのデバツグ方法 - Google Patents

従属プロセツサのデバツグ方法

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Publication number
JPS61134850A
JPS61134850A JP59257197A JP25719784A JPS61134850A JP S61134850 A JPS61134850 A JP S61134850A JP 59257197 A JP59257197 A JP 59257197A JP 25719784 A JP25719784 A JP 25719784A JP S61134850 A JPS61134850 A JP S61134850A
Authority
JP
Japan
Prior art keywords
processor
program
memory
ram
storage means
Prior art date
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Pending
Application number
JP59257197A
Other languages
English (en)
Inventor
Seiichi Shirai
白井 清一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Japan Ltd
Original Assignee
Sony Tektronix Corp
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Filing date
Publication date
Application filed by Sony Tektronix Corp filed Critical Sony Tektronix Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は従属プロセッサが実行するプログラムをデバッ
グするため、従属プロセッサのプログラム実行を一時的
に停止させ、従属プロセッサ内の−1−リ^ 所望のレジスタ又はメモリの内容を読取った後に、従属
プロセッサにプログラムを再開させる方法に関する。
〔従来の技術〕
プロセッサが実行するプログラム中の誤りを見つけて、
必要に応じてプログラムを訂正する種々のデバッグ方法
が提案されている。一般的なデバッグ方法は、デバッグ
対象のプログラム(ユーザ・プログラム)の所定ステッ
プに予めブレーク・ポイントを設定し、このプログラム
をターゲット・プロセッサによシ実行させる。そして、
設定されたブレーク・ポイントに達したときにプログラ
ムの実行を停止させ、このときのターゲット・プロセッ
サ内の所望のレジスタやメモリの内容を読取り、命令や
データに誤りがあるかどうかをチェックしている。
〔発明が解決しようとする問題点〕
ところでプロセッサには、例えば7720型ICのよう
にシグナル・プロセシング・インターフェースと呼ばれ
るスレーブ(従属)プロセッサがある。
、−2− この従属プロセッサでは、プログラムの実行を一時停止
し、従属プロセッサ内のレジスタやメモリ(内部記憶手
段)の記憶内容を読取ると、内部記憶手段の記憶内容が
破壊されて、そのままではプログラムの実行を停止した
ステップの次のプログラムのステップから再開できなか
った。
〔問題点を解決するだめの手段〕
本発明では、従属プロセッサにプログラムを実行させ、
プログラムの所望ステップで従属プロセッサのプログラ
ムの実行を停止させ、従属プロセッサ内の内部記憶手段
の内部記憶内容を外部記憶手段に記憶させ、この外部記
憶手段内の所望記憶場所の記憶内容を読出し、外部記憶
手段が記憶した内部記憶内容を従属プロセッサ内の内部
記憶手段に記憶させ、従属プロセッサにプログラムを所
望ステップの次のステップから実行させる。
〔作用〕 本発明のデバッグ方法は、従属プロセッサを一時停止さ
せた後、このプロセッサの内部記憶手段の記憶内容を外
部記憶手段に記憶させ、この外部記憶手段←記憶内容を
従属プロセッサの内部記憶手段に戻している。よって、
内部記憶手段の記憶内容が読取り動作によシ破壊されて
も、その記憶内容を元に戻しているので、停止したステ
ップの次のステップ(これは必ずしも次のアドレスとは
限らず、次に実行するプログラムのステップである)か
らプログラムの実行を確実に再開できる。
〔実施例〕
本発明の好適な一実施例の流れ図を第1A図及び第1B
図に示すが、まず第2図を参照してこの流れ図を実行す
るための回路構成を説明する。システム・バス10(デ
ータ線、制御線、アドレス線を含む)には、システム・
プロセッサー2、このプロセッサー2用のプログラムを
記憶したり−ド・オンリ・メモリ(ROM)14、プロ
セッサー2用の一時記憶手段であるCPUランダム・ア
クセス・メモリ(RAM)16.表示手段としての陰極
線管表示装置(CRT)18、及び入力手段としてのキ
ーボード20を接続する。ステート・マシンであるコー
ド変換器22はシステム・バス10及びターゲット・プ
ロセッサ24の制御端子間に ′接続する。コード変換
器22には例えばプログラマブル・ロジック・アレイが
利用でき、ターゲット・プロセッサ24である従属プロ
セッサには例えば7721型ICを用いる。ターゲット
eプロセッサ24のデータ端子はデータ・バス26を介
してシステム・バス10に接続する。マルチプレクサ2
8は、コード変換器22からの制御信号に応じて、ジャ
ンプ命令レジスタ30、スタティックRAM(外部記憶
手段)32、非処理(ノンオペレーション)レジスタ3
4、及びダンプ/リストア・メモリ36の出力を選択的
にターゲット・プロセッサ24のインストラクション(
命令)端子に供給する。ジャンプ命令レジスタ30はコ
ード変換器22からの制御信号に応じて、バス26の信
号をロードする。RAM32はターゲット・プロセッサ
からアドレス信号を受けると共に、バス26とデータの
授受を行ない、コード変換器22にブレーク・ポイント
情報を送り、かつコード変換器22によシその書込み及
び読出し動作が制御される。ダンプ/リストア・メモリ
36はダンプ及びリストアの疑似命令を記憶しており、
コード変換器22により一方の命令が選択される。なお
、7721型ICは従属プロセッサ7720型ICにア
ドレス端子及び命令端子を付加し、7720型IC内部
のROMを外付は可能にしたものである。
次に第1図の流れ図を参照して、本発明の好適な一実施
例を説明する。ステップ50において、ターゲット・プ
ロセッサ24に実行させるユーザ・プログラム、及び所
望のプログラム停止位置を表わすブレイク・ポイントを
キーボード20で入力し、これら情報をRAM32に書
込む。なお、この際アドレス信号はシステム・プロセッ
サ12からRAM32に供給する。RAM32は第3図
に示すように種々の情報を記憶している。即ち、アドレ
スAからBlでにユーザ・プログラムを記憶しているが
、ユーザ・プログラムと同じアドレスにブレーク−ポイ
ント情報も記憶している。換言すればアドレスA−Bの
各ワードの最上位ビットがブレーク・ポイント情報であ
り、その他のピットがユーザ・プログラムに対応し、最
上位ビットが「1」の部分がブレークeポイントである
またRAM32のアドレスC−Dには種々のパラメータ
が記憶される。ステップ52において、キーボード20
によりユーザ・プログラムの開始アドレス(プログラム
の最初から実行させたければ、プログラムの最初のアド
レス)を指定する。この開始アドレス情報は、システム
・プロセッサ12によりRAM32のパラメータ領域に
書込まれる。
一方、ステップ54において、ターゲット・プロセッサ
24内のメモリ及びレジスタ(内部記憶手段)は自分自
身の発生するアドレス信号に応じてRAM32のパラメ
ータ領域からの情報を、バス26を介して記憶する。な
お、7720及び7721型ICの場合は、マルチプレ
クサ28がブロック30゜34及び36を選択したとき
に制御信号が必要だが、このような制御信号が正式に定
められてい々いので、内部記憶手段が記憶可能なように
する疑似制御信号をコード変換器22が発生する。更に
、コード変換器22はジャンプ命令レジスタ30をロー
ド・モードにし、RAM32のパラメータ領域に記憶さ
れた開始アドレス情報を、バス26を介してレジスタ3
0に記憶させる。
ここまでのステップが終了したことをコード変換器22
からの情報によりシステム・プロセッサ12が検出する
と、このプロセッサ12はプログラム開始命令を発生す
る。ステップ56において、コード変換器22からの制
御信号により、マルチプレクサ28はジャンプ命令レジ
スタ30を制御するので、ターゲット・プロセッサ24
はプログラムの開始アドレスを得る。ステップ58にお
いて、この開始命令により、コード変換器22はマルチ
プレクサ28にRAM32を選択させる。よ°て・″″
プロ0ゝ“て・′−ゲ′1°プ°   ]セッサ24は
、自分自身が発生するアドレス信号に対応するプログラ
ムをRAM32から読出し、プログラムを1ステップ実
行し、アドレス信号を次に進める。一方、コード変換器
22はステップ62において、RAM32のブレーク・
ポイント情報を監視し、現在実行したプログラムのステ
ンプでプログラムの実行を一時停止させるか判断、即ち
ブレーク・ポイントを検出する。プイーク[相]ポイン
トが検出されない場合はステップ60に戻り、次のプロ
グラム・ステップを実行する。
ステップ62において、プレークーポイントを検出した
場合はステップ64に進み、コード変換器22の制御信
号により、マルチプレクサ28が非処理命令を記憶した
レジスタ34を選択する。
よって、ターゲット・プロセッサ24はプログラム−カ
ウンタが単にインクリメントするのみで何らユーザ・プ
ログラムを実行せず、内部記憶手段の記憶手段は今まで
のままである。力お、非処理命令が端子の開放状態と同
じならば、レジスタ34は不要である。システム・プロ
セッサ12がステップ66においてコード変換器22か
らユーザ・プログラムの停止を検出すると、ステップ6
8においてダンプを指令する。ステップ70ではとのダ
ンプ指令により、コード変換器22がターゲット・プロ
セッサ24に(疑似)読出し制御信号を供給し、RAM
32も書込みモードにする。よって、RAM32のパラ
メータ領域はターゲット・プロセッサ24からのアドレ
ス信号に応じ、バス26を介して内部記憶手段の記憶内
容を受けて記憶する。
ステップ72において、システム−プロセッサ12は読
出しモードになったRAM32のパラメータ領域の所望
記憶場所の記憶内容、即ちターゲット物プロセッサ24
の所望レジスタ又はメモリの記憶内容を読出し、CRT
lBに表示する。この表示後、ステップ74においてシ
ステム拳プロセッサ12がユーザ・プログラムの再開を
指示すると、ステップ54に戻る。なお、ターゲット・
プロセッサ24の内部記憶手段の読取りによりこれら記
憶手段の記憶内容が破壊されても、ステップ54におい
て、内部記憶手段に破壊される前の記憶内容を記憶させ
ているので、停止した次のステップからプログラムを実
行できる。またこの際の開始アドレスは、ステップ7o
においてRAM32のパラメータ領域に記憶されている
ので、ス1テップ52は不要である。
上述は本発明の好適な実施例についての説明であるが、
種々の変形及び変更が可能である。例えば、ステップ5
4においてRAM32のパラメータ領域の内容をターゲ
ット・プロセッサ24の内部記憶手段に戻す際に、RA
M32のこれら記憶内容の全部又は一部をキーボード2
0及びシステムφプロセッサ12により書替えてもよい
。また、コード変換器22はシステム・プロセッサ12
の命令に応じて種々の制御を行なうステー)−マシンで
あるが、この機能のプログラムをROMI 4に記憶さ
せて、システム・プロセッサ12が行なってもよい。
〔発明の効果〕
上述の如く本発明によれば、読取り動作により内部記憶
手段の記憶内容が破壊される従属プロセッサであっても
、ユーザ・プログラムを一時停止後、内部記憶手段の記
憶内容を読取り、停止した次のステップからプログラム
の実行を再開できる。
なお、この次のステップとは、通常は次のアドレスだが
、ジャンプ命令等の場合はアドレスが連続しない。
【図面の簡単な説明】
第1A図及び第1B図は本発明の好適な一実施例を説明
する流れ図、第2図は本発明に用いる装置の回路図、第
3図は本発明に用いる外部記憶手段の記憶内容の一例を
示す図である。 図において、24は従属プロセッサ、32は外部記憶手
段である。 特許出願人 ソニー拳テクトロニクス株式会社唱 第1B記

Claims (1)

    【特許請求の範囲】
  1. 従属プロセッサにプログラムを実行させ、上記プログラ
    ムの所望ステップで上記従属プロセッサの上記プログラ
    ムの実行を停止させ、上記従属プロセッサ内の内部記憶
    手段の内部記憶内容を外部記憶手段に記憶させ、該外部
    記憶手段内の所望記憶場所の記憶内容を読出し、上記外
    部記憶手段が記憶した上記内部記憶内容を上記従属プロ
    セッサ内の上記内部記憶手段に記憶させ、上記従属プロ
    セッサに上記プログラムを上記所望ステップの次のステ
    ップから実行させることを特徴とする上記従属プロセッ
    サのデバッグ方法。
JP59257197A 1984-12-05 1984-12-05 従属プロセツサのデバツグ方法 Pending JPS61134850A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04310140A (ja) * 1991-04-09 1992-11-02 Nissan Motor Co Ltd 計算機システム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56132647A (en) * 1980-03-21 1981-10-17 Oyo Syst Kenkyusho:Kk Diagnostic system
JPS58201152A (ja) * 1982-05-19 1983-11-22 Hitachi Ltd 情報自動収得方式

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