JPS61134850A - 従属プロセツサのデバツグ方法 - Google Patents
従属プロセツサのデバツグ方法Info
- Publication number
- JPS61134850A JPS61134850A JP59257197A JP25719784A JPS61134850A JP S61134850 A JPS61134850 A JP S61134850A JP 59257197 A JP59257197 A JP 59257197A JP 25719784 A JP25719784 A JP 25719784A JP S61134850 A JPS61134850 A JP S61134850A
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- JP
- Japan
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- processor
- program
- memory
- ram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は従属プロセッサが実行するプログラムをデバッ
グするため、従属プロセッサのプログラム実行を一時的
に停止させ、従属プロセッサ内の−１−リ＾ 所望のレジスタ又はメモリの内容を読取った後に、従属
プロセッサにプログラムを再開させる方法に関する。
グするため、従属プロセッサのプログラム実行を一時的
に停止させ、従属プロセッサ内の−１−リ＾ 所望のレジスタ又はメモリの内容を読取った後に、従属
プロセッサにプログラムを再開させる方法に関する。
プロセッサが実行するプログラム中の誤りを見つけて、
必要に応じてプログラムを訂正する種々のデバッグ方法
が提案されている。一般的なデバッグ方法は、デバッグ
対象のプログラム（ユーザ・プログラム）の所定ステッ
プに予めブレーク・ポイントを設定し、このプログラム
をターゲット・プロセッサによシ実行させる。そして、
設定されたブレーク・ポイントに達したときにプログラ
ムの実行を停止させ、このときのターゲット・プロセッ
サ内の所望のレジスタやメモリの内容を読取り、命令や
データに誤りがあるかどうかをチェックしている。
必要に応じてプログラムを訂正する種々のデバッグ方法
が提案されている。一般的なデバッグ方法は、デバッグ
対象のプログラム（ユーザ・プログラム）の所定ステッ
プに予めブレーク・ポイントを設定し、このプログラム
をターゲット・プロセッサによシ実行させる。そして、
設定されたブレーク・ポイントに達したときにプログラ
ムの実行を停止させ、このときのターゲット・プロセッ
サ内の所望のレジスタやメモリの内容を読取り、命令や
データに誤りがあるかどうかをチェックしている。
ところでプロセッサには、例えば７７２０型ＩＣのよう
にシグナル・プロセシング・インターフェースと呼ばれ
るスレーブ（従属）プロセッサがある。
にシグナル・プロセシング・インターフェースと呼ばれ
るスレーブ（従属）プロセッサがある。
、−２−
この従属プロセッサでは、プログラムの実行を一時停止
し、従属プロセッサ内のレジスタやメモリ（内部記憶手
段）の記憶内容を読取ると、内部記憶手段の記憶内容が
破壊されて、そのままではプログラムの実行を停止した
ステップの次のプログラムのステップから再開できなか
った。
し、従属プロセッサ内のレジスタやメモリ（内部記憶手
段）の記憶内容を読取ると、内部記憶手段の記憶内容が
破壊されて、そのままではプログラムの実行を停止した
ステップの次のプログラムのステップから再開できなか
った。
本発明では、従属プロセッサにプログラムを実行させ、
プログラムの所望ステップで従属プロセッサのプログラ
ムの実行を停止させ、従属プロセッサ内の内部記憶手段
の内部記憶内容を外部記憶手段に記憶させ、この外部記
憶手段内の所望記憶場所の記憶内容を読出し、外部記憶
手段が記憶した内部記憶内容を従属プロセッサ内の内部
記憶手段に記憶させ、従属プロセッサにプログラムを所
望ステップの次のステップから実行させる。
プログラムの所望ステップで従属プロセッサのプログラ
ムの実行を停止させ、従属プロセッサ内の内部記憶手段
の内部記憶内容を外部記憶手段に記憶させ、この外部記
憶手段内の所望記憶場所の記憶内容を読出し、外部記憶
手段が記憶した内部記憶内容を従属プロセッサ内の内部
記憶手段に記憶させ、従属プロセッサにプログラムを所
望ステップの次のステップから実行させる。
〔作用〕
本発明のデバッグ方法は、従属プロセッサを一時停止さ
せた後、このプロセッサの内部記憶手段の記憶内容を外
部記憶手段に記憶させ、この外部記憶手段←記憶内容を
従属プロセッサの内部記憶手段に戻している。よって、
内部記憶手段の記憶内容が読取り動作によシ破壊されて
も、その記憶内容を元に戻しているので、停止したステ
ップの次のステップ（これは必ずしも次のアドレスとは
限らず、次に実行するプログラムのステップである）か
らプログラムの実行を確実に再開できる。
せた後、このプロセッサの内部記憶手段の記憶内容を外
部記憶手段に記憶させ、この外部記憶手段←記憶内容を
従属プロセッサの内部記憶手段に戻している。よって、
内部記憶手段の記憶内容が読取り動作によシ破壊されて
も、その記憶内容を元に戻しているので、停止したステ
ップの次のステップ（これは必ずしも次のアドレスとは
限らず、次に実行するプログラムのステップである）か
らプログラムの実行を確実に再開できる。
本発明の好適な一実施例の流れ図を第１Ａ図及び第１Ｂ
図に示すが、まず第２図を参照してこの流れ図を実行す
るための回路構成を説明する。システム・バス１０（デ
ータ線、制御線、アドレス線を含む）には、システム・
プロセッサー２、このプロセッサー２用のプログラムを
記憶したり−ド・オンリ・メモリ（ＲＯＭ）１４、プロ
セッサー２用の一時記憶手段であるＣＰＵランダム・ア
クセス・メモリ（ＲＡＭ）１６．表示手段としての陰極
線管表示装置（ＣＲＴ）１８、及び入力手段としてのキ
ーボード２０を接続する。ステート・マシンであるコー
ド変換器２２はシステム・バス１０及びターゲット・プ
ロセッサ２４の制御端子間に ′接続する。コード変換
器２２には例えばプログラマブル・ロジック・アレイが
利用でき、ターゲット・プロセッサ２４である従属プロ
セッサには例えば７７２１型ＩＣを用いる。ターゲット
ｅプロセッサ２４のデータ端子はデータ・バス２６を介
してシステム・バス１０に接続する。マルチプレクサ２
８は、コード変換器２２からの制御信号に応じて、ジャ
ンプ命令レジスタ３０、スタティックＲＡＭ（外部記憶
手段）３２、非処理（ノンオペレーション）レジスタ３
４、及びダンプ／リストア・メモリ３６の出力を選択的
にターゲット・プロセッサ２４のインストラクション（
命令）端子に供給する。ジャンプ命令レジスタ３０はコ
ード変換器２２からの制御信号に応じて、バス２６の信
号をロードする。ＲＡＭ３２はターゲット・プロセッサ
からアドレス信号を受けると共に、バス２６とデータの
授受を行ない、コード変換器２２にブレーク・ポイント
情報を送り、かつコード変換器２２によシその書込み及
び読出し動作が制御される。ダンプ／リストア・メモリ
３６はダンプ及びリストアの疑似命令を記憶しており、
コード変換器２２により一方の命令が選択される。なお
、７７２１型ＩＣは従属プロセッサ７７２０型ＩＣにア
ドレス端子及び命令端子を付加し、７７２０型ＩＣ内部
のＲＯＭを外付は可能にしたものである。
図に示すが、まず第２図を参照してこの流れ図を実行す
るための回路構成を説明する。システム・バス１０（デ
ータ線、制御線、アドレス線を含む）には、システム・
プロセッサー２、このプロセッサー２用のプログラムを
記憶したり−ド・オンリ・メモリ（ＲＯＭ）１４、プロ
セッサー２用の一時記憶手段であるＣＰＵランダム・ア
クセス・メモリ（ＲＡＭ）１６．表示手段としての陰極
線管表示装置（ＣＲＴ）１８、及び入力手段としてのキ
ーボード２０を接続する。ステート・マシンであるコー
ド変換器２２はシステム・バス１０及びターゲット・プ
ロセッサ２４の制御端子間に ′接続する。コード変換
器２２には例えばプログラマブル・ロジック・アレイが
利用でき、ターゲット・プロセッサ２４である従属プロ
セッサには例えば７７２１型ＩＣを用いる。ターゲット
ｅプロセッサ２４のデータ端子はデータ・バス２６を介
してシステム・バス１０に接続する。マルチプレクサ２
８は、コード変換器２２からの制御信号に応じて、ジャ
ンプ命令レジスタ３０、スタティックＲＡＭ（外部記憶
手段）３２、非処理（ノンオペレーション）レジスタ３
４、及びダンプ／リストア・メモリ３６の出力を選択的
にターゲット・プロセッサ２４のインストラクション（
命令）端子に供給する。ジャンプ命令レジスタ３０はコ
ード変換器２２からの制御信号に応じて、バス２６の信
号をロードする。ＲＡＭ３２はターゲット・プロセッサ
からアドレス信号を受けると共に、バス２６とデータの
授受を行ない、コード変換器２２にブレーク・ポイント
情報を送り、かつコード変換器２２によシその書込み及
び読出し動作が制御される。ダンプ／リストア・メモリ
３６はダンプ及びリストアの疑似命令を記憶しており、
コード変換器２２により一方の命令が選択される。なお
、７７２１型ＩＣは従属プロセッサ７７２０型ＩＣにア
ドレス端子及び命令端子を付加し、７７２０型ＩＣ内部
のＲＯＭを外付は可能にしたものである。
次に第１図の流れ図を参照して、本発明の好適な一実施
例を説明する。ステップ５０において、ターゲット・プ
ロセッサ２４に実行させるユーザ・プログラム、及び所
望のプログラム停止位置を表わすブレイク・ポイントを
キーボード２０で入力し、これら情報をＲＡＭ３２に書
込む。なお、この際アドレス信号はシステム・プロセッ
サ１２からＲＡＭ３２に供給する。ＲＡＭ３２は第３図
に示すように種々の情報を記憶している。即ち、アドレ
スＡからＢｌでにユーザ・プログラムを記憶しているが
、ユーザ・プログラムと同じアドレスにブレーク−ポイ
ント情報も記憶している。換言すればアドレスＡ−Ｂの
各ワードの最上位ビットがブレーク・ポイント情報であ
り、その他のピットがユーザ・プログラムに対応し、最
上位ビットが「１」の部分がブレークｅポイントである
。
例を説明する。ステップ５０において、ターゲット・プ
ロセッサ２４に実行させるユーザ・プログラム、及び所
望のプログラム停止位置を表わすブレイク・ポイントを
キーボード２０で入力し、これら情報をＲＡＭ３２に書
込む。なお、この際アドレス信号はシステム・プロセッ
サ１２からＲＡＭ３２に供給する。ＲＡＭ３２は第３図
に示すように種々の情報を記憶している。即ち、アドレ
スＡからＢｌでにユーザ・プログラムを記憶しているが
、ユーザ・プログラムと同じアドレスにブレーク−ポイ
ント情報も記憶している。換言すればアドレスＡ−Ｂの
各ワードの最上位ビットがブレーク・ポイント情報であ
り、その他のピットがユーザ・プログラムに対応し、最
上位ビットが「１」の部分がブレークｅポイントである
。
またＲＡＭ３２のアドレスＣ−Ｄには種々のパラメータ
が記憶される。ステップ５２において、キーボード２０
によりユーザ・プログラムの開始アドレス（プログラム
の最初から実行させたければ、プログラムの最初のアド
レス）を指定する。この開始アドレス情報は、システム
・プロセッサ１２によりＲＡＭ３２のパラメータ領域に
書込まれる。
が記憶される。ステップ５２において、キーボード２０
によりユーザ・プログラムの開始アドレス（プログラム
の最初から実行させたければ、プログラムの最初のアド
レス）を指定する。この開始アドレス情報は、システム
・プロセッサ１２によりＲＡＭ３２のパラメータ領域に
書込まれる。
一方、ステップ５４において、ターゲット・プロセッサ
２４内のメモリ及びレジスタ（内部記憶手段）は自分自
身の発生するアドレス信号に応じてＲＡＭ３２のパラメ
ータ領域からの情報を、バス２６を介して記憶する。な
お、７７２０及び７７２１型ＩＣの場合は、マルチプレ
クサ２８がブロック３０゜３４及び３６を選択したとき
に制御信号が必要だが、このような制御信号が正式に定
められてい々いので、内部記憶手段が記憶可能なように
する疑似制御信号をコード変換器２２が発生する。更に
、コード変換器２２はジャンプ命令レジスタ３０をロー
ド・モードにし、ＲＡＭ３２のパラメータ領域に記憶さ
れた開始アドレス情報を、バス２６を介してレジスタ３
０に記憶させる。
２４内のメモリ及びレジスタ（内部記憶手段）は自分自
身の発生するアドレス信号に応じてＲＡＭ３２のパラメ
ータ領域からの情報を、バス２６を介して記憶する。な
お、７７２０及び７７２１型ＩＣの場合は、マルチプレ
クサ２８がブロック３０゜３４及び３６を選択したとき
に制御信号が必要だが、このような制御信号が正式に定
められてい々いので、内部記憶手段が記憶可能なように
する疑似制御信号をコード変換器２２が発生する。更に
、コード変換器２２はジャンプ命令レジスタ３０をロー
ド・モードにし、ＲＡＭ３２のパラメータ領域に記憶さ
れた開始アドレス情報を、バス２６を介してレジスタ３
０に記憶させる。
ここまでのステップが終了したことをコード変換器２２
からの情報によりシステム・プロセッサ１２が検出する
と、このプロセッサ１２はプログラム開始命令を発生す
る。ステップ５６において、コード変換器２２からの制
御信号により、マルチプレクサ２８はジャンプ命令レジ
スタ３０を制御するので、ターゲット・プロセッサ２４
はプログラムの開始アドレスを得る。ステップ５８にお
いて、この開始命令により、コード変換器２２はマルチ
プレクサ２８にＲＡＭ３２を選択させる。よ°て・″″
プロ０ゝ“て・′−ゲ′１°プ° ］セッサ２４は
、自分自身が発生するアドレス信号に対応するプログラ
ムをＲＡＭ３２から読出し、プログラムを１ステップ実
行し、アドレス信号を次に進める。一方、コード変換器
２２はステップ６２において、ＲＡＭ３２のブレーク・
ポイント情報を監視し、現在実行したプログラムのステ
ンプでプログラムの実行を一時停止させるか判断、即ち
ブレーク・ポイントを検出する。プイーク［相］ポイン
トが検出されない場合はステップ６０に戻り、次のプロ
グラム・ステップを実行する。
からの情報によりシステム・プロセッサ１２が検出する
と、このプロセッサ１２はプログラム開始命令を発生す
る。ステップ５６において、コード変換器２２からの制
御信号により、マルチプレクサ２８はジャンプ命令レジ
スタ３０を制御するので、ターゲット・プロセッサ２４
はプログラムの開始アドレスを得る。ステップ５８にお
いて、この開始命令により、コード変換器２２はマルチ
プレクサ２８にＲＡＭ３２を選択させる。よ°て・″″
プロ０ゝ“て・′−ゲ′１°プ° ］セッサ２４は
、自分自身が発生するアドレス信号に対応するプログラ
ムをＲＡＭ３２から読出し、プログラムを１ステップ実
行し、アドレス信号を次に進める。一方、コード変換器
２２はステップ６２において、ＲＡＭ３２のブレーク・
ポイント情報を監視し、現在実行したプログラムのステ
ンプでプログラムの実行を一時停止させるか判断、即ち
ブレーク・ポイントを検出する。プイーク［相］ポイン
トが検出されない場合はステップ６０に戻り、次のプロ
グラム・ステップを実行する。
ステップ６２において、プレークーポイントを検出した
場合はステップ６４に進み、コード変換器２２の制御信
号により、マルチプレクサ２８が非処理命令を記憶した
レジスタ３４を選択する。
場合はステップ６４に進み、コード変換器２２の制御信
号により、マルチプレクサ２８が非処理命令を記憶した
レジスタ３４を選択する。
よって、ターゲット・プロセッサ２４はプログラム−カ
ウンタが単にインクリメントするのみで何らユーザ・プ
ログラムを実行せず、内部記憶手段の記憶手段は今まで
のままである。力お、非処理命令が端子の開放状態と同
じならば、レジスタ３４は不要である。システム・プロ
セッサ１２がステップ６６においてコード変換器２２か
らユーザ・プログラムの停止を検出すると、ステップ６
８においてダンプを指令する。ステップ７０ではとのダ
ンプ指令により、コード変換器２２がターゲット・プロ
セッサ２４に（疑似）読出し制御信号を供給し、ＲＡＭ
３２も書込みモードにする。よって、ＲＡＭ３２のパラ
メータ領域はターゲット・プロセッサ２４からのアドレ
ス信号に応じ、バス２６を介して内部記憶手段の記憶内
容を受けて記憶する。
ウンタが単にインクリメントするのみで何らユーザ・プ
ログラムを実行せず、内部記憶手段の記憶手段は今まで
のままである。力お、非処理命令が端子の開放状態と同
じならば、レジスタ３４は不要である。システム・プロ
セッサ１２がステップ６６においてコード変換器２２か
らユーザ・プログラムの停止を検出すると、ステップ６
８においてダンプを指令する。ステップ７０ではとのダ
ンプ指令により、コード変換器２２がターゲット・プロ
セッサ２４に（疑似）読出し制御信号を供給し、ＲＡＭ
３２も書込みモードにする。よって、ＲＡＭ３２のパラ
メータ領域はターゲット・プロセッサ２４からのアドレ
ス信号に応じ、バス２６を介して内部記憶手段の記憶内
容を受けて記憶する。
ステップ７２において、システム−プロセッサ１２は読
出しモードになったＲＡＭ３２のパラメータ領域の所望
記憶場所の記憶内容、即ちターゲット物プロセッサ２４
の所望レジスタ又はメモリの記憶内容を読出し、ＣＲＴ
ｌＢに表示する。この表示後、ステップ７４においてシ
ステム拳プロセッサ１２がユーザ・プログラムの再開を
指示すると、ステップ５４に戻る。なお、ターゲット・
プロセッサ２４の内部記憶手段の読取りによりこれら記
憶手段の記憶内容が破壊されても、ステップ５４におい
て、内部記憶手段に破壊される前の記憶内容を記憶させ
ているので、停止した次のステップからプログラムを実
行できる。またこの際の開始アドレスは、ステップ７ｏ
においてＲＡＭ３２のパラメータ領域に記憶されている
ので、ス１テップ５２は不要である。
出しモードになったＲＡＭ３２のパラメータ領域の所望
記憶場所の記憶内容、即ちターゲット物プロセッサ２４
の所望レジスタ又はメモリの記憶内容を読出し、ＣＲＴ
ｌＢに表示する。この表示後、ステップ７４においてシ
ステム拳プロセッサ１２がユーザ・プログラムの再開を
指示すると、ステップ５４に戻る。なお、ターゲット・
プロセッサ２４の内部記憶手段の読取りによりこれら記
憶手段の記憶内容が破壊されても、ステップ５４におい
て、内部記憶手段に破壊される前の記憶内容を記憶させ
ているので、停止した次のステップからプログラムを実
行できる。またこの際の開始アドレスは、ステップ７ｏ
においてＲＡＭ３２のパラメータ領域に記憶されている
ので、ス１テップ５２は不要である。
上述は本発明の好適な実施例についての説明であるが、
種々の変形及び変更が可能である。例えば、ステップ５
４においてＲＡＭ３２のパラメータ領域の内容をターゲ
ット・プロセッサ２４の内部記憶手段に戻す際に、ＲＡ
Ｍ３２のこれら記憶内容の全部又は一部をキーボード２
０及びシステムφプロセッサ１２により書替えてもよい
。また、コード変換器２２はシステム・プロセッサ１２
の命令に応じて種々の制御を行なうステー）−マシンで
あるが、この機能のプログラムをＲＯＭＩ ４に記憶さ
せて、システム・プロセッサ１２が行なってもよい。
種々の変形及び変更が可能である。例えば、ステップ５
４においてＲＡＭ３２のパラメータ領域の内容をターゲ
ット・プロセッサ２４の内部記憶手段に戻す際に、ＲＡ
Ｍ３２のこれら記憶内容の全部又は一部をキーボード２
０及びシステムφプロセッサ１２により書替えてもよい
。また、コード変換器２２はシステム・プロセッサ１２
の命令に応じて種々の制御を行なうステー）−マシンで
あるが、この機能のプログラムをＲＯＭＩ ４に記憶さ
せて、システム・プロセッサ１２が行なってもよい。
上述の如く本発明によれば、読取り動作により内部記憶
手段の記憶内容が破壊される従属プロセッサであっても
、ユーザ・プログラムを一時停止後、内部記憶手段の記
憶内容を読取り、停止した次のステップからプログラム
の実行を再開できる。
手段の記憶内容が破壊される従属プロセッサであっても
、ユーザ・プログラムを一時停止後、内部記憶手段の記
憶内容を読取り、停止した次のステップからプログラム
の実行を再開できる。
なお、この次のステップとは、通常は次のアドレスだが
、ジャンプ命令等の場合はアドレスが連続しない。
、ジャンプ命令等の場合はアドレスが連続しない。
第１Ａ図及び第１Ｂ図は本発明の好適な一実施例を説明
する流れ図、第２図は本発明に用いる装置の回路図、第
３図は本発明に用いる外部記憶手段の記憶内容の一例を
示す図である。 図において、２４は従属プロセッサ、３２は外部記憶手
段である。 特許出願人 ソニー拳テクトロニクス株式会社唱 第１Ｂ記
する流れ図、第２図は本発明に用いる装置の回路図、第
３図は本発明に用いる外部記憶手段の記憶内容の一例を
示す図である。 図において、２４は従属プロセッサ、３２は外部記憶手
段である。 特許出願人 ソニー拳テクトロニクス株式会社唱 第１Ｂ記
Claims (1)
- 従属プロセッサにプログラムを実行させ、上記プログラ
ムの所望ステップで上記従属プロセッサの上記プログラ
ムの実行を停止させ、上記従属プロセッサ内の内部記憶
手段の内部記憶内容を外部記憶手段に記憶させ、該外部
記憶手段内の所望記憶場所の記憶内容を読出し、上記外
部記憶手段が記憶した上記内部記憶内容を上記従属プロ
セッサ内の上記内部記憶手段に記憶させ、上記従属プロ
セッサに上記プログラムを上記所望ステップの次のステ
ップから実行させることを特徴とする上記従属プロセッ
サのデバッグ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257197A JPS61134850A (ja) | 1984-12-05 | 1984-12-05 | 従属プロセツサのデバツグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257197A JPS61134850A (ja) | 1984-12-05 | 1984-12-05 | 従属プロセツサのデバツグ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134850A true JPS61134850A (ja) | 1986-06-21 |
Family
ID=17303025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257197A Pending JPS61134850A (ja) | 1984-12-05 | 1984-12-05 | 従属プロセツサのデバツグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310140A (ja) * | 1991-04-09 | 1992-11-02 | Nissan Motor Co Ltd | 計算機システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132647A (en) * | 1980-03-21 | 1981-10-17 | Oyo Syst Kenkyusho:Kk | Diagnostic system |
| JPS58201152A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 情報自動収得方式 |
-
1984
- 1984-12-05 JP JP59257197A patent/JPS61134850A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132647A (en) * | 1980-03-21 | 1981-10-17 | Oyo Syst Kenkyusho:Kk | Diagnostic system |
| JPS58201152A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 情報自動収得方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310140A (ja) * | 1991-04-09 | 1992-11-02 | Nissan Motor Co Ltd | 計算機システム |
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