JPH04310140A - 計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ホストコンピュータ
と該ホストコンピュータによって制御される少なくとも
１つの処理プロセッサからなる計算機システムに関し、
特にホストコンピュータから処理プロセッサを制御する
技術に関する。

【０００２】

【従来の技術】従来のホストコンピュータに制御される
プロセッサのシステムとしては、例えば図５に示すよう
なものがある。図５において、処理プロセッサ１は、内
蔵メモリ６または外部メモリ３に存在する制御プログラ
ムを逐次取り込み、これに従って信号バス９を介して外
部メモリ３や周辺装置４に対してデータのリード／ライ
ト等を行ないながら各種の処理を実行する。ホストコン
ピュータ２は、処理プロセッサ１に対して、信号バス７
を介して処理プロセッサ１の起動、停止、動作モード指
定、割込み処理等の信号を与え、処理プロセッサ１の動
作を制御する。また、ＨＯＬＤ信号１０によって処理プ
ロセッサ１を停止状態にし、処理プロセッサ１の信号バ
ス９への出力をハイ・インピーダンス状態にしてから信
号バス８を介して外部メモリ３や周辺装置４等へ直接ア
クセスしてデータの授受を行なうことができる。

【０００３】また、処理プロセッサ１は、その制御プロ
グラムの実行シーケンスを制御するために、図６に示す
ようなシーケンス制御部を備えている。図６において、
プログラムカウンタ２０は次に取り込むべき命令のアド
レスをプログラムメモリ２１に与える。このアドレス指
定によってプログラムメモリ２１から出力された命令は
、インストラクションレジスタ２２に取り込まれて保持
される。処理回路５はインストラクションレジスタ２２
の出力に従って処理を実行し、さらにプログラムカウン
タ２０に次に実行すべき命令のアドレスを書き込む。 これらの動作を繰り返すことで一連の処理を実行する。 この図６の制御構造は、広く一般のプロセッサで用いら
れているシーケンス制御の方式である。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のホストコンピュータによる処理プロセッサの
制御機構を備えた計算機システムにおいては、（１）ホ
ストコンピュータ２から直接、任意に処理プロセッサ１
のプログラム実行シーケンスを制御することができない
。 （２）ホストコンピュータ２から直接、任意に処理プロ
セッサ１の内部メモリや内部レジスタ、そして内部制御
フラグ等にアクセスすることが出来ない、という構成に
なっていたため、 （ａ）システム開発時にあっては、処理プロセッサ１の
代わりに処理プロセッサ１のエミュレータ等を用いない
とプログラムのデバッグや処理プロセッサ１内のレジス
タ、メモリおよび制御フラグ等を含む各種制御パラメー
タの調整が困難である。ところが、例えばこのようなシ
ステムを自動車等へ応用することを考えた場合、システ
ムを車両に組み込んだ形で走行実験を行ないながらシス
テム開発を行なうことが必要であり、エミュレータ等を
用いると大型のシステムとなるため車載には不適当であ
る。 （ｂ）ホストコンピュータ２で監視する必要のあるデー
タは、全て外部メモリにストアしなければならないので
、外部メモリの大型化を招く。さらに近来のＬＳＩ集積
化技術の進歩によってシステムの１チップ化が可能とな
り、また大容量メモリの１チップ内蔵が可能となっても
、やはり外部メモリを備えなければならない。 （ｃ）処理プロセッサ１故障時等の診断やフェールセー
フ処理を、その時に応じて任意に処理プロセッサ１の内
部にアクセスして行なうことができない。すなわち、処
理プロセッサ１の制御プログラムに予めストアされてい
る診断プログラムやフェールセーフプログラムを利用し
て行なうのみであるため、不十分な処理となったり、制
御プログラムの増大を招く。等の問題があった。本発明
は、上記のごとき従来技術の問題を解決することを目的
とするものである。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、処理プ
ロセッサ内に、ホストコンピュータが直接に処理プロセ
ッサへのインストラクションを書き込み保持する第１の
命令レジスタ（例えば後記図１の外部インストラクショ
ンレジスタ３１に相当）と、処理プロセッサが制御プロ
グラムメモリから読み出したインストラクションを保持
する第２の命令レジスタ（例えば後記図１の内部インス
トラクションレジスタ３２に相当）と、上記第１および
第２の命令レジスタ内の命令のいずれか一方を、ホスト
コンピュータの指示によって選択して処理プロセッサへ
与える命令選択手段（例えば後記図１の制御レジスタ３
０、セレクタ３５およびクロック発振器４０の部分に相
当）と、上記選択手段によって選択された命令を実行す
るかまたは一時停止状態とするかを、ホストコンピュー
タの指示に応じて制御する制御手段（例えば後記図１の
制御レジスタ３０とセレクタ３５の部分に相当）と、ホ
ストコンピュータからのリード／ライトおよび処理プロ
セッサからのリード／ライトが可能なデータ保持手段（
例えば後記図１のポート３６に相当）と、を備えるよう
に構成したものである。

【０００６】

【作用】上記のように構成したことにより、本発明にお
いては、ホストコンピュータから処理プロセッサへの命
令、ホストコンピュータの命令と処理プロセッサ内部の
命令との選択、実行と一時停止などの処理を、ホストコ
ンピュータから直接、任意に指示することが出来る。し
たがって高機能・高柔軟性のデバッグやシステム調整、
さらにシステム診断、フェールセーフ機能を備えたシス
テムを実現することが出来る。そのため、システムを１
チップＬＳＩ化することが可能になり、さらに、開発時
と生産時に同じシステムを用いることが可能なため、開
発期間、開発コストを大幅に低減することが出来る。

【０００７】

【発明の実施例】図１は、この発明の一実施例を示すブ
ロック図であり、処理プロセッサ４５内のシーケンス制
御部の構成とホストコンピュータのインターフェイス部
の構成を示す。まず構成を説明すると、外部インストラ
クションレジスタ３１は、図示しないホストコンピュー
タが処理プロセッサ４５に対して行なう命令を、ホスト
コンピュータからデータバス４２を介して与えられるラ
イト信号４４によって直接書き込み保持する。内部イン
ストラクションレジスタ３２は、プログラムカウンタ３
４に指定されたアドレスの命令を、プログラムメモリ３
３から読み出して保持する。制御レジスタ３０は、外部
インストラクションレジスタ３１または内部インストラ
クションレジスタ３２に保持されている命令のどちらを
処理プロセッサ４５への命令とするかをホストコンピュ
ータから指示する第１の制御信号と、該処理プロセッサ
４５への命令を実行するかあるいは一時停止するかをホ
ストコンピュータから指示するための第２の制御信号と
を、ホストコンピュータからデータバス４２を介して与
えられるライト信号４４によって直接書き込み保持する
。セレクタ３５は、制御レジスタ３０内の上記第１の制
御信号に従って、外部インストラクションレジスタ３１
と内部インストラクションレジスタ３２の保持する命令
のいずれかを処理プロセッサ４５の処理回路３８へ出力
する。また、クロック発生器４０は、処理プロセッサ４
５の動作クロックを生成し、制御レジスタ３０内の第２
の制御信号に従って処理回路３８への動作クロックの供
給を制御する。ポート３６は、処理回路３８からデータ
を読み書きし、またホストコンピュータからデータバス
４２を介してリード信号４３またはライト信号４４によ
ってデータの読み書きを行なう。アドレスデコーダ３７
は、図示しないホストコンピュータからアドレスバス４
１を介して与えられるアドレスをデコードし、ホストコ
ンピュータが読み書きするレジスタを指定する。また、
処理回路３８には、処理を行なう際に用いるための各種
のデータメモリおよびレジスタ３９が接続されており、
プログラムカウンタ３４には、制御レジスタ３０の第１
の制御信号も入力されている。

【０００８】次に作用を説明する。図２は、制御レジス
タ３０の構造の概略を示す図であり、また、図３は制御
レジスタ３０の機能を示す図表である。図２および図３
において、制御レジスタ３０は３ビットのレジスタであ
り、ビット２（ｂ２）、ビット１（ｂ１、なおｂ１，ｂ
２はＭＯＤＥ信号）がホストコンピュータからの制御の
有無および処理プロセッサの実行すべきインストラクシ
ョンのソースを指定する。またビット０（ｂ０：ＣＬＥ
信号）は、ホストコンピュータからの制御が有る場合（
ｂ２＝１）に限り、処理プロセッサの処理実行クロック
（φｏｐ）の供給を制御するために用いられる。ホスト
コンピュータが、制御レジスタ３０にｂ２・ｂ１・ｂ０
＝“１＊１”（＊は任意）を書き込むと、図１に示した
処理回路３８にはクロック発生器４０から１サイクル分
の実行クロック（φｏｐ）が与えられ、その後ｂ０は“
０”にクリアされる。

【０００９】以下、図１と図４に従って動作例を説明す
る。なお、図４は信号波形図であり、ここで示される各
種の命令（ＩＩ０〜ＩＩ７、ＩＥＸ）は全て１サイクル
命令と仮定する。 （１）まず、制御レジスタ３０＝“０００”であったと
仮定すると、セレクタ３５は、内部インストラクション
レジスタ３２の出力を処理回路３８に与えており、プロ
グラムカウンタ３４によって指定される命令をプログラ
ムメモリ３３から逐次読み出しながら処理が進められる
（内部インストラクションレジスタ３２の出力：ＩＩ０
〜ＩＩ４）。この時、処理回路３８の処理実行クロック
φｏｐとしては動作サイクルクロックφｃｙｃと同じ形
のものが供給される。その後、ホストコンピュータによ
り、ライト信号４４の立上がりに同期して制御レジスタ
３０に“１０１”が書き込まれると、この値は書き込み
直後のφｃｙｃ信号の立上がりに同期して制御レジスタ
３０から出力される。この時、処理回路３８への命令は
、セレクタ３５を介して内部インストラクションレジス
タ３２から与えられ（命令ＩＩ４）、１サイクルクロッ
ク分のφｏｐ信号が供給される。これに引き続き、次サ
イクルのφｃｙｃ信号の立上がりで制御レジスタ３０の
ビット０（ｂ０）は“０”に自動クリアされる。このよ
うにして、ホストコンピュータが制御レジスタ３０に“
１０１”を書き込む毎に、処理プロセッサ４５はプログ
ラムメモリ３３の命令を１ステップずつ実行する。図４
においては、命令ＩＩ４、ＩＩ５がこの動作に相当する
。

【００１０】（２）続いて、ホストコンピュータが、処
理プロセッサ４５に処理させたい命令（図４のＩＥＸ）
を外部インストラクションレジスタ３１に書き込み、そ
の後制御レジスタ３０に“１１１”を書き込むと、この
書き込み直後に、φｃｙｃ信号の立上がりに同期して制
御レジスタ３０の出力は“１１１”となる。この時、処
理回路３８への命令は、セレクタ３５によって外部イン
ストラクションレジスタ３１からの出力（ＩＥＸ）に切
り換えられ、さらに１サイクル分のφｏｐ信号が供給さ
れる。また、その後、制御レジスタ３０のビット０（ｂ
０）は、前記の動作（１）の時と同様にクリアされる。 これらの動作を行なう間、内部インストラクションレジ
スタ３２には、プログラムメモリ３３からの次の命令（
ＩＩ６）が取り込まれているが、制御レジスタ３０の値
が、“１＊＊”（＊は任意の値）の間はプログラムカウ
ンタ３４の動作は停止しており、φｏｐ信号が供給され
ても同じ命令を保持している。この動作によって、プロ
グラムメモリ３３内の命令実行シーケンスを正しく保つ
ことができる。上記のように、ホストコンピュータが処
理プロセッサ４５への所望の命令を外部インストラクシ
ョンレジスタ３１に書き込み、さらに制御レジスタ３０
へ“１１１”を書き込む毎に、外部インストラクション
レジスタ３１の命令を１ステップずつ実行する。この機
能によってホストコンピュータが望む任意の命令を処理
プロセッサ４５の制御プログラムメモリ３３の内容とは
無関係に実行させることができる。

【００１１】（３）例えば、上記命令ＩＥＸが、データ
メモリ３９における或る番地Ｎのデータをポート３６へ
転送する命令であったと仮定する。この時、図４の例の
ように命令ＩＥＸの実行後（制御レジスタ３０への“１
１１”書き込み後）、ホストコンピュータがポート３６
を読み出すことで、処理プロセッサ４５内データメモリ
の内容を確認できる。この例とは逆に、同様の操作を行
なうことで、処理プロセッサ４５の任意の内部データメ
モリやレジスタ３９のデータを加工することも可能であ
る。

【００１２】（４）さらにその後、ホストコンピュータ
が制御レジスタ３０に“０００”を書き込むと、その直
後のφｃｙｃ信号の立上がりに同期して制御レジスタ３
０の出力は“０００”となる。この時、処理回路３８へ
の命令は、セレクタ３５を介して内部インストラクショ
ンレジスタ３２によって与えられる。また、φｏｐ信号
は動作サイクルクロックφｃｙｃ信号と同じものが供給
され、プログラムカウンタ３４は１サイクル毎に順次、
次の命令アドレスをプログラムメモリ３３に与える。こ
れらの動作により、上記の動作（２）〜（３）の間、内
部インストラクションレジスタ３２に保持されていた命
令（ＩＩ６）からふたたびプログラムメモリ３２内の命
令が実行される。

【００１３】

【発明の効果】以上説明したように、本発明においては
、ホストコンピュータから処理プロセッサへの命令、ホ
ストコンピュータの命令と処理プロセッサ内部の命令と
の選択、実行と一時停止などの処理を、ホストコンピュ
ータから直接、任意に指示することが出来るように構成
したことにより、 （１）小規模の回路を付加するのみで、高機能・高柔軟
性のデバッグやシステム調整、さらにシステム診断、フ
ェールセーフ機能を備えたシステムを実現することが出
来る。 （２）上記（１）の利点を損なうことなしに、外部デー
タメモリを内蔵してシステムを１チップＬＳＩ化するこ
とが可能なため、さらに小型・低コストのシステムを実
現することが出来る。 （３）さらに、上記（１）〜（２）の利点から、開発時
と生産時に同じシステムを用いることが可能なため、開
発期間、開発コストを大幅に低減することが出来る、等
の効果が得られる。

【図面の簡単な説明】

【図１】本発明の計算機システムにおける処理プロセッ
サの一実施例のブロック図。

【図２】制御レジスタの構成を示す一実施例図。

【図３】制御レジスタの動作内容を示す図表。

【図４】本発明の一実施例の信号波形図。

【図５】従来の計算機システムの一例のブロック図。

【図６】従来の処理プロセッサにおける命令シーケンス
制御を示すブロック図。

【符号の説明】

３０…制御レジスタ ３１…外部インストラクションレジスタ３２…内部イン
ストラクションレジスタ３３…プログラムメモリ ３４…プログラムカウンタ ３５…セレクタ ３６…ポート ３７…アドレスデコーダ ３８…処理回路 ３９…データメモリやレジスタ等 ４０…クロック発生器 ４１…ホストコンピュータのアドレスバス４２…ホスト
コンピュータのデータバス４３…ホストコンピュータの
リード信号４４…ホストコンピュータのライト信号４５
…処理プロセッサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ホストコンピュータと、該ホストコンピュ
   ータによって制御される少なくとも一つの処理プロセッ
   サとからなる計算機システムにおいて、上記処理プロセ
   ッサ内に、上記ホストコンピュータから上記処理プロセ
   ッサへの命令を、上記ホストコンピュータから直接に書
   き込み保持する第１の命令レジスタと、上記処理プロセ
   ッサがプログラムメモリから読み出した命令を保持する
   第２の命令レジスタと、上記第１および第２の命令レジ
   スタに保持された命令のいずれか一方を上記ホストコン
   ピュータからの指示によって選択し、上記処理プロセッ
   サに与える命令選択手段と、上記命令選択手段によって
   選択された命令を上記処理プロセッサが実行するか又は
   一時停止状態とするかを、上記ホストコンピュータから
   の指示に応じて制御する制御手段と、上記ホストコンピ
   ュータからの読み書きおよび上記プロセッサからの読み
   書きが可能なデータ保持手段と、を備えたことを特徴と
   する計算機システム。