JPH05265753A - 拡張中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 レジスタ切換時間が速いレジスタ・ファイル
構成であり、かつハードウェアの増大を抑え、かつ処理
速度を向上させた拡張ＣＰＵを提供する。 【構成】 基本ＣＰＵ７内にレジスタセット１０を設
け、さらに当該基本ＣＰＵが備わる同一のＩＣ上に上記
レジスタセット１０の格納データを記憶するレジスタフ
ァイル用ＲＡＭ５を設け、又、基本ＣＰＵ７とＲＡＭ５
とを専用バス８にて接続しさらに基本ＣＰＵと外部素子
とを専用バス９にて接続したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置であ
って、基本中央演算処理装置が備わる集積回路装置内に
レジスタファイル用メモリを有する拡張中央演算処理装
置に関する。

【０００２】

【従来の技術】一般に中央演算処理装置(以下ＣＰＵと
称する)で、複数のソフトウェア処理(以下プログラムと
称する)が実行される場合、図１４に示すように、ＣＰ
Ｕ内に備わり各プログラム単位における演算データ、ア
ドレスのポインタ等のデータを格納する汎用レジスタ１
ａのデータ内容は、各プログラム毎に異なる。従って、
これら複数のプログラムを時分割して１つのＣＰＵ１を
用いて処理する際に、あるプログラムから別のプログラ
ムへとプログラムを切り換える場合には、まずＣＰＵ内
汎用レジスタ１ａに現在格納されているデータをＣＰＵ
１とは別のチップに設けられる、例えばＲＡＭ（読出書
込可能メモリ）２内の所定領域へ格納(以下、このよう
な動作を退避と称する)し、続いて、次のプログラムに
必要な汎用レジスタ状態に設定するため、必要データが
記憶される上記ＲＡＭ２の他の領域から必要なデータを
汎用レジスタ１ａへ格納(以下、このような動作を復帰
と称する)する。通常は、上記退避、復帰動作はＣＰＵ
１が備えている命令を用いて、ソフトウェア的にＲＡＭ
２とＣＰＵ１との間で行なわれる。

【０００３】例えばプログラムＡからプログラムＢに移
行する場合、ＲＡＭ２内の領域であってプログラムＡに
対応するデータを格納する領域２ａに、ＣＰＵ１のプロ
グラムＡにおいて汎用レジスタ１ａに格納されるデータ
を、ＣＰＵ１に設けられるデータ入出力バスを用いて退
避し、続いてＲＡＭ２内の領域２ｂに格納されているプ
ログラムＢのレジスタ状態を汎用レジスタ１ａに復帰す
る。この際、ＣＰＵ１のアーキテクチャ上で、退避、復
帰の対象となる汎用レジスタ１ａの構成数が多いと退
避、復帰に要する時間(以下、レジスタ切換時間と称す
る)が増大し、ＣＰＵのプログラム処理速度が低下す
る。このレジスタ切換時間を短縮する手法として、レジ
スタ・ファイル方式が知られている。レジスタ・ファイ
ル方式とは、ＣＰＵ自体には汎用レジスタを備えておら
ず、ＣＰＵが備わる同一のＩＣ（集積回路）上にＲＡＭ
(以下、レジスタ・ファイル用ＲＡＭと称する)を配置し
て、該レジスタファイル用ＲＡＭ上にＣＰＵの汎用レジ
スタのセット（以下、レジスタセットと呼ぶ）を、１つ
以上複数を割り当てることで、ＣＰＵが備わるＩＣとは
別個のＩＣにて外付けされたメモリ（以下外部ＲＡＭと
記す）にアクセスする場合に比べて高速にアクセスでき
る同一ＩＣ上のレジスタ・ファイル用ＲＡＭにアクセス
することより、レジスタ切換時間を低減させる手法であ
る。尚、レジスタ・ファイル方式には、以下に示す２つ
の手法がある。

【０００４】一の方式である方式１は、図１５に示すよ
うに、ＣＰＵ３内部に現在のプログラムで使用している
レジスタセットの先頭位置を示すポインタとなるアドレ
スポインタデータを格納するカレント・バンク・ナンバ
ー・レジスタ(以下ＣＢＮＲと記す)４を備え、このＣＢ
ＮＲ４の格納値をベースとして、プログラム中の命令で
指定されたレジスタ・ナンバーをオフセットとして加算
し、加算結果データをアドレスとして出力し、当該アド
レスが示すレジスタ・ファイル用ＲＡＭ５のデータを汎
用レジスタ・データに相当するとして、アクセスする手
法である。ここでＣＰＵ３はデータ・アクセスに際し、
図１６に示すように外部ＲＡＭ、レジスタ・ファイル用
ＲＡＭ５に共通のデータ・バス、アドレス・バスを使用
する。この手法は、ＣＢＮＲ４の内容を書き換えるだけ
で、複数のプログラムに対するレジスタセットの切り換
えが、可能となるため、プログラムの切り換えは高速と
なる。しかし、レジスタファイル用ＲＡＭ５へのアクセ
スの度に、レジスタファイル用ＲＡＭ５に対するアドレ
ス出力、およびデータのリード・ライトが必要となり、
１命令当たりの処理速度は低下する欠点がある。例えば
レジスタファイル用ＲＡＭ５内のＲ０レジスタの格納デ
ータとＲ１レジスタの格納データとを加算し、上記Ｒ０
レジスタに格納する加算命令を実行するためには、表１
に示すように、６マシンサイクル必要である。尚、マシ
ンサイクルとは、ＣＰＵ内動作における各ステージをい
う。

【０００５】

【表１】

【０００６】他方の方式である方式２では、図１７に示
すように、方式１と同様、ＣＰＵ３内部にＣＢＮＲ４を
備えるが、方式１の場合と異なり、ＣＰＵ３はレジスタ
ファイル用ＲＡＭ５、外部ＲＡＭ等に対して、それぞれ
独立したアクセス用のアドレス、データ・バス等を備え
る。これにより、演算結果の格納等のマシンサイクルを
並列処理、いわゆるパイプライン処理を行うことが可能
となり、表２に示すように上記加算命令は５マシンサイ
クルで実行可能となる。

【０００７】

【表２】

【０００８】さらに、レジスタファイル用ＲＡＭ５の形
態として、２つのアドレスを同時にアクセス可能なデュ
アル・ポート・ＲＡＭを採用することで、表２に示すマ
シンサイクルの２、３に相当する２つのリード・サイク
ルを並列に処理でき、又、トリプル・ポートＲＡＭを採
用すれば、表２に示すマシンサイクル５のライト・サイ
クルも並列処理が可能となり、結果として１マシンサイ
クルで命令を実行することが可能となり、上記方式１に
比べて命令の高速実行が実現される。

【０００９】

【発明が解決しようとする課題】しかしながら、上記方
式２の手法では、上記外部ＲＡＭ等とレジスタファイル
用ＲＡＭとにおいてバスを独立して備える必要があり、
バス本数がデュアル・ポートＲＡＭを採用した場合で２
倍、トリプル・ポートＲＡＭを採用した場合には３倍と
なるようにバス本数の増大を招き、加えてデュアル・ポ
ートやトリプル・ポートのＲＡＭは、通常のシングル・
ポートのＲＡＭに比べて回路も複数かつ大きくなるた
め、ハードウェアが増大するという欠点を有する。本発
明は上述したような問題点を解決するためになされたも
ので、レジスタ切換時間が速いレジスタ・ファイル構成
であり、かつハードウェアの増大を抑え、かつ処理速度
を向上させた拡張ＣＰＵを提供することを目的とする。

【００１０】

【課題を解決するための手段とその作用】本発明は、少
なくとも一つのレジスタで構成される、基本ＣＰＵ内レ
ジスタセットを備えた基本ＣＰＵと、上記基本ＣＰＵが
備わる集積回路装置内に備わり、上記基本ＣＰＵ内レジ
スタセットの格納データ量と同じデータ量のレジスタセ
ットを複数備えた拡張レジスタセットを有するレジスタ
ファイル用メモリと、を備えたことを特徴とする。

【００１１】このように構成することで、本拡張ＣＰＵ
は、従来の汎用レジスタ方式のＣＰＵと、レジスタファ
イル方式のＣＰＵとの特徴を合わせ持つ。

【００１２】さらに本発明は、少なくとも一つのレジス
タで構成される、基本ＣＰＵ内レジスタセットを備えた
基本ＣＰＵと、上記基本ＣＰＵが備わる集積回路装置内
に備わり、上記基本ＣＰＵ内レジスタセットの格納デー
タ量と同じデータ量のレジスタセットを複数備えた拡張
レジスタセットを有するレジスタファイル用メモリと、
上記基本ＣＰＵ内レジスタセットにデータを格納すると
きには上記レジスタファイル用メモリの上記拡張レジス
タセットにも当該データを書き込み、データを読み出す
ときには上記基本ＣＰＵ内レジスタセットの格納データ
を読み出し、プログラムの変化により、上記拡張レジス
タセットを構成するレジスタセットを変更する場合には
上記基本ＣＰＵ内レジスタセットから上記レジスタファ
イル用メモリの上記拡張レジスタセットへデータの退避
を行うことなく上記レジスタファイル用メモリの上記拡
張レジスタセットから上記基本ＣＰＵ内レジスタセット
へデータの復帰のみを行うように動作制御を行う、上記
基本ＣＰＵ内の制御手段と、を備えたことを特徴とす
る。

【００１３】このように構成することで、基本ＣＰＵ内
に組み込まれたマイクロプログラム及び制御手段によ
り、基本ＣＰＵ内レジスタセット及びレジスタファイル
用メモリはともに同一データを格納することになる。よ
って、基本ＣＰＵ内レジスタセット内のすべての格納デ
ータの変更を要するいわゆるバンクの変更を要すると
き、基本ＣＰＵ内レジスタセットの格納データを退避す
る必要がなく、新たな格納データをレジスタファイル用
メモリから基本ＣＰＵ内レジスタセットへ復帰する動作
のみを行えばよい。このように基本ＣＰＵ内レジスタセ
ット及びレジスタファイル用メモリは、拡張ＣＰＵにお
けるプログラム処理時間を短縮するように作用する。

【００１４】又、上記基本ＣＰＵに備わり、上記レジス
タファイル用メモリの拡張レジスタセットを構成する一
つのレジスタセットから上記基本ＣＰＵ内レジスタセッ
トへデータの復帰を行う場合に使用され、上記拡張レジ
スタセットにおいてデータを読み出すレジスタセットの
先頭アドレスを示すアドレスポインタデータを格納する
アドレスデータ格納レジスタと、上記基本ＣＰＵと上記
レジスタファイル用メモリとを接続する内部接続専用バ
スと、上記基本ＣＰＵが備わる集積回路装置の外部に設
けられる構成素子と上記基本ＣＰＵとを接続する外部接
続専用バスと、を備え、上記制御手段は、上記拡張レジ
スタセットを構成するレジスタセットを変更するときに
は上記アドレスデータ格納レジスタのアドレスポインタ
データを書き換え、書き換えられたアドレスポインタデ
ータに基づき指定される上記レジスタファイル用メモリ
上のレジスタセットから上記基本中央演算処理装置内レ
ジスタセットへデータの復帰動作のみを行うようにする
こともできる。

【００１５】このように構成したときには、基本ＣＰＵ
内に構成されるマイクロプログラム及び制御手段によ
り、基本ＣＰＵ内レジスタセット内のレジスタにデータ
を格納するときには、例えばＲＡＭにて構成されるレジ
スタファイル用メモリにも当該データが書き込まれる。
又、プログラムの進行により基本ＣＰＵ内レジスタセッ
トの格納データを変更するいわゆるバンクを変更する場
合には、アドレスデータ格納レジスタに格納されるアド
レスポインタデータを変更し、当該データにて指定され
る上記レジスタファイル用メモリの領域より記憶データ
を読み出し、上記基本ＣＰＵ内レジスタセットへ格納す
る。このように、基本ＣＰＵ内レジスタセットへデータ
を格納する際には上記レジスタファイル用メモリにも同
一データが書き込まれているので、基本ＣＰＵ内レジス
タセットの格納データを変更する場合、基本ＣＰＵ内レ
ジスタセットの格納データを退避させる必要はなくデー
タの復帰のみで済む。よって、本拡張ＣＰＵは退避時間
を省略でき処理速度の向上に作用する。

【００１６】さらに、内部接続専用バス及び外部接続専
用バスは、基本ＣＰＵと上記レジスタファイル用メモリ
との情報交換及び上記基本ＣＰＵと外部構成素子との情
報交換を独立して行うことを可能とし、演算実行に際し
基本ＣＰＵが他の構成素子とアクセス中であることで演
算が中断することがないように作用し、処理速度の向上
に作用する。

【００１７】さらに、上述したように基本ＣＰＵと上記
レジスタファイル用メモリとのアクセスは、データの書
き込み及び読み出しであり、これらは同時に行われるこ
とがないので、上記レジスタファイル用メモリはシング
ルポートタイプのもので十分である。よって、シングル
ポートメモリで構成可能であることは、バス本数の増加
を防ぎ、又、デュアルポートあるいはトリプルポートの
メモリを使用したときのように複雑な回路構成となるこ
ともなく、ハードウエアの増大を防ぐように作用する。

【００１８】さらに、本発明は、レジスタファイル用メ
モリとアクセス可能なローカルレジスタ領域と上記レジ
スタファイル用メモリとアクセス不能のグローバルレジ
スタ領域とを有するグローバル・ローカルレジスタセッ
トを備えた基本ＣＰＵと、上記基本ＣＰＵが備わる集積
回路装置内に備わり、上記ローカルレジスタセットの格
納データ量と同じデータ量のレジスタセットを複数備え
た拡張レジスタセットを有するレジスタファイル用メモ
リと、上記基本ＣＰＵに備わり、上記レジスタファイル
用メモリの拡張レジスタセットを構成する一つのレジス
タセットから上記ローカルレジスタセットへデータの復
帰を行う場合に使用され、上記拡張レジスタセットにお
いてデータを読み出すレジスタセットの先頭アドレスを
示すアドレスポインタデータを格納するアドレスデータ
格納レジスタと、上記基本ＣＰＵと上記レジスタファイ
ル用メモリとを接続する内部接続専用バスと、上記基本
ＣＰＵが備わる集積回路装置の外部に設けられる構成素
子と上記基本ＣＰＵとを接続する外部接続専用バスと、
上記グローバルレジスタ領域の格納データを使用し演算
を実行するとき上記グローバルレジスタ領域に対してデ
ータの読み書きを行い、上記ローカルレジスタ領域の格
納データを使用し演算を実行するときであって上記ロー
カルレジスタ領域に対してデータの書き込みを行うとき
には当該データを上記レジスタファイル用メモリのレジ
スタセットにも書き込み、データを読み出すときには上
記ローカルレジスタ領域の格納データを読み出し、一
方、上記拡張レジスタセットを構成するレジスタセット
を変更するときには上記アドレスデータ格納レジスタの
アドレスポインタデータを書き換え書き換えられたアド
レスポインタデータに基づき指定される上記レジスタフ
ァイル用メモリ上のレジスタセットから上記ローカルレ
ジスタ領域へデータの復帰動作のみを行うよう動作制御
を行う、上記基本ＣＰＵ内の制御手段と、を備えたこと
を特徴とする。

【００１９】基本ＣＰＵ内の制御手段の制御により、基
本ＣＰＵ内レジスタセットを構成する一つもしくは複数
のローカルレジスタ領域にデータを格納するときには、
例えばＲＡＭにて構成されるレジスタファイル用メモリ
にも当該データが書き込まれる。又、プログラムの進行
により基本ＣＰＵ内レジスタセットのすべての格納デー
タを変更する、いわゆるバンクを変更する場合には、ア
ドレスデータ格納レジスタに格納されるデータを変更
し、当該データにて指定されるレジスタファイル用メモ
リ上のレジスタセットより記憶データを読み出し、ロー
カルレジスタ領域へ格納する。このように、ローカルレ
ジスタ領域へデータを格納する際には上記レジスタファ
イル用メモリにも同一データが書き込まれているので、
ローカルレジスタ領域の格納データを変更する場合、ロ
ーカルレジスタ領域の格納データを退避させる必要はな
くデータの復帰のみで済む。よって、本拡張ＣＰＵは退
避時間を省略でき処理速度の向上に作用する。

【００２０】さらに、内部接続専用バス及び外部接続専
用バスは、基本ＣＰＵと上記レジスタファイル用メモリ
との情報交換及び上記基本ＣＰＵと外部構成素子との情
報交換を独立して行うことを可能とし、演算実行に際し
基本ＣＰＵが他の構成素子とアクセス中であることで演
算が中断することがないように作用し、処理速度の向上
に作用する。

【００２１】さらに、上述したように基本ＣＰＵと上記
レジスタファイル用メモリとのアクセスは、データの書
き込み及び読み出しであり、これらは同時に行われるこ
とがないので、上記レジスタファイル用メモリはシング
ルポートタイプのもので十分である。よって、シングル
ポートメモリで構成可能であることは、バス本数の増加
を防ぎ、又、デュアルポートあるいはトリプルポートの
メモリを使用したときのように複雑な回路構成となるこ
ともなく、ハードウエアの増大を防ぐように作用する。

【００２２】又、上記の構成ではレジスタセットとして
ローカルレジスタ領域及びグローバルレジスタ領域の二
種類を設けたが、レジスタセットは一種類としレジスタ
ファイル用メモリをＲＡＭ及びＲＯＭにて構成し、以下
のように構成しても良い。本発明は、基本ＣＰＵ内レジ
スタセットを備えた基本ＣＰＵと、上記基本ＣＰＵが備
わる集積回路装置内に備わり、上記基本ＣＰＵ内レジス
タセットとデータの読み書きが可能な第１メモリと、各
実行プログラムにおける共通データを格納し上記基本Ｃ
ＰＵ内レジスタセットに対して読み出し動作専用の第２
メモリとを備え、上記基本ＣＰＵ内レジスタセットの格
納データ量と同じデータ量を有するレジスタセットを複
数備えた拡張レジスタセットを有するレジスタファイル
用メモリと、上記基本ＣＰＵと上記レジスタファイル用
メモリとを接続する内部接続専用バスと、上記基本ＣＰ
Ｕが備わる集積回路装置の外部に設けられる構成素子と
上記基本ＣＰＵとを接続する外部接続専用バスと、上記
基本ＣＰＵ内レジスタセットにデータを格納するときに
は当該データを上記第１メモリにも書き込み、一方上記
レジスタファイル用メモリを構成するレジスタセットを
変更する場合には上記基本ＣＰＵ内レジスタセットから
上記レジスタファイル用メモリの上記第１メモリへデー
タの退避を行うことなく上記レジスタファイル用メモリ
の上記第１及び第２メモリから上記基本ＣＰＵ内レジス
タセットへデータの復帰のみを行うように動作制御を行
う、上記基本ＣＰＵ内の制御手段と、を備えたことを特
徴とする。

【００２３】このように構成することで、基本ＣＰＵ内
レジスタセットのすべての格納データを変更する、バン
クを変更する場合、上述した、基本ＣＰＵ内レジスタセ
ットを区分した場合と同様に、基本ＣＰＵ内レジスタセ
ットの格納データを退避することなくレジスタファイル
用メモリの記憶データの復帰動作のみを行えばよく、処
理速度の向上に作用する。

【００２４】さらに本発明は、一もしくは複数のレジス
タを有するレジスタセットを２組有する集合レジスタセ
ットを備えた、基本ＣＰＵと、上記基本ＣＰＵが備わる
集積回路装置内に備わり、上記集合レジスタセットの格
納データ量と同じデータ量のレジスタセットを複数備え
た拡張レジスタセットを有するレジスタファイル用メモ
リと、上記集合レジスタセットの２組のレジスタセット
と上記拡張レジスタセットとをそれぞれ別個に接続する
専用バスと、上記集合レジスタセットの各レジスタセッ
トへの格納データと同一データを上記拡張レジスタセッ
トにも書き込み上記集合レジスタセットの各レジスタセ
ットのすべての格納データを書き換えるときには上記拡
張レジスタセットより上記各専用バスを介して上記各レ
ジスタセットへそれぞれデータを転送するように、上記
専用バスに備わり上記専用バスにおけるデータ伝送のオ
ンオフ動作を行うスイッチと、上記基本ＣＰＵ内の動作
制御を行う制御手段と、当該基本ＣＰＵが備わる集積回
路装置の外部に設けられる他の素子と上記基本ＣＰＵと
を接続する外部専用バスと、を備えたことを特徴とす
る。

【００２５】このように構成することで制御手段は、集
合レジスタセットを構成する２組のレジスタセットにデ
ータを格納するときには専用バスに備わるスイッチをオ
ン状態とし、上記２組のレジスタセットへデータを格納
するとともに、当該レジスタセットが格納するデータと
同一データを例えばＲＡＭにて構成されるレジスタファ
イル用メモリの拡張レジスタセットにも書き込む。又、
プログラムの進行により上記レジスタセットの格納デー
タのすべてを変更する、いわゆるバンクを変更する場合
には、上記制御手段は上記スイッチをオフ状態とし、上
記レジスタファイル用メモリの拡張レジスタセットより
それぞれの記憶データを上記２組のレジスタセットへそ
れぞれ専用バスを介して転送する。このように、レジス
タセットへデータを格納する際には上記レジスタファイ
ル用メモリにも同一データが書き込まれているので、レ
ジスタセットの格納データを変更する場合、レジスタセ
ットの格納データを退避させる必要はなくデータの復帰
のみで済む。又、上記レジスタセットとレジスタファイ
ル用メモリの各拡張レジスタセットとはそれぞれの専用
バスにて接続されているので上記レジスタファイル用メ
モリから集合レジスタセットを構成する２組の各レジス
タセットへのデータの転送は一度に行うことができる。
よって、本拡張ＣＰＵは退避時間を省略でき処理速度の
向上に作用する。

【００２６】さらに、内部接続専用バス及び外部接続専
用バスは、基本ＣＰＵと上記レジスタファイル用メモリ
との情報交換及び上記基本ＣＰＵと外部構成素子との情
報交換を独立して行うことを可能とし、演算実行に際し
基本ＣＰＵが他の構成素子とアクセス中であることで演
算が中断することがないように作用し、処理速度の向上
に作用する。

【００２７】さらに、上述したように基本ＣＰＵと上記
レジスタファイル用メモリとのアクセスは、データの書
き込み及び読み出しであり、これらは同時に行われるこ
とがないので、上記レジスタファイル用メモリはシング
ルポートタイプのもので十分である。よって、シングル
ポートのメモリで構成可能であることは、バス本数の増
加を防ぎ、又、デュアルポートあるいはトリプルポート
のメモリを使用したときのように複雑な回路構成となる
こともなく、ハードウエアの増大を防ぐように作用す
る。

【００２８】

【実施例】

第１の実施例；本発明の拡張ＣＰＵの一実施例における
構成を図１に示す。基本的な構成としては、上述した図
１７に示すＣＰＵを含むＩＣと同様であり、同じ構成部
分については同じ符号を付している。同一のＩＣ内に基
本ＣＰＵ７とレジスタファイル用ＲＡＭ５を有し、基本
ＣＰＵ７とレジスタファイル用ＲＡＭ５、及び基本ＣＰ
Ｕ７と外部ＲＡＭ等はそれぞれ独立した専用バス８及び
９にて接続される。又、基本ＣＰＵ７は、任意の本数の
レジスタの集合体である基本ＣＰＵ内の汎用レジスタセ
ット（以下、単にレジスタセットと記す。）１０を内部
に１組設けており、上記レジスタファイル用ＲＡＭ５は
レジスタセット１０のデータを記憶する。尚、レジスタ
ファイル用ＲＡＭ５には、従来どおり、上記レジスタセ
ットが複数割り当てられており、以下の説明ではレジス
タファイル用ＲＡＭ５に割り当てられたレジスタセット
を総称して拡張レジスタセットと呼ぶ。又、レジスタセ
ット１０内には、現在実行中のプログラムで使用されて
いるデータ群のレジスタファイル用ＲＡＭ５における拡
張レジスタセットの先頭アドレスを示すアドレスポイン
タデータＲｐを格納するＣＢＮＲ４が含まれる。尚、本
実施例においてレジスタセット１０は、１６本のレジス
タ，Ｒ０レジスタないしＲ１５レジスタから構成されて
いる。又、レジスタセット１０は、トリプル・ポートの
レジスタで構成され、任意の２つのレジスタに対してリ
ード動作を行うと同時に１つのレジスタに対してライト
動作を同時に実行可能である。又、基本ＣＰＵ７とレジ
スタファイル用ＲＡＭ５とが備わる、集積回路を以下、
拡張ＣＰＵ６と呼ぶ。

【００２９】又、基本ＣＰＵ７の処理において、レジス
タセット１０に格納されているデータのリード動作は基
本ＣＰＵ７内部で行なわれ、命令実行によるレジスタセ
ット１０へのデータのライト動作は、レジスタセット１
０の各レジスタ及び当該レジスタに対応するレジスタフ
ァイル用ＲＡＭ５の任意のアドレスの両方についてライ
ト動作を行なう。尚、上述したリード及びライト動作
は、基本ＣＰＵ７内に備わるマイクロプログラム及び制
御部にて実行される。従って、レジスタセット１０が格
納するデータは、レジスタファイル用ＲＡＭ５における
レジスタセット１０の各レジスタに対応するアドレス上
のデータとの一貫性を常に保持している。又、レジスタ
ファイル用ＲＡＭ５は、後述する理由によりシングル・
ポートのＲＡＭで十分機能を果たすことができるので、
シングルポートのＲＡＭを採用している。

【００３０】このように構成される本拡張ＣＰＵのパイ
プライン動作について以下に説明する。例えばＲ５レジ
スタの格納データにＲ７の格納データを加算し、加算結
果データをＲ５レジスタに格納する命令を例に、当該命
令を命令１ないし４として４回繰り返し実行した場合の
マシンサイクルを図２に示す。図２において、横軸方向
における各区間が１マシンサイクルを示しており、例え
ば命令１の場合、１マシンサイクル目では命令のフェッ
チ及びそのデコードが行われる。２マシンサイクル目で
は、基本ＣＰＵ７内のレジスタセット１０がトリプルポ
ートにて構成されているので、上記Ｒ５レジスタ及びＲ
７レジスタの格納データのリード動作及び読み出した上
記データの加算動作が同じマシンサイクルにて実行さ
れ、３マシンサイクル目にてその加算結果データが上記
Ｒ５レジスタ及びレジスタファイル用ＲＡＭ５内のＲ５
レジスタに対応するアドレスに格納される。このように
命令１は３マシンサイクルにて実行される。

【００３１】命令２ないし命令４についても同様に３マ
シンサイクルにて命令が実行されるが、命令１について
１マシンサイクル目の動作が終了した時点で、基本ＣＰ
Ｕ７の命令読込部分は動作が終了し次の命令のフェッチ
が可能であり、よって２マシンサイクル目では命令２に
おける命令のフェッチ、デコード動作を実行する。この
ように、２マシンサイクル目では、命令１の演算動作
と、命令２の命令フェッチ、デコード動作とを同時に実
行することができる。

【００３２】又、同様に、命令１について２マシンサイ
クル目の動作が終了した時点で、基本ＣＰＵ７の演算部
分は動作が終了し次の命令における演算動作が可能であ
り、よって３マシンサイクル目では命令２における演算
動作を実行する。さらに、外部ＲＡＭ等と接続する専用
バス９、及び基本ＣＰＵ７とレジスタファイル用ＲＡＭ
５とを接続する専用バス８を設けたこと、及び基本ＣＰ
Ｕ７内のレジスタセット１０をトリプルポート・タイプ
を採用したことより、３マシンサイクル目では、命令１
の演算結果データのレジスタファイル用ＲＡＭ５への書
き込み、命令２における演算動作、命令３における外部
からの命令のフェッチ、デコード動作を同時に実行する
ことができ、みかけ上、１命令が１マシンサイクルにて
実行されることになる。

【００３３】又、レジスタ・ファイル用ＲＡＭ５へのア
クセスは演算結果データの格納のみであり、即ち、１マ
シンサイクルで上記ＲＡＭ５の所定アドレスへ書き込む
だけなので、従来のようなデュアル、トリプルポート等
の回路が大きいＲＡＭを要せず、シングル・ポートＲＡ
Ｍで充分である。よって、バスの増加や、複雑な回路を
備える必要がないことより、ハードウエアが増加するこ
ともなく、かつ上述のようにパイプライン処理を高速に
実行することができる。

【００３４】次に、レジスタセット１０に格納されるデ
ータを書き換える場合について図３を参照し説明する。
尚、図３には図１に示す基本ＣＰＵ７及びレジスタファ
イル用ＲＡＭ５の関連部分のみを示している。尚、レジ
スタセット１０に格納されるデータを書き換えること
は、以下に説明するようにレジスタファイル用ＲＡＭ５
の拡張レジスタセットの格納データを切り換えることに
なるので、上述した「レジスタセット１０に格納される
データを書き換える」と同様の表現として、レジスタフ
ァイルを切り換える、と表現する場合もある。又、レジ
スタセット１０のすべてのレジスタのデータを書き換え
ることを、バンクを切り換える、と表現する場合もある
（以下の各実施例においても同じ）。尚、バンクとは、
レジスタファイル用ＲＡＭ５内の複数のレジスタセット
の各々を称し、又、レジスタセット番号に対応するもの
としてバンク番号が設定される。レジスタファイルを切
り換えるには、ＣＢＮＲ４に格納されているデータを書
き換えることで行われる。上述したように、レジスタセ
ット１０の各レジスタにデータが格納される場合には、
同時にレジスタファイル用ＲＡＭ５の対応する拡張レジ
スタセットにも同一のデータを書き込んでいることよ
り、レジスタファイルを切り換える場合、従来のように
ＣＰＵ内の汎用レジスタの格納データを退避させる必要
がなく、レジスタファイル用ＲＡＭ５の拡張レジスタセ
ットからレジスタセット１０へのデータの復帰のみを行
えば良い。よって、レジスタ切換時間は上記復帰のみの
時間を要することになる。したがって、従来に比べレジ
スタ切換時間を短くでき、演算処理速度を高速可するこ
とができる。

【００３５】レジスタファイルの切り換えについて具体
的に説明すると、レジスタファイル方式を採用する従来
のＣＰＵにおいて、ＣＰＵ内の汎用レジスタとして例え
ば３２ビット長のレジスタを１６本備え、外部アクセス
用のデータバス容量が１６ビットで、２マシンサイクル
が１バスサイクルの従来のＣＰＵでは、レジスタにおけ
る退避、復帰に要する切り換えには、 １６[レジスタ本数]×(３２[ビット長レジスタ]÷１６
[ビット・バス幅])×２[マシンサイクル]×２[退避、復
帰]＝１２８[マシンサイクル] が必要となる。尚、上記式で、［］内の記載は、単位あ
るいは注釈を示している（以下の式においても同じ）。

【００３６】本発明の拡張ＣＰＵ６において、基本ＣＰ
Ｕ７内のレジスタセット１０の構成は上記ＣＰＵと同一
で全１６本とし、基本ＣＰＵ７とレジスタファイル用Ｒ
ＡＭ５間のアクセス用バスを３２ビットとし、１マシン
サイクルでレジスタファイル用ＲＡＭ５をアクセス可能
とすると、レジスタの切り換えは、 １６[レジスタの本数]×(３２[ビット長レジスタ]÷３
２[ビット・バス幅])×１[マシンサイクル]×１[復帰の
み]＝１６[マシンサイクル] となり、従来の８倍高速となる。

【００３７】以上説明したように本実施例における拡張
ＣＰＵでは、基本ＣＰＵ７内に備わるレジスタセット１
０をトリプルポートで構成し、基本ＣＰＵ７とレジスタ
ファイル用ＲＡＭ５とを専用バス８にて接続したこと
で、演算処理時間、いわゆるマシンサイクルを短縮で
き、さらに、レジスタファイルの切換時には基本ＣＰＵ
７内レジスタセット１０へデータの復帰動作のみを行え
ば良く、さらにＣＰＵ動作時間を短縮することができ
る。又、上述したように外部ＲＡＭ等のアクセス用の外
部バスとレジスタファイル用ＲＡＭアクセス用バスを独
立、分離しているため、処理の並列化で高速のデータ転
送が可能となる。さらに、上述したように、レジスタセ
ットの復帰動作中は、基本ＣＰＵ７の外部ＲＡＭ等との
アクセス用バス９は、未使用であるので、次命令のフェ
ッチ等の動作が可能となり、ＣＰＵの処理の高速化を図
ることができる。

【００３８】以上説明したように、本実施例の拡張ＣＰ
Ｕでは、従来の汎用レジスタ方式のＣＰＵと同様に基本
ＣＰＵ内にレジスタセットとしてレジスタを備え、かつ
当該ＣＰＵと同一チップ上にレジスタファイル用メモリ
をも備えているので、汎用レジスタ方式あるいはレジス
タファイル方式の両方式のＣＰＵとして使用することが
でき汎用性を向上させることができる。

【００３９】第２の実施例；本発明の拡張ＣＰＵの第２
の実施例における構成を図４に示す。基本的な構成とし
ては、上述した図１７に示すＣＰＵを含むＩＣと同様で
あり、同じ構成部分については同じ符号を付している。
又、レジスタファイル用ＲＡＭ５の構成は、以下に説明
する各実施例においても上述した第１の実施例にて説明
した構成と同一であり、同一の符号を付している。拡張
ＣＰＵ１０６内に基本ＣＰＵ１０７とレジスタファイル
用ＲＡＭ５を有し、基本ＣＰＵ１０７とレジスタファイ
ル用ＲＡＭ５、及び基本ＣＰＵ１０７と外部ＲＡＭ等は
それぞれ独立した専用バス１０８及び１０９にて接続さ
れる。又、基本ＣＰＵ１０７は、任意の本数のレジスタ
の集合体であるグローバル・ローカルレジスタセット
（以下、この第２実施例において単にレジスタセットと
記す。）１１０を内部に１組設けており、又、レジスタ
セット１１０内には現在実行中のプログラムで使用され
ている、後述するローカル・レジスタセット１１０ｂの
先頭アドレスを示すアドレスポインタデータを格納する
ＣＢＮＲ４が含まれる。

【００４０】基本ＣＰＵ１０７内のレジスタセット１１
０は、１つあるいは複数のグローバル・レジスタから構
成されるグローバルレジスタセット１１０ａと、１つあ
るいは複数のローカルレジスタから構成されるローカル
レジスタセット１１０ｂとの２つに分類される。例えば
図示するように、レジスタセット１１０を構成するＲ０
レジスタないしＲｍレジスタにてグローバルレジスタセ
ット１１０ａを構成し、（Ｒｍ＋１）ないしＲｎレジス
タにてローカルレジスタセット１１０ｂを構成する。各
グローバルレジスタには、複数のプログラム処理におい
て共通に使用される演算データ、ポインタ等のデータが
格納され、各ローカルレジスタには、複数のプログラム
処理において各プログラム毎に使用されるデータ、ポイ
ンタ等のデータが格納される。尚、レジスタセット１１
０は、トリプル・ポートのレジスタで構成され、任意の
２つのレジスタに対してリード動作を行うと同時に１つ
のレジスタに対してライト動作を同時に実行可能であ
る。

【００４１】また、基本ＣＰＵ１０７の演算処理におい
て、レジスタセット１１０に格納されているデータ、即
ちグローバルレジスタセット１１０ａ及びローカルレジ
スタセット１１０ｂの格納データのリード動作は基本Ｃ
ＰＵ１０７内部で行なわれ、命令実行によるレジスタセ
ット１１０へのデータのライト動作は、グローバルレジ
スタセット１１０ａについては基本ＣＰＵ１０７内のグ
ローバルレジスタセット１１０ａに対してのみ行ない、
ライト動作がローカルレジスタセット１１０ｂに対して
実行される場合は、基本ＣＰＵ１０７内のローカルレジ
スタセット１１０ｂとローカルレジスタセット１１０ｂ
に対応するレジスタファイル用ＲＡＭ５の任意のアドレ
ス上の拡張レジスタセットの両方についてライト動作を
行なう。尚、上述したリード及びライト動作は、基本Ｃ
ＰＵ１０７内に備わり、通常の命令処理を制御するマイ
クロプログラム及び制御部によって制御される。従っ
て、ローカルレジスタセット１１０ｂのデータは、レジ
スタファイル用ＲＡＭ５におけるローカルレジスタセッ
ト１１０ｂに相当するアドレス上の拡張レジスタセット
の格納データと一貫性を常に保持している。

【００４２】このようにレジスタセット１１０を２つに
区分した理由は、各プログラムに共通するデータについ
て、レジスタファイル用ＲＡＭ５への書込み及びレジス
タファイル用ＲＡＭ５からの読出しは、動作が重複し不
要に動作時間を浪費することになるので、本実施例では
レジスタセット１１０を半分に分割し、レジスタファイ
ル用ＲＡＭ５とアクセスするのは、各実行プログラムに
おいて異なるデータを格納するローカルレジスタセット
１１０ｂのみとし、レジスタ切換時間の短縮を図るため
である。又、レジスタファイル用ＲＡＭ５は、後述する
理由によりシングル・ポートのＲＡＭで十分機能を果た
すことができるので、シングルポートのＲＡＭを採用し
ている。

【００４３】このように構成される本拡張ＣＰＵのパイ
プライン動作について以下に説明する。例えばローカル
レジスタであるＲ５レジスタの格納データにローカルレ
ジスタであるＲ７の格納データを加算し、加算結果デー
タをローカルレジスタであるＲ５レジスタに格納する命
令を例に、当該命令を命令１ないし４として４回繰り返
し実行した場合のマシンサイクルを図２に示す。

【００４４】図２において、横軸方向における各区間が
１マシンサイクルを示しており、例えば命令１の場合、
１マシンサイクル目では命令のフェッチ及びそのデコー
ドが行われる。２マシンサイクル目では、基本ＣＰＵ１
０７内のレジスタセット１１０がトリプルポートにて構
成されているので、上記Ｒ５レジスタ及びＲ７レジスタ
の格納データのリード動作及び読み出した上記データの
加算動作が同じマシンサイクルにて実行され、３マシン
サイクル目にてその加算結果データが上記Ｒ５レジスタ
及びレジスタファイル用ＲＡＭ５内のＲ５レジスタに対
応するアドレスに格納される。このように命令１は３マ
シンサイクルにて実行される。

【００４５】命令２ないし命令４についても同様に３マ
シンサイクルにて命令が実行されるが、命令１について
１マシンサイクル目の動作が終了した時点で、基本ＣＰ
Ｕ１０７の命令読込部分は動作が終了し次の命令のフェ
ッチが可能であり、よって２マシンサイクル目では命令
２における命令のフェッチ、デコード動作を実行する。
このように、２マシンサイクル目では、命令１の演算動
作と、命令２の命令フェッチ、デコード動作とを同時に
実行することができる。

【００４６】又、同様に、命令１について２マシンサイ
クル目の動作が終了した時点で、基本ＣＰＵ１０７の演
算部分は動作が終了し次の命令における演算動作が可能
であり、よって３マシンサイクル目では命令２における
演算動作を実行する。さらに、外部ＲＡＭ等と接続する
専用バス１０９、及び基本ＣＰＵ１０７とレジスタファ
イル用ＲＡＭ５とを接続する専用バス１０８を設けたこ
と、及び基本ＣＰＵ１０７内のレジスタセット１１０を
トリプルポート・タイプを採用したことより、３マシン
サイクル目では、命令１の演算結果データのレジスタフ
ァイル用ＲＡＭ５への書き込み、命令２における演算動
作、命令３における外部からの命令のフェッチ、デコー
ド動作を同時に実行することができ、みかけ上、１命令
が１マシンサイクルにて実行されることになる。

【００４７】又、レジスタファイル用ＲＡＭ５へのアク
セスは演算結果データの格納のみであり、即ち、１マシ
ンサイクルで上記ＲＡＭ５の所定アドレスへ書き込むだ
けなので、従来のようなデュアル、トリプルポート等の
回路が大きいＲＡＭを要せず、シングル・ポートＲＡＭ
で充分である。よって、バスの増加や、複雑な回路を備
える必要がないことより、ハードウエアが増加すること
もなく、かつ上述のようにパイプライン処理を高速に実
行することができる。

【００４８】次の演算例として、グローバルレジスタセ
ット１１０ａに含まれるＲ０レジスタの格納データにロ
ーカルレジスタセット１１０ｂに含まれるＲ７レジスタ
の格納データを加算し、加算結果データをグローバルレ
ジスタセット１１０ａのＲ０レジスタに格納する場合を
考える。この場合のマシンサイクルを図５に示す。本例
の場合も上述した例と同様に各命令が３マシンサイクル
にて実行されるが、上述した例と異なる点は加算結果デ
ータはグローバルレジスタに格納されることより、基本
ＣＰＵ１０７がレジスタファイル用ＲＡＭ５へアクセス
することはない。レジスタセット１１０としてトリプル
ポートタイプを採用しているので、本拡張ＣＰＵは、３
マシンサイクル目において、命令１におけるＲ０レジス
タへの演算結果データの格納と、命令２における演算動
作と、命令３における命令のフェッチ、デコードとが同
時に行え、例えば３マシンサイクル目にて命令１ないし
命令３が同時に実行可能であり、見掛け上、１命令が１
マシンサイクルにて実行される。

【００４９】次に、レジスタファイルを切り換える場合
について図６を参照し説明する。尚、図６には図４に示
す基本ＣＰＵ１０７及びレジスタファイル用ＲＡＭ５の
関連部分のみを示している。レジスタファイルを切り換
えるには、ＣＢＮＲ４に格納されているデータを書き換
えることで行われる。上述したように、ローカルレジス
タセット１１０ｂの各レジスタにデータが格納される場
合には、同時にレジスタファイル用ＲＡＭ５の拡張レジ
スタセットにも同一のデータを書き込んでいることよ
り、レジスタファイルを切り換える場合、従来のように
ＣＰＵ内の汎用レジスタの格納データを退避させる必要
がなく、レジスタファイル用ＲＡＭ５の拡張レジスタセ
ットからローカルレジスタセット１１０ｂへのデータの
復帰のみを行えば良い。よって、レジスタ切換時間は上
記復帰のみの時間を要することになる。したがって、従
来に比べレジスタ切換時間を短くでき、演算処理速度を
高速化することができる。尚、グローバルレジスタセッ
ト１１０ａに格納されるデータについては、上述したよ
うに基本ＣＰＵ１０７内で読み書きされるので、レジス
タファイルの切り換え動作には関係しない。

【００５０】レジスタファイルの切り換えについて具体
的に説明すると、レジスタファイル方式を採用する従来
のＣＰＵにおいて、ＣＰＵ内の汎用レジスタとして例え
ば３２ビット長のレジスタを１６本備え、外部アクセス
用のデータバス容量が１６ビットで、２マシンサイクル
が１バスサイクルの従来のＣＰＵでは、レジスタにおけ
る退避、復帰に要する切り換えには、 １６[レジスタ本数]×(３２[ビット長レジスタ]÷１６
[ビット・バス幅])×２[マシンサイクル]×２[退避、復
帰]＝１２８[マシンサイクル] が必要となる。尚、上記式で、［］内の記載は、単位あ
るいは注釈を示している（以下の式においても同じ）。

【００５１】本実施例における基本ＣＰＵ１０７におい
て、基本ＣＰＵ１０７内のレジスタセット１１０の構成
は上記ＣＰＵと同一で全１６本とし、その内グローバル
レジスタ８本、ローカルレジスタ８本とし、基本ＣＰＵ
１０７とレジスタファイル用ＲＡＭ５間のアクセス用バ
スを３２ビットとし、１マシンサイクルでレジスタファ
イル用ＲＡＭ５をアクセス可能とすると、レジスタセッ
ト１１０の切り換えは、 ８[ローカルレジスタの本数]×(３２[ビット長レジス
タ]÷３２[ビット・バス幅])×１[マシンサイクル]×１
[復帰のみ]＝８[マシンサイクル］ となり、従来の１６倍高速となる。

【００５２】以上説明したように本実施例における拡張
ＣＰＵでは、基本ＣＰＵ１０７内に備わるレジスタセッ
ト１１０をトリプルポートで構成し、基本ＣＰＵ１０７
とレジスタファイル用ＲＡＭ５とを専用バス１０８にて
接続したことで、演算処理時間、いわゆるマシンサイク
ルを短縮でき、さらに、レジスタファイルの切換時には
基本ＣＰＵ１０７内レジスタセット１１０へデータの復
帰動作のみを行えば良く、さらにＣＰＵ動作時間を短縮
することができる。さらに、本実施例では、レジスタセ
ット１１０を半分に分割し、レジスタファイル用ＲＡＭ
５とアクセスするのはローカルレジスタ１１０ｂのみと
したので、さらにレジスタ切換時間の短縮を図ってい
る。又、上述したように外部ＲＡＭ等のアクセス用の外
部バスとレジスタファイル用ＲＡＭアクセス用バスを独
立、分離しているため、処理の並列化で高速のデータ転
送が可能となる。さらに、上述したように、ローカルレ
ジスタの復帰動作中は、基本ＣＰＵ１０７の外部ＲＡＭ
等とのアクセス用バス１０９は、未使用であるので、次
命令のフェッチ等の動作が可能となり、ＣＰＵの処理の
高速化を図ることができる。

【００５３】第３の実施例；本実施例におけるＣＰＵの
構成を図７に示す。尚、図４と同じ構成部分については
同じ符号を付し、その説明を省略する。本実施例では、
基本ＣＰＵ１１２内に設けられる基本ＣＰＵ内レジスタ
セット（以下、この第３実施例において単にレジスタセ
ットと記す。）１１１は、上記第２の実施例のようにグ
ローバル及びローカルの２つの領域には区分されておら
ず、又、レジスタセット１１１にはＣＢＮＲ４を設けて
いる。又、基本ＣＰＵ１１２とバス１０８を介して接続
されるレジスタファイル用メモリ１１５は、ＲＡＭにて
構成されるレジスタファイル用ＲＡＭ１１５ａと、ＲＯ
Ｍ（読出専用メモリ）にて構成されるレジスタファイル
用ＲＯＭ１１５ｂとから構成される。

【００５４】レジスタファイル用メモリ１１５のアドレ
スのマッピングとしては、図８に示すように、１組のレ
ジスタセット１１１に対して、１本もしくは複数本のレ
ジスタをＲＯＭとＲＡＭの連続したアドレス領域に割り
付ける。即ち、図８に示すように、ＣＢＮＲ４が格納す
る値Ｒｐに対してレジスタファイル用メモリ１１５のア
ドレス（Ｒp＋０）ないし（Ｒp＋m）をレジスタファイ
ル用ＲＯＭ１１５ｂに、アドレス（Ｒp＋m＋１）ないし
（Ｒp＋n）までをレジスタファイル用ＲＡＭ１１５ａに
割り付ける。尚、レジスタファイル用ＲＡＭ１１５ａ，
レジスタファイル用ＲＯＭ１１５ｂは、上述したレジス
タファイル用ＲＡＭ５における各レジスタセットに相当
するものである。又、レジスタファイル用ＲＡＭ１１５
ａ，レジスタファイル用ＲＯＭ１１５ｂ，複数設けるよ
うにしてもよい。

【００５５】又、上述した第２の実施例と同様に、基本
ＣＰＵ１１２内のレジスタセット１１１はトリプル・ポ
ートのレジスタで構成され、任意の２つのレジスタのリ
ード動作を１つのレジスタのライト動作の実行が同時に
可能であり、又、レジスタファイル用ＲＯＭ１１５ｂお
よびレジスタファイル用ＲＡＭ１１５ａは、上記第２の
実施例にて説明した理由と同じ理由によりシングル・ポ
ートのものを採用する。

【００５６】又、基本ＣＰＵ１１２の処理において、レ
ジスタファイル用ＲＡＭ１１５ａに対応する（Ｒm＋
１）ないしＲnレジスタのリードの動作は基本ＣＰＵ１
１２内部で行なわれ、一方、命令実行による上記（Ｒｍ
＋１）ないしＲｎレジスタについてデータライト動作
は、上記（Ｒｍ＋１）ないしＲｎレジスタと、（Ｒｍ＋
１）ないしＲｎレジスタに対応するレジスタファイル用
ＲＡＭ１１５ａ内の任意のアドレスの両方について、ラ
イト動作を行なう。従って、（Ｒｍ＋１）ないしＲｎレ
ジスタに格納されるデータは、レジスタファイル用ＲＡ
Ｍ１１５ａ内の対応するアドレス上のデータと一貫性を
常に保持している。

【００５７】レジスタファイル用ＲＯＭ１１５ｂに対応
するＲ０ないしＲｍレジスタのリード動作は基本ＣＰＵ
１１２内部で行なわれ、命令実行によるＲ０ないしＲｍ
レジスタのデータライト動作は上記Ｒ０ないしＲｍレジ
スタのみに対してライト動作を行なう。よって、Ｒ０な
いしＲｍレジスタに格納されるデータは、レジスタファ
イル用ＲＯＭ１１５ｂ内の対応するアドレス上のデータ
とライト動作の発生時には異なる可能性がある。

【００５８】このように構成される本実施例の拡張ＣＰ
Ｕのパイプライン動作について以下に説明する。例とし
て、レジスタファイル用ＲＡＭ１１５ａ内のアドレスに
相当するＲ７レジスタの格納データに、レジスタファイ
ル用ＲＯＭ１１５ｂ内のアドレスに相当するＲ０レジス
タの格納データを加算し、加算結果データをＲ７レジス
タに格納する命令を考える。当該命令を命令１ないし４
とし、これらの命令を４回繰り返した場合のマシンサイ
クルを図９に示す。動作説明は、上記第２の実施例にお
いて図２を参照した場合と同様であり略説するが、本実
施例の拡張ＣＰＵにおいても、上述したように基本ＣＰ
Ｕ１１２とレジスタファイル用メモリ１１５とを専用バ
ス１０８にて接続し、基本ＣＰＵ１１２と外部ＲＡＭ等
とはバス１０９にて接続し、基本ＣＰＵ内のレジスタセ
ット１１１はトリプルポートタイプを採用していること
より、上記第２の実施例の場合と同様に、各命令は３マ
シンサイクルにて実行され、例えば命令１について、３
マシンサイクル目において加算結果データはＲ７レジス
タ及びレジスタファイル用ＲＡＭ１１５ａ内の対応する
アドレス部分の両方に書き込まれる。よって、本実施例
の拡張ＣＰＵにおいても、図９の例えば３マシンサイク
ル目に示すように、見掛け上１命令が１マシンサイクル
にて実行される。

【００５９】第２の実施例の場合と同様に、レジスタフ
ァイル用ＲＡＭ１１５ａはシングルポートのもので十分
であり、又、レジスタファイル用ＲＡＭ１１５ａに対し
て、常に基本ＣＰＵ１１２のレジスタの状態と同じデー
タが記憶されており、バンク切換時にはレジスタセット
１１１の格納データの退避の必要がなく、復帰のみで済
むことより、レジスタ切換時間は上記復帰のレジスタ切
換時間のみとなり高速動作可能となる。又、本実施例に
よる拡張ＣＰＵでは、各プログラム処理で使用される定
数データは、レジスタファイル用ＲＯＭ１１５ｂ中に保
持されており、レジスタファイル切換時において、ＣＢ
ＮＲ４の格納データＲpを変更するだけで上記ＲＯＭ１
１５ｂから上記定数データを読み出すことができ、レジ
スタ切換時において復帰の処理のみを行えば良い。特
に、レジスタファイル用ＲＯＭ１１５ｂに対応するＣＰ
Ｕ内のＲ０ないしＲｍレジスタに格納されるデータにつ
いては、レジスタ切換時においてもレジスタファイル用
ＲＯＭ１１５ｂへ退避されないので、各プログラム処理
で退避の必要のないデータをここに格納するように設定
すれば無駄なデータ退避を省略できる。

【００６０】又、上記第２の実施例にて説明したような
グローバルレジスタ１１０ａに上記定数データを格納す
る場合に比べ、本実施例ではＲ０ないしＲｍレジスタの
格納データがプログラムの実行に伴い変化した場合であ
っても、上記レジスタファイル用ＲＯＭ１１５ｂよりデ
ータを復帰することで当初の格納データに容易に再設定
することができ、プログラム作成上上記定数データの変
化を考慮する必要がなくなり、プログラム作成における
自由度が向上するという利点を有する。

【００６１】尚、第２の実施例にて説明した例と同じ例
において、本実施例の拡張ＣＰＵにおける動作速度をマ
シンサイクル数で示すと、第２の実施例ではレジスタフ
ァイル用メモリより復帰するレジスタ数はローカルレジ
スタ分の８本であったが、本実施例の拡張ＣＰＵではレ
ジスタファイル用ＲＯＭ及びレジスタファイル用ＲＡＭ
のそれぞれよりデータを復帰させるので、復帰させるレ
ジスタ数は１６本になる。よって本実施例の拡張ＣＰＵ
の動作に関するマシンサイクル数は、第２の実施例に比
べ８マシンサイクル増え、計１６マシンサイクルとなる
が、従来のＣＰＵによる１２８マシンサイクルに比べれ
ば本実施例の拡張ＣＰＵは格段に高速処理可能である。

【００６２】第４の実施例；本実施例は、図１０に示す
ように、上記第３の実施例の構成部分の一部を変化させ
たものであり、図７に示す構成部分と同じ構成部分につ
いては同じ符号を付し、その説明を省略する。本実施例
における拡張ＣＰＵ１１６では、現在実行中のプログラ
ムで使用されているレジスタファイル用ＲＡＭ１１５ａ
のレジスタセットの先頭アドレスを示すアドレスポイン
タデータＲｐを格納するＣＢＮＲ４の他に、レジスタフ
ァイル用ＲＯＭ１１５ｂのレジスタセットの先頭アドレ
スを示すアドレスポインタデータＲｐ’を格納するＣＢ
ＮＲ１１３を設けている。尚、ＣＢＮＲ４及び１１３
は、上記各実施例の場合と同様に、レジスタセット１１
４内に含めることができる。

【００６３】レジスタファイル用メモリ１１５のアドレ
スのマッピングとしては、図１１に示すように、ＣＢＮ
Ｒ１１３の格納データＲp'を基準とする（Ｒp'＋０）な
いし（Ｒp'＋m）のアドレス領域をレジスタファイル用
ＲＯＭ１１５ｂとし、この領域に基本ＣＰＵ１１２内の
Ｒ０ないしＲｍレジスタを割り付け、ＣＢＮＲ４の格納
データＲpを基準とする（Ｒp＋０）ないし（Ｒp＋(n−
m)）のアドレス領域をレジスタファイル用ＲＡＭ１１５
ａとし、この領域に基本ＣＰＵ１１２内の（Ｒｍ＋１）
ないしＲnレジスタを割り付ける。又、その他の構成は
上記第３の実施例と同一であるので、説明を省略する。

【００６４】このように構成される本実施例の拡張ＣＰ
Ｕにおける動作は基本的に上記第３の実施例の拡張ＣＰ
Ｕと同様であり、レジスタファイルメモリの切換時間の
高速化や、各プログラムに共通するデータをレジスタフ
ァイル用ＲＯＭ１１５ｂに書き込むことによる無駄なデ
ータの退避の省略による動作時間の高速化の効果を奏す
ることについても同様であるので、その説明を省略す
る。

【００６５】特に本実施例の拡張ＣＰＵでは、さらに以
下のような効果を奏する。即ち、第３の実施例の拡張Ｃ
ＰＵでは、レジスタファイル用メモリのアドレスを指定
するＣＢＮＲ４が基本ＣＰＵ１１２には一つしが備わっ
ていないため、レジスタファイル用メモリには常にレジ
スタファイル用ＲＯＭとレジスタファイル用ＲＡＭとが
対となって、これらが一組あるいは複数組設けられる。
よって、例えば複数のプログラムにおいてレジスタファ
イル用ＲＯＭ１１５ｂの記憶データが同じである場合で
も上記ＲＯＭ１１５ｂが複数設けられる。一方、本実施
例の拡張ＣＰＵ１１６では、レジスタファイル用ＲＡＭ
１１５ａのアドレスを指定するポインタデータを格納す
るＣＢＮＲ４と、レジスタファイル用ＲＯＭ１１５ｂの
アドレスを指定するポインタデータを格納するＣＢＮＲ
１１３とを設けているので、上記のような場合、各プロ
グラムに共通する共通データは一つのレジスタファイル
用ＲＯＭ１１５ｂに記憶しておき、プログラムが変化し
共通データが必要な場合にはＣＢＮＲ１１３のポインタ
データにより上記ＲＯＭ１１５ｂのアドレスを指定する
ことで上記共通データを基本ＣＰＵ１１２内のレジスタ
セットに復帰することができる。

【００６６】このように、レジスタファイル用メモリ１
１５において、上記レジスタファイル用ＲＯＭ１１５ｂ
に要するメモリ容量を小さくすることができるという効
果を奏するとともに、上記レジスタファイル用ＲＡＭ１
１５ａ及びレジスタファイル用ＲＯＭ１１５ｂのマッピ
ングの自由度を向上させることができる。

【００６７】以上説明したように、各実施例における拡
張ＣＰＵは、従来の汎用レジスタ方式のＣＰＵと同様に
ＣＰＵ内にレジスタセットとしてレジスタを備え、かつ
当該ＣＰＵと同一チップ上にレジスタファイル用メモリ
をも備えているので、汎用レジスタ方式あるいはレジス
タファイル方式の両方式のＣＰＵとして使用することが
でき汎用性を向上させることができる。

【００６８】第５の実施例；第５の実施例における構成
の一例を図１２に示す。基本的な構成としては、上述し
た図１７に示すＣＰＵを含むＩＣと同様であり、同じ構
成部分については同じ符号を付している。本実施例の拡
張ＣＰＵでは、拡張ＣＰＵ２０６内に基本ＣＰＵ２０７
とレジスタファイル用ＲＡＭ５とを有し、基本ＣＰＵ２
０７とレジスタファイル用ＲＡＭ５、及び基本ＣＰＵ２
０７と外部ＲＡＭ等はそれぞれ独立した専用バスにて接
続される。即ち、基本ＣＰＵ２０７とレジスタファイル
用ＲＡＭ５とはコントロールバス２１１、アドレスバス
２１２及びデータバス２１３ａ，２１３ｂにて接続さ
れ、拡張ＣＰＵ２０６とは別個に設けられる外部構成部
分（不図示）と基本ＣＰＵ２０７とはコントロールバス
２２１、アドレスバス２２２、データバス２２３にて接
続される。

【００６９】又、基本ＣＰＵ２０７内には、例えば１６
本のレジスタから構成される一組の集合レジスタセット
２４１、上記ＣＢＮＲ４、演算を実行する実行ユニット
２４２、基本ＣＰＵ２０７内の構成部分の動作を制御す
る制御部２４３が設けられる。尚、集合レジスタセット
２４１は、それぞれ８本のレジスタにて２つのレジスタ
セット２４１ａ及び２４１ｂに分けられる。レジスタフ
ァイル用ＲＡＭ５に接続されるデータバス２１３ａは、
実行ユニット２４２及びレジスタセット２４１ａに直接
接続され、一方データバス２１３ｂはレジスタセット２
４１ｂに直接接続されるほか、制御部２４３が送出する
制御信号にてオン、オフ動作を行うスイッチ２４５を介
してレジスタセット２４１ａ及びデータバス２１３ａに
接続される。

【００７０】スイッチ２４５は、実行ユニット２４２か
らレジスタセット２４１ａ及び２４１ｂにデータが格納
される場合には、制御部２４３が送出する制御信号によ
りオン状態となる。よって、実行ユニット２４２は、デ
ータバス２１３ａを介してレジスタセット２４１ａ及び
レジスタファイル用ＲＡＭ５と接続状態となり、又、デ
ータバス２１３ａ，２１３ｂ、スイッチ２４５を介して
レジスタファイル用ＲＡＭ５と接続状態となる。一方、
基本ＣＰＵ２０７が実行中のプログラムの進行により集
合レジスタセット２４１の格納データを書き換える必要
が生じた場合、スイッチ２４５は制御部２４３が送出す
る制御信号によりオフ状態となり、レジスタファイル用
ＲＡＭ５はレジスタセット２４１ａ及び２４１ｂと接続
状態となる。

【００７１】又、実行ユニット２４２とレジスタセット
２４１ａ、２４１ｂとは、それぞれバス２４６及び２４
７にて接続され、又、制御部２４３はＣＢＮＲ４、集合
レジスタセット２４１及び実行ユニット２４２に対して
それぞれ制御信号を送出する。又、レジスタファイル用
ＲＡＭ５は、後述する理由によりシングルポートのＲＡ
Ｍで十分機能を果たすことができるので、シングルポー
トのＲＡＭを採用している。又、上述した各バス２１３
ａ，２１３ｂ，２４６，２４７、レジスタセット２４１
ａ，２４１ｂのバス幅はそれぞれ３２ビットとする。

【００７２】このように構成される拡張ＣＰＵの動作を
以下に説明する。又、基本ＣＰＵ２０７の処理におい
て、集合レジスタセット２４１に格納されているデータ
のリード動作は基本ＣＰＵ２０７内部においてバス２４
６，２４７を介して行なわれ、命令実行による集合レジ
スタセット２４１へのデータのライト動作は、制御部２
４３が送出する制御信号にてスイッチ２４５をオン状態
とすることで、データバス２１３ａを介してレジスタセ
ット２４１ａ、スイッチ２４５を介してレジスタセット
２４１ｂに対してそれぞれ行われるとともに、データバ
ス２１３ａ及び２１３ｂを介してレジスタファイル用Ｒ
ＡＭ５内においてレジスタセット２４１ａ，２４１ｂに
それぞれ相当するアドレス部分の拡張レジスタセットに
対してそれぞれ行われる。従って、集合レジスタセット
２４１の格納データは、レジスタファイル用ＲＡＭ５に
おける集合レジスタセット２４１の相当するアドレス上
の拡張レジスタセットのデータとの一貫性を常に保持し
ている。尚、上述したリード及びライト動作は、基本Ｃ
ＰＵ２０７内の制御部２４３が送出する制御信号によっ
て制御される。

【００７３】次に、集合レジスタセット２４１の格納デ
ータを切り換える場合について説明する。集合レジスタ
セット２４１の格納データを切り換えるには、ＣＢＮＲ
４に格納されているデータを書き換えることで行われ
る。上述したように、集合レジスタセット２４１の各レ
ジスタセットにデータが格納される場合には、同時にレ
ジスタファイル用ＲＡＭ５の拡張レジスタセットにも同
一のデータを書き込んでいることより、集合レジスタセ
ット２４１の格納データを切り換える場合、従来のよう
にＣＰＵ内の汎用レジスタの格納データを退避させる必
要がなく、レジスタファイル用ＲＡＭ５の拡張レジスタ
セットから集合レジスタセット２４１へのデータの復帰
のみを行えば良い。

【００７４】上記復帰を行う場合には、制御部２４３が
送出する制御信号によりスイッチ２４５をオフ状態とす
ることでデータバス２１３ａ及び２１３ｂは独立した状
態となり、レジスタファイル用ＲＡＭ５より読み出され
たデータは、データバス２１３ａを介してレジスタセッ
ト２４１ａに、データバス２１３ｂを介してレジスタセ
ット２４１ｂにそれぞれ転送される。即ち、上述したよ
にデータバス２１３ａ，２１３ｂはそれぞれ３２ビット
幅にて構成しているので、６４ビット分のデータがレジ
スタファイル用ＲＡＭ５から集合レジスタセット２４１
へ一度に送出され、本実施例ではレジスタセット２４１
ａ及び２４１ｂを構成するレジスタ数は８本であるの
で、８サイクルで上記転送が終了する。

【００７５】データバス２１３ａ及び２１３ｂのクロッ
クレートが外部構成部分へ接続されるデータバス２２３
のクロックレートの２倍で、上記データバス２２３のビ
ット幅が１６ビットであるとした場合、集合レジスタセ
ット２４１を構成する計１６本の３２ビットレジスタへ
格納されるデータをデータバス２２３を介して上記外部
構成部分、例えばＲＡＭ等から転送ときのサイクル数
は、以下の式に示すように６４サイクルとなる。 １６（レジスタ数）×３２（レジスタのビット幅）÷１
６（バス幅）×２（クロックレート）＝６１サイクル 尚、（）内の記載は数字の注釈を示す。尚、実際には、
集合レジスタセット２４１の格納データの上記外部ＲＡ
Ｍへの退避時間も要することから、上記外部ＲＡＭとの
アクセスによるレジスタ格納データの切り換えには、１
２８（＝６４×２）サイクルを要する。

【００７６】一方、本実施例による拡張ＣＰＵ２０６で
は以下の式に示すように上記サイクル数は８サイクルと
なる。 １６（レジスタ数）×３２（レジスタのビット幅）÷６
４（バス幅）＝８サイクル 尚、（）内の記載は数字の注釈を示す。このように本拡
張ＣＰＵ２０６によれば従来のＣＰＵに比べ１６倍高速
に集合レジスタセットの格納データの切り換えを行うこ
とができ、演算処理速度を高速化することができる。

【００７７】次に、拡張ＣＰＵ２０６のパイプライン動
作について以下に説明する。尚、集合レジスタセット２
４１は、トリプルポート・タイプにて構成されていると
する。集合レジスタセット２４１を構成するＲ０ないし
Ｒ１５レジスタ内の例えばＲ０レジスタの格納データに
同Ｒ１レジスタの格納データを加算し、加算結果データ
を上記Ｒ５レジスタに格納する命令を例に、当該命令を
命令１ないし４として４回繰り返し実行した場合のマシ
ンサイクルを図１３に示す。

【００７８】図１３において、横軸方向における各区間
が１マシンサイクルを示しており、例えば命令１の場
合、１マシンサイクル目では命令のフェッチ及びそのデ
コードが行われる。２マシンサイクル目では、基本ＣＰ
Ｕ２０７内の集合レジスタセット２４１がトリプルポー
トにて構成されているので、上記Ｒ０レジスタ及びＲ１
レジスタの格納データのリード動作及び読み出した上記
データの加算動作が同じマシンサイクルにて実行され、
３マシンサイクル目にてその加算結果データが上記Ｒ０
レジスタ及びレジスタファイル用ＲＡＭ５内のＲ０レジ
スタに対応するアドレスに格納される。このように命令
１は３マシンサイクルにて実行される。

【００７９】命令２ないし命令４についても同様に３マ
シンサイクルにて命令が実行されるが、命令１について
１マシンサイクル目の動作が終了した時点で、基本ＣＰ
Ｕ２０７の命令読込部分は動作が終了し次の命令のフェ
ッチが可能であり、よって２マシンサイクル目では命令
２における命令のフェッチ、デコード動作を実行する。
このように、２マシンサイクル目では、命令１の演算動
作と、命令２の命令フェッチ、デコード動作とを同時に
実行することができる。

【００８０】又、同様に、命令１について２マシンサイ
クル目の動作が終了した時点で、基本ＣＰＵ２０７の演
算部分は動作が終了し次の命令における演算動作が可能
であり、よって３マシンサイクル目では命令２における
演算動作を実行する。さらに、外部ＲＡＭ等と接続する
専用バス２２１，２２２，２２３、及び基本ＣＰＵ２０
７とレジスタファイル用ＲＡＭ５とを接続する専用バス
２１１，２１２，２１３ａ，２１３ｂを設けたこと、及
び基本ＣＰＵ２０７内の集合レジスタセット２４１をト
リプルポート・タイプを採用したことより、３マシンサ
イクル目では、命令１の演算結果データのレジスタファ
イル用ＲＡＭ５への書き込み、命令２における演算動
作、命令３における外部からの命令のフェッチ、デコー
ド動作を同時に実行することができ、みかけ上、１命令
が１マシンサイクルにて実行されることになる。

【００８１】又、レジスタファイル用ＲＡＭ５へのアク
セスは演算結果データの格納のみであり、即ち、１マシ
ンサイクルで上記ＲＡＭ５の所定アドレスへ書き込むだ
けなので、従来のようなデュアル、トリプルポート等の
回路が大きいＲＡＭを要せず、シングルポートＲＡＭで
充分である。よって、バスの増加や、複雑な回路を備え
る必要がないことより、ハードウエアが増加することも
なく、かつ上述のようにパイプライン処理を高速に実行
することができる。

【００８２】以上説明したように本実施例における拡張
ＣＰＵ２０６では、集合レジスタセット２４１を二つに
区分し、それぞれのレジスタセット２４１ａ，２４１ｂ
とレジスタファイル用ＲＡＭ５とを専用バス２１３ａ，
２１３ｂにて接続したこと、レジスタファイルの切換時
には基本ＣＰＵ２０７内の集合レジスタセット２４１へ
データの復帰動作のみを行えば良いことより、ＣＰＵ動
作時間を短縮することができる。又、上述したように外
部ＲＡＭ等のアクセス用の外部バスとレジスタファイル
用ＲＡＭアクセス用バスを独立、分離しているため、処
理の並列化で高速のデータ転送が可能となる。さらに、
上述したように、レジスタの復帰動作中は、基本ＣＰＵ
２０７の外部ＲＡＭ等とのアクセス用バス２２１，２２
２，２２３は、未使用であるので、次命令のフェッチ等
の動作が可能となり、ＣＰＵの処理の高速化を図ること
ができる。

【００８３】上述した各実施例に示されるような、基本
ＣＰＵ内にレジスタセットを設け、さらに当該基本ＣＰ
Ｕと同一ＩＣ上にレジスタファイル用ＲＡＭを設け、さ
らに上記基本ＣＰＵとレジスタファイル用ＲＡＭとを専
用バスにて接続した拡張ＣＰＵにおいては、基本ＣＰＵ
とレジスタファイル用ＲＡＭとは専用バスにて接続され
ることより上記拡張ＣＰＵ内にレジスタファイル用ＲＡ
Ｍを設けるか否かは自由に選択可能となる。

【００８４】即ち、従来レジスタファイル方式を採用す
るＣＰＵと、レジスタファイル方式を採用しないＣＰＵ
とは根本的に動作が異なるため、それぞれのタイプのＣ
ＰＵを目的別に使い分けていたが、本発明の拡張ＣＰＵ
ではどちらの方式も選択することができ、上述したよう
に頻繁なプロセス切り換えを行うプログラムを実行する
ため、その切り換えを高速に行う必要があるＣＰＵを選
択する場合には、同一のＩＣ上にレジスタファイル用Ｒ
ＡＭを設け、一方、演算処理速度よりもハードウエア規
模を小さくしたい場合にはレジスタファイル用ＲＡＭを
設けなければ良い。

【００８５】拡張ＣＰＵ内にレジスタファイル用ＲＡＭ
を設けていない場合の拡張ＣＰＵの動作は、従来の汎用
レジスタ方式におけるＣＰＵと同じであり、レジスタセ
ットの格納データの切り換えは上記拡張ＣＰＵの外部に
設けられる外部ＲＡＭとのアクセスによって行われる。

【００８６】このように本実施例における拡張ＣＰＵに
よれば、レジスタファイル用ＲＡＭを上記拡張ＣＰＵ内
に設けるか否かの選択のみで、使用方法に応じた適切な
ＣＰＵを得ることができる。よって半導体メーカにとっ
ては、特定用途向けのＩＣに使用するＣＰＵをその特定
ＩＣ用にその都度最初から設計する必要がなくなり、上
記の拡張ＣＰＵは特定用途向けのＩＣに使用するＣＰＵ
として非常に適している。又、従来ユーザは所望する仕
様に近似する仕様を有するＣＰＵを既存のＣＰＵから選
択し使用していたが、本発明の拡張ＣＰＵによれば、ユ
ーザはレジスタファイルの使用の有無だけでなく、レジ
スタファイル用メモリのメモリサイズ構成も自由に選択
でき、所望する仕様のＣＰＵを得ることができる利点も
ある。

【００８７】尚、上述のように拡張ＣＰＵ内にはレジス
タファイル用ＲＡＭを設けないようにしてもよいが、上
記レジスタファイル用ＲＡＭを上記拡張ＣＰＵ内に設
け、図１２に示すコントロールバス２１１、アドレスバ
ス２１２、データバス２１３ａ、データバス２１３ｂの
それぞれにＣＰＵとレジスタファイル用ＲＡＭとの接
続、遮断を行うスイッチを設け、当該スイッチのオンオ
フ動作を制御部２４３が送出する制御信号にて行うよう
にして、従来の汎用レジスタ方式のＣＰＵとレジスタフ
ァイル方式のＣＰＵとを使い分けるようにしても良い。

【００８８】尚、上述した各実施例において、レジスタ
セットは１組であることを前提としているが、これに限
るものではなく複数組設けることももちろん可能であ
る。

【００８９】

【発明の効果】以上詳述したように本発明の拡張ＣＰＵ
によれば、基本ＣＰＵ内レジスタセットに格納されるデ
ータと常に同一のデータを複写によりレジスタファイル
用メモリに保持することより、基本ＣＰＵ内レジスタセ
ットのデータ切換時には基本ＣＰＵ内レジスタセットの
格納データを退避する必要がなく、復帰動作のみを行え
ば良く、基本ＣＰＵ内レジスタセットのデータ切り換え
を高速に行うことができる。又、本発明の拡張ＣＰＵに
よれば、基本ＣＰＵ内レジスタセットをデュアル・ポー
トないしは、トリプル・ポートとし、レジスタファイル
用メモリをシングル・ポートとすることで、従来のデュ
アルポートあるいはトリプルポートのレジスタ・ファイ
ル用メモリに対して、ＣＰＵの処理速度を低下すること
なく、ハードウェアを低減することができる。

【００９０】さらに、本発明の拡張ＣＰＵによれば、基
本ＣＰＵ内にグローバルローカルレジスタセットを備
え、その内のローカルレジスタセットに格納されるデー
タと常に同一のデータを複写によりレジスタファイル用
メモリに保持することより、ローカルレジスタセットの
データ切換時にはローカルレジスタセットの格納データ
を退避する必要がなく、復帰動作のみを行えば良く、レ
ジスタセットのデータの切り換えを高速に行うことがで
きる。

【００９１】又、本発明の拡張ＣＰＵでは、基本ＣＰＵ
内の全レジスタの格納データの退避、復帰を行うのでは
なく、ローカルレジスタセットへのデータの復帰だけで
レジスタセットの切り換えができることより、よりレジ
スタセットの切り換えを高速に行うことができる。

【００９２】又、本発明の拡張ＣＰＵによれば、基本Ｃ
ＰＵ内のローカルレジスタセット及びグローバルレジス
タセットをデュアル・ポートないしは、トリプル・ポー
トとし、レジスタファイル用メモリをシングル・ポート
とすることで、従来のデュアルポートあるいはトリプル
ポートのレジスタ・ファイル用メモリに対して、ＣＰＵ
の処理速度を低下することなく、ハードウェアを低減す
ることができる。

【００９３】又、本発明の拡張ＣＰＵによれば、レジス
タファイル用メモリに第１メモリ及び第２メモリを備え
ることで例えば各プログラム処理で共通して使用される
定数データを上記第２メモリに記憶しておくことで、基
本ＣＰＵ内レジスタセットの格納データを書き換えると
きにあっても上記定数データを退避する必要がないので
無駄なデータ退避を省略することができ、基本ＣＰＵ内
レジスタセットの格納データの切り換えを高速に行うこ
とができる。さらに、基本ＣＰＵ内レジスタセットを構
成するそれぞれのレジスタと上記レジスタファイル用メ
モリにおけるメモリ領域とを専用バスにて接続したこと
より、上記復帰動作は上記各レジスタに対して同時に行
え、より上記切換動作を高速に行うことができる。

【００９４】さらに本発明の拡張ＣＰＵによれば、基本
ＣＰＵ内に２組のレジスタセットを有する集合レジスタ
セットを備え、かつ基本ＣＰＵとレジスタファイル用メ
モリとを外部アクセスに対し倍サイズのレジスタファイ
ル用メモリアクセス用の専用バスにて接続したことよ
り、復帰の際のデータ転送速度が２倍となり、さらに拡
張ＣＰＵ内にレジスタファイル用メモリを設けるか否か
を選択することが可能であり、特定用途のＩＣに使用さ
れるＣＰＵの設計を容易に行うことができる。

【図面の簡単な説明】

【図１】 本発明の拡張ＣＰＵにおける一実施例の構成
を示すブロック図である。

【図２】 図１に示す拡張ＣＰＵの動作を説明するため
の図である。

【図３】 図１に示す拡張ＣＰＵの動作を説明するため
の図である。

【図４】 本発明の拡張ＣＰＵにおける第２の実施例の
構成を示すブロック図である。

【図５】 図４に示す拡張ＣＰＵの動作を説明するため
の図である。

【図６】 図４に示す拡張ＣＰＵの動作を説明するため
の図である。

【図７】 本発明の拡張ＣＰＵにおける第３の実施例の
構成を示すブロック図である。

【図８】 図７に示す拡張ＣＰＵの動作を説明するため
の図である。

【図９】 図７に示す拡張ＣＰＵの動作を説明するため
の図である。

【図１０】 本発明の拡張ＣＰＵにおける第４の実施例
の構成を示すブロック図である。

【図１１】 図１０に示す拡張ＣＰＵの動作を説明する
ための図である。

【図１２】 本発明の拡張ＣＰＵにおける第５の実施例
の構成を示すブロック図である。

【図１３】 図１２に示す拡張ＣＰＵの動作を説明する
ための図である。

【図１４】 （ａ）、（ｂ）は、それぞれ従来の汎用レ
ジスタ方式のＣＰＵにおける動作を説明するための図で
ある。

【図１５】 従来のレジスタファイル方式のＣＰＵにお
ける動作を説明するための図である。

【図１６】 従来のレジスタファイル方式のＣＰＵにお
ける構成の一例を示すブロック図である。

【図１７】 従来のレジスタファイル方式のＣＰＵにお
ける構成の他の例を示すブロック図である。

【符号の説明】

４…ＣＢＮＲ、 ５…レジスタファイル用ＲＡＭ、 ７
…基本ＣＰＵ、８、９…バス、 １０…レジスタセッ
ト、 １０７…基本ＣＰＵ、１０８、１０９…バス、
１１０ａ…グローバルレジスタ、１１０ｂ…ローカルレ
ジスタ、 １１３…ＣＢＮＲ、１１５ａ…レジスタファ
イル用ＲＡＭ、１１５ｂ…レジスタファイル用ＲＯＭ、
２０６…拡張ＣＰＵ、２０７…基本ＣＰＵ、 ２１１…
コントロールバス、 ２１２…アドレスバス、２１３ａ
…データバス、 ２１３ｂ…データバス、２２１…コン
トロールバス、 ２２２…アドレスバス、２２３…デー
タバス、 ２４１…レジスタセット、 ２４２…実行ユ
ニット、２４３…制御部、 ２４５…スイッチ、 ２４
６，２４７…バス。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−10080 (32)優先日 平４(1992)１月23日 (33)優先権主張国 日本（ＪＰ） (72)発明者 安井 隆 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つのレジスタで構成される
   基本中央演算処理装置内レジスタセットを備えた基本中
   央演算処理装置と、 上記基本中央演算処理装置が備わる集積回路装置内に備
   わり、上記基本中央演算処理装置内レジスタセットの格
   納データ量と同じデータ量のレジスタセットを複数備え
   た拡張レジスタセットを有するレジスタファイル用メモ
   リと、を備えたことを特徴とする拡張中央演算処理装
   置。
2. 【請求項２】 少なくとも一つのレジスタで構成される
   基本中央演算処理装置内レジスタセットを備えた基本中
   央演算処理装置と、 上記基本中央演算処理装置が備わる集積回路装置内に備
   わり、上記基本中央演算処理装置内レジスタセットの格
   納データ量と同じデータ量のレジスタセットを複数備え
   た拡張レジスタセットを有するレジスタファイル用メモ
   リと、 上記基本中央演算処理装置内レジスタセットにデータを
   格納するときには上記レジスタファイル用メモリの上記
   拡張レジスタセットにも当該データを書き込み、データ
   を読み出すときには上記基本中央演算処理装置内レジス
   タセットの格納データを読み出し、プログラムの変化に
   より、上記拡張レジスタセットを構成するレジスタセッ
   トを変更する場合には上記基本中央演算処理装置内レジ
   スタセットから上記レジスタファイル用メモリの上記拡
   張レジスタセットへデータの退避を行うことなく上記レ
   ジスタファイル用メモリの上記拡張レジスタセットから
   上記基本中央演算処理装置内レジスタセットへデータの
   復帰のみを行うように動作制御を行う、上記基本中央演
   算処理装置内の制御手段と、を備えたことを特徴とする
   拡張中央演算処理装置。
3. 【請求項３】 上記基本中央演算処理装置に備わり、上
   記レジスタファイル用メモリの拡張レジスタセットを構
   成する一つのレジスタセットから上記基本中央演算処理
   装置内レジスタセットへデータの復帰を行う場合に使用
   され、上記拡張レジスタセットにおいてデータを読み出
   すレジスタセットの先頭アドレスを示すアドレスポイン
   タデータを格納するアドレスデータ格納レジスタと、 上記基本中央演算処理装置と上記レジスタファイル用メ
   モリとを接続する内部接続専用バスと、 上記基本中央演算処理装置が備わる集積回路装置の外部
   に設けられる構成素子と上記基本中央演算処理装置とを
   接続する外部接続専用バスと、を備え、上記制御手段は
   上記拡張レジスタセットを構成するレジスタセットを変
   更するときには上記アドレスデータ格納レジスタのアド
   レスポインタデータを書き換え書き換えられたアドレス
   ポインタデータに基づき指定される上記レジスタファイ
   ル用メモリ上のレジスタセットから上記基本中央演算処
   理装置内レジスタセットへデータの復帰動作のみを行
   う、請求項２記載の拡張中央演算処理装置。
4. 【請求項４】 上記レジスタファイル用メモリはシング
   ルポート・タイプのＲＡＭである、請求項１ないし３の
   いずれかに記載の拡張中央演算処理装置。
5. 【請求項５】 上記基本中央演算処理装置内レジスタセ
   ットはデュアルポート・タイプもしくはトリプルポート
   ・タイプにて構成される、請求項１ないし４のいずれか
   に記載の拡張中央演算処理装置。
6. 【請求項６】 レジスタファイル用メモリとアクセス可
   能なローカルレジスタ領域と上記レジスタファイル用メ
   モリとアクセス不能のグローバルレジスタ領域とを有す
   るグローバル・ローカルレジスタセットを備えた基本中
   央演算処理装置と、 上記基本中央演算処理装置が備わる集積回路装置内に備
   わり、上記ローカルレジスタセットの格納データ量と同
   じデータ量のレジスタセットを複数備えた拡張レジスタ
   セットを有するレジスタファイル用メモリと、 上記基本中央演算処理装置に備わり、上記レジスタファ
   イル用メモリの拡張レジスタセットを構成する一つのレ
   ジスタセットから上記ローカルレジスタセットへデータ
   の復帰を行う場合に使用され、上記拡張レジスタセット
   においてデータを読み出すレジスタセットの先頭アドレ
   スを示すアドレスポインタデータを格納するアドレスデ
   ータ格納レジスタと、 上記基本中央演算処理装置と上記レジスタファイル用メ
   モリとを接続する内部接続専用バスと、 上記基本中央演算処理装置が備わる集積回路装置の外部
   に設けられる構成素子と上記基本中央演算処理装置とを
   接続する外部接続専用バスと、 上記グローバルレジスタ領域の格納データを使用し演算
   を実行するとき上記グローバルレジスタ領域に対してデ
   ータの読み書きを行い、上記ローカルレジスタ領域の格
   納データを使用し演算を実行するときであって上記ロー
   カルレジスタ領域に対してデータの書き込みを行うとき
   には当該データを上記レジスタファイル用メモリのレジ
   スタセットにも書き込み、データを読み出すときには上
   記ローカルレジスタ領域の格納データを読み出し、一
   方、上記拡張レジスタセットを構成するレジスタセット
   を変更するときには上記アドレスデータ格納レジスタの
   アドレスポインタデータを書き換え書き換えられたアド
   レスポインタデータに基づき指定される上記レジスタフ
   ァイル用メモリ上のレジスタセットから上記ローカルレ
   ジスタ領域へデータの復帰動作のみを行うよう動作制御
   を行う、上記基本中央演算処理装置内の制御手段と、を
   備えたことを特徴とする拡張中央演算処理装置。
7. 【請求項７】 上記レジスタファイル用メモリはシング
   ルポート・タイプのＲＡＭである、請求項６記載の拡張
   中央演算処理装置。
8. 【請求項８】 上記基本中央演算処理装置内レジスタセ
   ットはデュアルポート・タイプもしくはトリプルポート
   ・タイプにて構成される、請求項６又は７記載の拡張中
   央演算処理装置。
9. 【請求項９】 基本中央演算処理装置内レジスタセット
   を備えた基本中央演算処理装置と、 上記基本中央演算処理装置が備わる集積回路装置内に備
   わり、上記基本中央演算処理装置内レジスタセットとデ
   ータの読み書きが可能な第１メモリと各実行プログラム
   における共通データを格納し上記基本中央演算処理装置
   内レジスタセットに対して読み出し動作専用の第２メモ
   リとを備え、上記基本中央演算処理装置内レジスタセッ
   トの格納データ量と同じデータ量を有するレジスタセッ
   トを複数備えた、拡張レジスタセットを有するレジスタ
   ファイル用メモリと、 上記基本中央演算処理装置と上記レジスタファイル用メ
   モリとを接続する内部接続専用バスと、 上記基本中央演算処理装置が備わる集積回路装置の外部
   に設けられる構成素子と上記基本中央演算処理装置とを
   接続する外部接続専用バスと、 上記基本中央演算処理装置内レジスタセットにデータを
   格納するときには当該データを上記第１メモリにも書き
   込み、一方上記レジスタファイル用メモリを構成するレ
   ジスタセットを変更する場合には上記基本中央演算処理
   装置内レジスタセットから上記レジスタファイル用メモ
   リの上記第１メモリへデータの退避を行うことなく上記
   レジスタファイル用メモリの上記第１及び第２メモリか
   ら上記基本中央演算処理装置内レジスタセットへデータ
   の復帰のみを行うように動作制御を行う、上記基本中央
   演算処理装置内の制御手段と、を備えたことを特徴とす
   る拡張中央演算処理装置。
10. 【請求項１０】 上記第１メモリからデータを読み出す
    領域の先頭アドレスを示すアドレスポインタデータを格
    納する第１のアドレスデータ格納レジスタと、 上記第２メモリからデータを読み出す領域の先頭アドレ
    スを示すアドレスポインタデータを格納する第２のアド
    レスデータ格納レジスタと、を備え、上記制御手段は上
    記レジスタファイル用メモリを構成するレジスタセット
    を変更する場合には上記基本中央演算処理装置内レジス
    タセットから上記レジスタファイル用メモリの上記第１
    メモリへデータの退避を行うことなく、上記第１及び第
    ２のアドレスデータ格納レジスタに格納されているアド
    レスポインタデータにより指定される上記レジスタファ
    イル用メモリの上記第１及び第２メモリから上記基本中
    央演算処理装置内レジスタセットへデータの復帰のみを
    行う、請求項９記載の拡張中央演算処理装置。
11. 【請求項１１】 上記第１メモリはシングルポート・タ
    イプのＲＡＭである、請求項９又は１０記載の拡張中央
    演算処理装置。
12. 【請求項１２】 上記基本中央演算処理装置内レジスタ
    セットはデュアルポート・タイプもしくはトリプルポー
    ト・タイプにて構成される、請求項９ないし１１のいず
    れかに記載の拡張中央演算処理装置。
13. 【請求項１３】 一もしくは複数のレジスタを有するレ
    ジスタセットを２組有する集合レジスタセットを備え
    た、基本中央演算処理装置と、 上記基本中央演算処理装置が備わる集積回路装置内に備
    わり、上記集合レジスタセットの格納データ量と同じデ
    ータ量のレジスタセットを複数備えた拡張レジスタセッ
    トを有するレジスタファイル用メモリと、 上記集合レジスタセットの２組のレジスタセットと上記
    拡張レジスタセットとをそれぞれ別個に接続する専用バ
    スと、 上記集合レジスタセットの各レジスタセットへの格納デ
    ータと同一データを上記拡張レジスタセットにも書き込
    み上記集合レジスタセットの各レジスタセットのすべて
    の格納データを書き換えるときには上記拡張レジスタセ
    ットより上記各専用バスを介して上記各レジスタセット
    へそれぞれデータを転送するように、上記専用バスに備
    わり上記専用バスにおけるデータ伝送のオンオフ動作を
    行うスイッチと、 上記基本中央演算処理装置内の動作制御を行う制御手段
    と、 当該基本中央演算処理装置が備わる集積回路装置の外部
    に設けられる他の素子と上記基本中央演算処理装置とを
    接続する外部専用バスと、を備えたことを特徴とする拡
    張中央演算処理装置。
14. 【請求項１４】 上記基本中央演算処理装置内に備わり
    上記制御手段に接続され、上記レジスタファイル用メモ
    リからデータを読み出す先頭アドレスを示すアドレスポ
    インタデータを格納するアドレスデータ格納レジスタを
    備えた、請求項１３記載の拡張中央演算処理装置。
15. 【請求項１５】 上記レジスタファイル用メモリはシン
    グルポート・タイプのＲＡＭである、請求項１３記載の
    拡張中央演算処理装置。
16. 【請求項１６】 上記スイッチは、上記制御手段が送出
    する制御信号にて動作制御される、請求項１３ないし１
    ５のいずれかに記載の拡張中央演算処理装置。
17. 【請求項１７】 上記集合レジスタセットはデュアルポ
    ート・タイプもしくはトリプルポート・タイプにて構成
    される、請求項１３ないし１６のいずれかに記載の拡張
    中央演算処理装置。