JPS6336346A - バンク切替回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計算機におけるバンク切替回路に関する
ものである。

（従来の技術） 第２図は、従来のバンク切替え方式によるメモリ配置例
を示したものである。

同図において、ＭＯ〜Ｍ３は電子計算機のメインメモリ
空間を４分割してなる各メインメモリである。８４〜Ｂ
７はバンクメモリで、特定の１つのメインメモリＭ２に
代えて、これらを選択的に配置するために用意されてい
る。

第３図は第２図のメモリ配置に係わる従来のバンク切替
回路のブロック図であり、ＣＰ　Ｕは電子計算機の中央
処理装置、ＤＥはアドレス判定回路、ＳＥＬはメモリ選
択回路、Ｌｌはデータバス、Ｌ２はアドレスバス、［３
はバンクセレクト信号ライン、Ｌ４はイネーブル信号ラ
インである。

まず、中央処理装置ｃｐｕから、データバスし１を介し
て、メモリ選択回路ＳＥＬに対して、バンクメモリ８４
〜Ｂ７　　（あるいはメインメモリＭ２）のいずれを選
択するかが指定される。つぎに中央処理装置ＣＰＵから
、メインメモリＭ２についてバンク切替えすべく命令ア
ドレスをアドレスバス［２にのせる。アドレス判定回路
ＤＥは、このアドレスが、メインメモリＭ２に対応して
用意されたバンク切替えを行うアドレスかどうかを判定
する。バンク切替えを行うアドレスであれば、イネーブ
ル信号を出してメモリ選択回路ＳＥＬをイネーブルにす
る。メモリ選択回路ＳＥＬは、あらかじめ中央処理装置
ＣＰＵによってセットされていたデータに基づいて、バ
ンクセレクト信号Ｌ３の１本をイネーブルにしてバンク
メモリ８４〜Ｂ１のうちの当該バンクメモリをメインメ
モリＭ２に代えて配置Ｊる。（あるいはその配置をメイ
ンメモリＭ２に戻す。） （発明が解決しようとする問題点） しかしながら、この方式では、これらメインメモリＭ２
及びバンクメモリ８４〜Ｂ１の５つのメモリの内、複数
個のメモリを同時にメインメモリＭＯ〜Ｍ３に代えて配
置できないという欠点がある。例えば、バンクメモリＢ
４にプログラムを格納し、バンクメモリＢ５にデータを
格納した場合、バンクメモリ８４上を走るプログラムは
、バンクメモリＢ５に格納されたデータを参照すること
は不可能である。

本発明は、バンク切替えの対象となるバンクメモリの内
、複数個のバンクメモリを同時にメインメモリに代えて
配置できないという従来の欠点を除去し、バンクメモリ
を適宜に位置を変えて配置することを可能にしてバンク
メモリの有効利用がはかれるバンク切替回路を提供する
ことを目的とする。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、電子計算機の
複数に分割されている各メインメモリに代えて選択的に
配置するための複数のバンクメモリと、前記各メインメ
モリに個別に対応して設けていて電子計算機の命令アド
レスが当該メインメモリとの対応の配置を指定している
か否かを判定する各アドレス判定回路と、前記各アドレ
ス判定回路と個々に対をなしていて当該アドレス判定回
路による前記配置指定していることの判定によって選択
的に作動し且つ電子計算機のバンク指定データに基づい
て当該バンク指定によるバンクメモリを当該メインメモ
リに代えて配置させるメモリ選択回路とを設けて構成し
たものである。

（作　用） 本発明によれば、電子計０機により、複数のメインメモ
リに代えてその各々に各バンクメモリを特定して配置す
べく命令があると、その命令アドレスに応じて、当該各
メインメモリに対応の各アドレス判定回路が、これらと
対をなした各メモリ選択回路を作動させ、該各メモリ選
択回路は、眞記命令のバンク指定データに応じたバンク
メモリを当該各メインメモリに代えて配置さける。

（実施例） 第１図は本発明の一実施例を示すバンク切替回路のブロ
ック図である。図中、第３図と同等の部分については同
一の符号を用い、その説明は適宜省略する。

ＤＥＯ〜ＤＥ３は第３図のＤＥと同様な各アドレス判定
回路で、各メインメモリＭＯ〜Ｍ３に個別に対応して設
けていて、アドレスバスＬ２０に接続され、電子計算機
の中央処理装置ＣＰＵから命令アドレスを受けて、これ
がメインメモリＭＯ〜Ｍ３のうちの当該対応の命令アド
レスのとき、その各イネーブル信号ラインし４０〜Ｌ４
３に選択的にイネーブル信号を出力する。５ＥＬＯ−３
ＥＬ３は各メモリ選択回路で、各アドレス判定回路ＤＦ
Ｏ〜ＤＥ３と個々に対をなして設けていて、各イネーブ
ル信号ラインＬ４０〜Ｌ４３からイネーブル信号を受け
ると作動し、このとき、データバスし１０を通じて中央
処理装置ＣＰＬＪからのバンク指定データに基づいて、
バンクセレクト信号ラインＬ３０から、各バンクメモリ
８４〜Ｂ７　　（あるいは対応のメインメモリＭＯ−Ｍ
３　）に、デコードされたバンクセレクト信号を出力す
るようにしている。

なお、前記各アドレス判定回路ＤＥＯ〜ＤＥ３゜メモリ
選択回路５ＥＬＯ−８ＥＬ３は、同図において、メイン
メｔすＭｌに対応のものの記載を省略している。アドレ
スバス１２０は、メインメモリＭＯ〜Ｍ３及びバンクメ
モリＢ４〜Ｂ７の各々に接続されているが、これはバン
ク１霞えの際に各メモリをアクセスするためのものであ
る。そしてバンクセレクトライン１−３０の各デコード
された信号はそのアクセスに対するイネーブル信号をな
す。

つぎに、第４図に示したメモリ配置を実現することを例
にして、その動作を説明づる。

まず、中央処理装置ＣＰＵからの命令によって、メモリ
選択回路５ＥＬ２に、バンクメモリＢ４を選択するとい
う意味のデータを、データバスＬＩＯを介して占き込む
。同様に、メモリ選択回路５ＥＬ３に、バンクメモリＢ
５を選択するという意味のデータを書き込む。

この状態で中央処理装置ＣＰＵが、メインメモリＭ２と
の対応を示Ｊ命令アドレスをアドレスバスＬ２０にのせ
て、メモリアクセスを行うと、アドレス判定回路ＤＥ２
が、メインメモリＭ２どの対応配置をアクセスしようと
していると判定して、メモリ選択回路５ＥＬ２にイネー
ブル信号を出す。

その結果、メモリ選択回路５ＥＬ２は、バンクセレクト
信号ラインＬ３０の内、バンクメモリＢ４に接続された
ラインをイネーブルにして、バンクメモリＢ４へのアク
セスを可能にし、メインメモリＭ２に代えてバンクメモ
リＢ４が配置される。

同様に、中央処理装置ＣＰＵがメインメモリＭ３との対
応をアクセスすると、アドレス判定回路ＤＥ３．メモリ
選択回路５ＥＬ３の働きにより、バンクセレクト信号ラ
インの内、バンクメモリＢ５に接続されたラインをイネ
ーブルにしＣ１バンクメモリ８５へのアクセスを可能に
し、メインメモリＭ３に代えてバンクメモリＢ５が配置
される。

また、例えば、第１図に示す、アドレス判定回路ＤＥＯ
をイネーブルにすることで、各バンクメモリ８５〜Ｂ７
をメインメモリＭＯに代えて配置できる。

このようにして、中央処理装置ＣＰＵからメモリ選択回
路５ＥＬＯ〜５ＥＬ３に対して、バンクメモリ８４〜Ｂ
７のいずれを選択するかというデータを種々に書きかえ
ることにより、メインメモリＭＯ〜Ｍ３に代えて適宜に
配置可能となる。

（発明の効果） 以上説明したように、本発明によればメインメ〔りの各
配置に代えて、同時に多くのバンクメモリを、配置する
ことが可能となり、バンクメモリの使用制限を緩和して
イ■効に利用し得る。

【図面の簡単な説明】

第１図は本発明の実施例を示すバンク切替回路のブロッ
ク図、第２図は従来のバンク切替方式によるメモリ配置
例、第３図は従来のバンク切替回路のブロック図、第４
図は第１図のバンク切替回路によるメモリ配置例である
。

Claims (1)

1. 【特許請求の範囲】 電子計算機の複数に分割されている各メインメモリに代
   えて選択的に配置するための複数のバンクメモリと、 前記各メインメモリに個別に対応して設けていて電子計
   算機の命令アドレスが当該メインメモリとの対応の配置
   を指定しているか否かを判定する各アドレス判定回路と
   、 前記各アドレス判定回路と個々に対をなしていて当該ア
   ドレス判定回路による前記配置指定していることの判定
   によって選択的に作動し且つ電子計算機のバンク指定デ
   ータに基づいて当該バンク指定によるバンクメモリを当
   該メインメモリに代えて配置させるメモリ選択回路とを
   設けてなるバンク切替回路。