JPH0727506B2 - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPH0727506B2 JPH0727506B2 JP22124488A JP22124488A JPH0727506B2 JP H0727506 B2 JPH0727506 B2 JP H0727506B2 JP 22124488 A JP22124488 A JP 22124488A JP 22124488 A JP22124488 A JP 22124488A JP H0727506 B2 JPH0727506 B2 JP H0727506B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入出力デバイスごとに割当てられたデバイス
アドレスを用いて入出力デバイスを制御する情報処理装
置における入出力制御方式に関する。
アドレスを用いて入出力デバイスを制御する情報処理装
置における入出力制御方式に関する。
［従来の技術］ 従来、この種の情報処理装置においては、入出力デバイ
ス制御情報領域は、連続した主記憶上に配置され、その
アドレスはデバイスアドレスにより一意に指定される構
造となっていた。
ス制御情報領域は、連続した主記憶上に配置され、その
アドレスはデバイスアドレスにより一意に指定される構
造となっていた。
［発明が解決しようとする課題］ 上述した従来の情報処理装置においては、入出力デバイ
ス制御情報領域は連続的に主記憶上に配置され、そのア
ドレスはデバイスアドレスにより一意に指定される構造
となっていた。一方、近年入出力デバイスの種類・接続
台数はますます増加しつつあり、デバイスアドレスの拡
張が強く望まれる傾向にある。従来の方式において、デ
バイスアドレスのビット数を拡張した場合、入出力デバ
イス制御情報領域はデバイスアドレスのビット数の増加
に従い指数的に増大するという欠点がある。また、デバ
イスアドレスを入出力デバイスについて離散的に割当て
ると、未使用のデバイスアドレスに対しても入出力デバ
イス制御領域が存在するため、主記憶の使用効率が非常
に悪くなるという欠点がある。
ス制御情報領域は連続的に主記憶上に配置され、そのア
ドレスはデバイスアドレスにより一意に指定される構造
となっていた。一方、近年入出力デバイスの種類・接続
台数はますます増加しつつあり、デバイスアドレスの拡
張が強く望まれる傾向にある。従来の方式において、デ
バイスアドレスのビット数を拡張した場合、入出力デバ
イス制御情報領域はデバイスアドレスのビット数の増加
に従い指数的に増大するという欠点がある。また、デバ
イスアドレスを入出力デバイスについて離散的に割当て
ると、未使用のデバイスアドレスに対しても入出力デバ
イス制御領域が存在するため、主記憶の使用効率が非常
に悪くなるという欠点がある。
［課題を解決するための手段］ 本発明による入出力制御方式は、デバイスアドレスによ
り指定される入出力デバイス制御情報を効率的に主記憶
へ配置するための一方式を提案するものであり、レジス
タ中に格納された情報で第１のテーブルのベースアドレ
スを生成する手段と、レジスタ中のベースアドレスにデ
バイスアドレスの上位をオフセットとして加算し、第１
のテーブル内のエントリのアドレスを生成する手段と、
第１のテーブル中のエントリの内容を主記憶からデータ
レジスタに読み込む手段と、データレジスタに読み込ま
れたアドレスデータの正当性を検出する手段と、データ
レジスタの内容から第２とテーブルのベースアドレスを
生成する手段と、データレジスタ中のベースアドレスに
デバイスアドレスの下位をオフセットとして加算し、第
２のテーブル内のエントリのアドレスを生成する手段
と、第２のテーブル中のエントリの内容から入出力デバ
イス制御情報領域のベースアドレスを生成する手段とを
有している。
り指定される入出力デバイス制御情報を効率的に主記憶
へ配置するための一方式を提案するものであり、レジス
タ中に格納された情報で第１のテーブルのベースアドレ
スを生成する手段と、レジスタ中のベースアドレスにデ
バイスアドレスの上位をオフセットとして加算し、第１
のテーブル内のエントリのアドレスを生成する手段と、
第１のテーブル中のエントリの内容を主記憶からデータ
レジスタに読み込む手段と、データレジスタに読み込ま
れたアドレスデータの正当性を検出する手段と、データ
レジスタの内容から第２とテーブルのベースアドレスを
生成する手段と、データレジスタ中のベースアドレスに
デバイスアドレスの下位をオフセットとして加算し、第
２のテーブル内のエントリのアドレスを生成する手段
と、第２のテーブル中のエントリの内容から入出力デバ
イス制御情報領域のベースアドレスを生成する手段とを
有している。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。１はベースアドレスを格納するレジスタ、２はデバ
イスアドレスを格納するレジスタ、３は加算器、４は主
記憶、５はデータレジスタ、６はアドレスレジスタ、７
はデータレジスタ５の内容の正当性を検出するＶ検出回
路、８はＶ検出の結果を保持するフラグ、９はレジスタ
１の出力とレジスタ５の出力のどちらかを選択するセレ
クタ、10はレジスタ２の上位と下位とゼロ出力のいずれ
かを選択するセレクタ、11〜18はデータのバス、19は加
算器３の結果が出力されるバス、20〜22はデータのパ
ス、23はアドレスバス、24はデータのパス、25はデータ
バスである。
る。１はベースアドレスを格納するレジスタ、２はデバ
イスアドレスを格納するレジスタ、３は加算器、４は主
記憶、５はデータレジスタ、６はアドレスレジスタ、７
はデータレジスタ５の内容の正当性を検出するＶ検出回
路、８はＶ検出の結果を保持するフラグ、９はレジスタ
１の出力とレジスタ５の出力のどちらかを選択するセレ
クタ、10はレジスタ２の上位と下位とゼロ出力のいずれ
かを選択するセレクタ、11〜18はデータのバス、19は加
算器３の結果が出力されるバス、20〜22はデータのパ
ス、23はアドレスバス、24はデータのパス、25はデータ
バスである。
第２図は本発明の一実施例において使用される２つのテ
ーブルと入出力デーバイス制御情報領域との関係を示し
た図である。
ーブルと入出力デーバイス制御情報領域との関係を示し
た図である。
次に、本発明の動作について説明する。
ソフトウェアは、入出力アダプタのデバイスアドレスを
指定し、入出力命令を発行する。入出力命令が発行され
ると、以下のようにして各デバイスに対する入出力制御
領域をアクセスする。
指定し、入出力命令を発行する。入出力命令が発行され
ると、以下のようにして各デバイスに対する入出力制御
領域をアクセスする。
レジスタ１に格納されたアドレスは、主記憶４上の第１
のテーブルのベースアドレスであり、デバイスアドレス
の上位をオフセットとして第１のテーブル内のエントリ
のアドレスを指定することができる。
のテーブルのベースアドレスであり、デバイスアドレス
の上位をオフセットとして第１のテーブル内のエントリ
のアドレスを指定することができる。
まず、セレクタ９はレジスタ１の出力を、セレクタ10は
レジスタ２の上位の出力をそれぞれ選択する。加算器３
にはレジスタ１の内容とレジスタ２の上位の内容が入力
される。加算後の結果はアドレスデータとしてアドレス
レジスタ６に格納される。
レジスタ２の上位の出力をそれぞれ選択する。加算器３
にはレジスタ１の内容とレジスタ２の上位の内容が入力
される。加算後の結果はアドレスデータとしてアドレス
レジスタ６に格納される。
次に、アドレスレジスタ６の内容をアドレスとして用
い、主記憶４より第１のテーブルのエントリのデータを
読み出し、レジスタ５に格納する。第１のテーブルの各
エントリには、その内容の正当性を示すＶビットが存在
し、このビットがゼロであった場合はエントリ中のデー
タは不正なデータであることを示す。レジスタ５に格納
されたデータは、Ｖ検出回路７により正当性がチェック
され、その結果がフラブ８に保持される。
い、主記憶４より第１のテーブルのエントリのデータを
読み出し、レジスタ５に格納する。第１のテーブルの各
エントリには、その内容の正当性を示すＶビットが存在
し、このビットがゼロであった場合はエントリ中のデー
タは不正なデータであることを示す。レジスタ５に格納
されたデータは、Ｖ検出回路７により正当性がチェック
され、その結果がフラブ８に保持される。
次に、レジスタ５のデータが正当であればセレクタ９は
レジスタ５の出力を、セレクタ10はレジスタ２の下位の
出力をそれぞれ選択する。第１のデーブルの各エントリ
には第２のテーブルのベースアドレスが格納されてお
り、加算器３により加算された結果はアドレスレジスタ
６に格納され、アドレスレジスタ６の内容が主記憶４の
アドレスとして用いられ、第２のテーブルのエントリの
データがレジスタ５に読み出される。
レジスタ５の出力を、セレクタ10はレジスタ２の下位の
出力をそれぞれ選択する。第１のデーブルの各エントリ
には第２のテーブルのベースアドレスが格納されてお
り、加算器３により加算された結果はアドレスレジスタ
６に格納され、アドレスレジスタ６の内容が主記憶４の
アドレスとして用いられ、第２のテーブルのエントリの
データがレジスタ５に読み出される。
第２のテーブルにも第１のテーブルと同様にＶビットが
存在し、Ｖ検出回路７によりチェックされる。次に、レ
ジスタ５のデータが正当ならば、セレクタ９はレジスタ
５の出力を、セレクタ10はパス15より入力されるゼロの
データをそれぞれ選択する。第２のデーブル２の各エン
トリには、入出力デバイス制御情報領域のベースアドレ
スが格納されており、加算器３により加算された結果
は、各入出力デーバイス制御情報領域のアドレスとして
利用される。
存在し、Ｖ検出回路７によりチェックされる。次に、レ
ジスタ５のデータが正当ならば、セレクタ９はレジスタ
５の出力を、セレクタ10はパス15より入力されるゼロの
データをそれぞれ選択する。第２のデーブル２の各エン
トリには、入出力デバイス制御情報領域のベースアドレ
スが格納されており、加算器３により加算された結果
は、各入出力デーバイス制御情報領域のアドレスとして
利用される。
主記憶４には、第２図に示すようにレジスタ１により指
定される第１のテーブルが存在し、第１のテーブルの各
エントリの内容により第２のテーブルが複数存在してい
る。また、入出力デバイス制御情報領域は、使用してい
るデバイスの数だけ存在するが、第１のテーブル・第２
のテーブル・入出力デバイス制御情報領域は、主記憶４
上の連続した空間に配置する必要は全くなく、未使用デ
バイスアドレスに対する入出力制御情報領域は主記憶４
上には存在しない。
定される第１のテーブルが存在し、第１のテーブルの各
エントリの内容により第２のテーブルが複数存在してい
る。また、入出力デバイス制御情報領域は、使用してい
るデバイスの数だけ存在するが、第１のテーブル・第２
のテーブル・入出力デバイス制御情報領域は、主記憶４
上の連続した空間に配置する必要は全くなく、未使用デ
バイスアドレスに対する入出力制御情報領域は主記憶４
上には存在しない。
［発明の効果］ 以上説明したように本発明は、入出力デバイス制御情報
のアドレスを求めるために、デバイスアドレスの上位を
オフセットとして使用する第１のテーブルと、デバイス
アドレスの下位をオフセットとして使用する第２のテー
ブルの２つのテーブルを用いることによって、入出力デ
バイス制御情報を格納するための主記憶上の空間を最小
限にすることができる。また、未使用のデバイスアドレ
スの入出力デバイス制御情報は存在しないため、各入出
力デバイスにデバイスアドレスを離散的に割当てたとし
ても、主記憶を効率的に使用することができる。さら
に、各テーブルに正当性を示すＶビットを設け、チェッ
クする機構を設けたことにより、入出力デバイス制御情
報をアクセスせずに指定されたデバイスアドレスが未使
用であるかどうかが判定でき、より高速な処理を行うこ
とができるという効果がある。
のアドレスを求めるために、デバイスアドレスの上位を
オフセットとして使用する第１のテーブルと、デバイス
アドレスの下位をオフセットとして使用する第２のテー
ブルの２つのテーブルを用いることによって、入出力デ
バイス制御情報を格納するための主記憶上の空間を最小
限にすることができる。また、未使用のデバイスアドレ
スの入出力デバイス制御情報は存在しないため、各入出
力デバイスにデバイスアドレスを離散的に割当てたとし
ても、主記憶を効率的に使用することができる。さら
に、各テーブルに正当性を示すＶビットを設け、チェッ
クする機構を設けたことにより、入出力デバイス制御情
報をアクセスせずに指定されたデバイスアドレスが未使
用であるかどうかが判定でき、より高速な処理を行うこ
とができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明において使用される２つのテーブルと入出
力デバイス制御情報領域との関係を示した図である。 １……レジスタ、２……レジスタ、３……加算器、４…
…主記憶、５……データレジスタ、６……アドレスレジ
スタ、７……Ｖ検出回路、８……フラグ、９……セレク
タ、10……セレクタ、11〜18……データのパス、19……
バス、20〜22……データのパス、23……アドレスバス、
24……データのパス、25……データバス。
２図は本発明において使用される２つのテーブルと入出
力デバイス制御情報領域との関係を示した図である。 １……レジスタ、２……レジスタ、３……加算器、４…
…主記憶、５……データレジスタ、６……アドレスレジ
スタ、７……Ｖ検出回路、８……フラグ、９……セレク
タ、10……セレクタ、11〜18……データのパス、19……
バス、20〜22……データのパス、23……アドレスバス、
24……データのパス、25……データバス。
Claims (1)
- 【請求項１】各入出力デバイスごとに割当てられたデバ
イスアドレスを用いて入出力デバイスを制御する情報処
理装置において、 主記憶をアクセスするためのアドレスを格納する主記憶
アドレスレジスタと、 主記憶から読み出されたデータを格納するデータレジス
タと、 前記データレジスタ中のアドレスデータの正当性を検出
する検出回路と、 前記検出回路により検出した情報を保持するフラグと、 主記憶上の第１のテーブルのベースアドレスを格納する
ベースレジスタと、 デバイスアドレスを格納するデバイスアドレスレジスタ
と、 前記データレジスタと前記ベースレジスタを二者択一す
る第１のセレクタと、 前記デバイスアドレスレジスタの上位と下位とゼロを三
者択一する第２のセレクタと、 前記第１及び第２のセレクタからの出力を加算する加算
器とを有し、 前記ベースレジスタとデバイスアドレスの上位を加算
し、第１のテーブル内のエントリのアドレスを算出し、
主記憶上の前記エントリの内容を前記データレジスタに
格納する手段と、 前記データレジスタの内容とデバイスアドレスの下位を
加算し、第２のテーブル内のエントリのアドレスを算出
し、主記憶上の前記エントリの内容を前記データレジス
タに格納する手段と、 前記データレジスタの内容とゼロを加算した結果をアド
レスとして入出力デバイス制御情報領域をアクセスする
手段を持つことを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22124488A JPH0727506B2 (ja) | 1988-09-06 | 1988-09-06 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22124488A JPH0727506B2 (ja) | 1988-09-06 | 1988-09-06 | 入出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269851A JPH0269851A (ja) | 1990-03-08 |
| JPH0727506B2 true JPH0727506B2 (ja) | 1995-03-29 |
Family
ID=16763725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22124488A Expired - Fee Related JPH0727506B2 (ja) | 1988-09-06 | 1988-09-06 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727506B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512042A (ja) * | 1991-07-05 | 1993-01-22 | Nec Ic Microcomput Syst Ltd | オペレーテイングシステムにおける資源管理方式 |
-
1988
- 1988-09-06 JP JP22124488A patent/JPH0727506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269851A (ja) | 1990-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |