JPS5856129A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS5856129A JPS5856129A JP56155269A JP15526981A JPS5856129A JP S5856129 A JPS5856129 A JP S5856129A JP 56155269 A JP56155269 A JP 56155269A JP 15526981 A JP15526981 A JP 15526981A JP S5856129 A JPS5856129 A JP S5856129A
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- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送方式に係り、特に処理鉄筒入出力装
置等のデータ処理装置が記憶装置との間でデータを送受
するデータ転送方式に−する。
置等のデータ処理装置が記憶装置との間でデータを送受
するデータ転送方式に−する。
一般に処理装置（以下ＣＰＵと称する）が各種入出力装
置、記憶ｌｉ＆（以下メモリと称する）との間で共通バ
スを介してデータ送受を行な。て処理を行かうデーＩ処
理システムにおいては、ＣＰＵの処理能率を高めるため
に、入出力装置がメモリのデータをアクセスする場合に
ＣＰＵを介さず直接メモリをアクセスするいわゆるＤＭ
Ａ（直接メモリアクセス）８Ｉ能が用いられる。
置、記憶ｌｉ＆（以下メモリと称する）との間で共通バ
スを介してデータ送受を行な。て処理を行かうデーＩ処
理システムにおいては、ＣＰＵの処理能率を高めるため
に、入出力装置がメモリのデータをアクセスする場合に
ＣＰＵを介さず直接メモリをアクセスするいわゆるＤＭ
Ａ（直接メモリアクセス）８Ｉ能が用いられる。
一方システムに用いられるメモリ上の実アドレス空間Ｆ
ｉｃＰＵ、入出力装置の出力する論理アドレス空間と一
致して訃らず、論理アドレス９開に比べより大きな空間
である。そのため１通常論理アドレス空間を所定実アド
レス空間に変換する変換テーブルが設けられている。即
ち変換テーブルは個々の論理アドレスを実アドレス９閾
内の個々のアドレスに一対一に対応させる鴨のであシ、
変換テーブルで対応づける実アドレス空間と論理アドレ
ス空間は同じ大きさの空間である。
ｉｃＰＵ、入出力装置の出力する論理アドレス空間と一
致して訃らず、論理アドレス９開に比べより大きな空間
である。そのため１通常論理アドレス空間を所定実アド
レス空間に変換する変換テーブルが設けられている。即
ち変換テーブルは個々の論理アドレスを実アドレス９閾
内の個々のアドレスに一対一に対応させる鴨のであシ、
変換テーブルで対応づける実アドレス空間と論理アドレ
ス空間は同じ大きさの空間である。
したがってＣＰＵＦｉある時点では論理アドレス空間の
範囲と同じ大きさのメモリ上の実アドレス空間しかアク
セスできないが、変換テーブルにかける論理アドレスと
実アドレスの対応づけを変換することによって論理アド
レス空間を順次異なる実アドレス空間に対応づけＣＰＵ
の論理アドレス空間をより大きな実アドレス全量に対応
づけていもしかし、上述したデータ転送方式においては
、ある制碑プログラムに従ってＣＰＵが処理を行なって
いる場合、各装置がメモリのアクセスを行なえる空間は
上Ｉし喪ようにその時点における変換テーブルがｆ換す
る実アドレス空間のみである。
範囲と同じ大きさのメモリ上の実アドレス空間しかアク
セスできないが、変換テーブルにかける論理アドレスと
実アドレスの対応づけを変換することによって論理アド
レス空間を順次異なる実アドレス空間に対応づけＣＰＵ
の論理アドレス空間をより大きな実アドレス全量に対応
づけていもしかし、上述したデータ転送方式においては
、ある制碑プログラムに従ってＣＰＵが処理を行なって
いる場合、各装置がメモリのアクセスを行なえる空間は
上Ｉし喪ようにその時点における変換テーブルがｆ換す
る実アドレス空間のみである。
これに対し各種入出力ＭＮがＤＭＡを行なう実アドレス
窒１’１．’１ｔ−ｊ各装置によって異なり、ＤＭＡの
アクセス空間がその時点の変換テーブルによって対応付
けられる実アドレス９間内に一致しない場合。
窒１’１．’１ｔ−ｊ各装置によって異なり、ＤＭＡの
アクセス空間がその時点の変換テーブルによって対応付
けられる実アドレス９間内に一致しない場合。
変便テーブルの内容をＤＭＡ９２間に割付ける内容にＩ
換える必要が生じ九。このように変換テーブル＊＊えの
必要がある場合ＣＰＵｒｉ一旦処理中Ｏプログラムを中
断し変換テーブルの書換え処理を行なうことになり、Ｄ
ＭＡ機能による処理能率の向上の大きな妨げとなった。
換える必要が生じ九。このように変換テーブル＊＊えの
必要がある場合ＣＰＵｒｉ一旦処理中Ｏプログラムを中
断し変換テーブルの書換え処理を行なうことになり、Ｄ
ＭＡ機能による処理能率の向上の大きな妨げとなった。
さらに、ＤＭＡ動作とＣＰＵ動作を時分割に行わしめ、
ＤＭＡによってバスを使用している途中にＣＰＵが他の
入出力装置とのデータ転送を行なうサイクルスチールＤ
ＭＡｔ行なっているシステムにおいては、ＣＰＵにパス
使用が４見られる】サイクル期間中にＣＰＵが変換テー
ブルを書換えることは不可能でＴｏや、したがってＣＰ
Ｕがその時点で使用している実アドレス空間においての
みＤＭＡ可能という大きな制約条件があるという欠点を
も有した。
ＤＭＡによってバスを使用している途中にＣＰＵが他の
入出力装置とのデータ転送を行なうサイクルスチールＤ
ＭＡｔ行なっているシステムにおいては、ＣＰＵにパス
使用が４見られる】サイクル期間中にＣＰＵが変換テー
ブルを書換えることは不可能でＴｏや、したがってＣＰ
Ｕがその時点で使用している実アドレス空間においての
みＤＭＡ可能という大きな制約条件があるという欠点を
も有した。
本発明の目的は上述した従来の欠点ｔ−取除くべく、Ｃ
ＰＵの並行処理に影替を与えず直ちにＤＭＡを行ない得
るデータ転送方式を提供するにある。
ＰＵの並行処理に影替を与えず直ちにＤＭＡを行ない得
るデータ転送方式を提供するにある。
上記目的を達成するため本発明のデータ転送方式は。
φ処理装置と複数の入出力Ｉ！皺と、該処理装置と複数
の入出力装置の有するアドレス空間より大きなアドレス
空間を肩する配憶装置とをＡ偏し、該複数の入出力装置
が処理装置を介さずに該記憶装置のデータをアクセスす
るデータ転送方式において、前記複数の入出力装置の出
力するアドレスを該記ｔｌ＆置土のアドレスに変換する
変換テーブルを具え、該に換テーブルを用いて該複数の
入出力装置が処理装置を介さずに該記憶装置のデータを
アクセスすることを特命とする。
の入出力装置の有するアドレス空間より大きなアドレス
空間を肩する配憶装置とをＡ偏し、該複数の入出力装置
が処理装置を介さずに該記憶装置のデータをアクセスす
るデータ転送方式において、前記複数の入出力装置の出
力するアドレスを該記ｔｌ＆置土のアドレスに変換する
変換テーブルを具え、該に換テーブルを用いて該複数の
入出力装置が処理装置を介さずに該記憶装置のデータを
アクセスすることを特命とする。
以下実施例を用いて本発明を詳述する。
第１図は本発明のデータ転送方式の一実施例を示すブロ
ック図である。同図中ｌはＣＰｏ、２はラッチ、３．４
は変換デープル、ＳＦｉインバータ。
ック図である。同図中ｌはＣＰｏ、２はラッチ、３．４
は変換デープル、ＳＦｉインバータ。
６はメモリ、７Ｆｉ入出力装置、８はチャネル装置であ
る。同図に示すようにＣＰＵ１．メモリ６゜各入出力装
置７ （ＤＴｇｌ、ＤＴＥ２．−・−ＤＴＥｎ）に設け
られるチャネル装置ｓ （ＣＨｌ、ＣＨ２，・・・ＣＨ
ｎ）は共通パス全弁してデータ転送を行なう。本実施例
においては共通バスを介して入力される論理アドレスケ
メモリ６上の実アドレスに変換する変換テーブルを２つ
具え、変換テーブル３ｔ−ＤＭＡ専用とし、変換テーブ
ル慶を通常の変換テーブルとじて用いている。この変換
テーブルの切換えは各入出力装置ｉ７に設けられている
チャネル装置８からの選択信号８ＥＬＫよって行なわれ
る。
る。同図に示すようにＣＰＵ１．メモリ６゜各入出力装
置７ （ＤＴｇｌ、ＤＴＥ２．−・−ＤＴＥｎ）に設け
られるチャネル装置ｓ （ＣＨｌ、ＣＨ２，・・・ＣＨ
ｎ）は共通パス全弁してデータ転送を行なう。本実施例
においては共通バスを介して入力される論理アドレスケ
メモリ６上の実アドレスに変換する変換テーブルを２つ
具え、変換テーブル３ｔ−ＤＭＡ専用とし、変換テーブ
ル慶を通常の変換テーブルとじて用いている。この変換
テーブルの切換えは各入出力装置ｉ７に設けられている
チャネル装置８からの選択信号８ＥＬＫよって行なわれ
る。
通常のデータ転送においてに各チャネル１ｋｆｉ１１８
の出力選択信号ＳＥＬはローレベル″Ｌ′″でおり。
の出力選択信号ＳＥＬはローレベル″Ｌ′″でおり。
ＤＭＡを行なっているチャネル装置のみが選択信号５Ｅ
Ｌｆｔハイレベル″Ｈ”とする。チャネル装置８からの
ＳＥＬ信号は変換テーブル３の出力許可端子ＣＥＫ、さ
らにＳＥＬ信号はインバータ５を介して変換テーブル４
の出力許可端子ＣＥに供給される。これによってＤＭＡ
が行なわれていかい場合は、８ＥＬ信号は＠Ｌ′″であ
り、インバータ５によって変換テーブル４０ＣＥ端子に
１Ｈ″レベルが４見られ変換テーブル４がアドレス変換
を行なう。また入出力装置ＩＩＬ７の中にＤＭＡを行な
う装置がある場合はチャネル装置８からの′″Ｈ”レヘ
ルのＳＥＬ信号によって変換テーブル３のＣＥ端子に″
Ｈ＠レベルが与えられ同時に変換テーブル４には”Ｌ′
″レベルが与えられ、変換テーブル３が出力可能状態と
彦る。
Ｌｆｔハイレベル″Ｈ”とする。チャネル装置８からの
ＳＥＬ信号は変換テーブル３の出力許可端子ＣＥＫ、さ
らにＳＥＬ信号はインバータ５を介して変換テーブル４
の出力許可端子ＣＥに供給される。これによってＤＭＡ
が行なわれていかい場合は、８ＥＬ信号は＠Ｌ′″であ
り、インバータ５によって変換テーブル４０ＣＥ端子に
１Ｈ″レベルが４見られ変換テーブル４がアドレス変換
を行なう。また入出力装置ＩＩＬ７の中にＤＭＡを行な
う装置がある場合はチャネル装置８からの′″Ｈ”レヘ
ルのＳＥＬ信号によって変換テーブル３のＣＥ端子に″
Ｈ＠レベルが与えられ同時に変換テーブル４には”Ｌ′
″レベルが与えられ、変換テーブル３が出力可能状態と
彦る。
以下ｌ１図に示す実施例の動作を説明する。
各入出力装置よりＤＭＡ要求のない場合、ＣＰＵＩは共
通バスを介してメモリ６、各入出力装置８に設けられた
チャネル装ｇＩＬ８とデータの送受を行なう。各チャネ
ル装ｇ１．８からのＳＥＬ係号ｔ−ｊ”Ｌ″レベル出力
あり、ＣＰＵがメモリアクセスのために出力する論理ア
ドレスは変換テーブル４によってメモリ上の実アドレス
空間に変換される。
通バスを介してメモリ６、各入出力装置８に設けられた
チャネル装ｇＩＬ８とデータの送受を行なう。各チャネ
ル装ｇ１．８からのＳＥＬ係号ｔ−ｊ”Ｌ″レベル出力
あり、ＣＰＵがメモリアクセスのために出力する論理ア
ドレスは変換テーブル４によってメモリ上の実アドレス
空間に変換される。
メモリ６は変換テーブル４からみえられる実アドレスに
格納しているデータをＣＰＵＩの出力するバス上のデー
タに書き換え、載いは共通パスを介してＣＰＵＩへ出力
する。このメモリ２のデータ書込み、続出しモードはＣ
ＰＵよりモード信号Ｍとして供給される。入出力抜ｇＬ
７がＤ Ｍ Ａを行なう場合、チャネル装置８より共通
パスを介してＣＰＵ１内のバスコントローラ（図示せス
）にＤＭＡ！求信号全信号する。バスコントローラは１
）ＭＡ要求を出力する各入出力装置のうち予め設定し念
優先１ｌｌＩ１位の高い装置にＤＭＡ許可信号を与える
。ｌ）ＭＡＡｎＪ信号を受けた入出力装鎗ジ↓直ちにチ
ャネル装置よりＤＭＡ中であることを意豚するＳＥＬ信
号を出力し、このＳＥＬ信号によって変換テーブル３が
選択される。選択され九変挨テーブル３ｔｉＤＭＡｔ行
なう装置からの論理アドレスを変換してメモリ６へＤＭ
Ａ転送のための実アドレスを与える。モード信号Ｍのモ
ード指定に従い、、メモリ２は指定された実アドレスの
記憶領域に格納しているデータを共通パスを介してＤＭ
Ａ中の装置に出力し、或いはＤＭＡ中の装置より共通パ
スを介して入力されるデータに書換える。
格納しているデータをＣＰＵＩの出力するバス上のデー
タに書き換え、載いは共通パスを介してＣＰＵＩへ出力
する。このメモリ２のデータ書込み、続出しモードはＣ
ＰＵよりモード信号Ｍとして供給される。入出力抜ｇＬ
７がＤ Ｍ Ａを行なう場合、チャネル装置８より共通
パスを介してＣＰＵ１内のバスコントローラ（図示せス
）にＤＭＡ！求信号全信号する。バスコントローラは１
）ＭＡ要求を出力する各入出力装置のうち予め設定し念
優先１ｌｌＩ１位の高い装置にＤＭＡ許可信号を与える
。ｌ）ＭＡＡｎＪ信号を受けた入出力装鎗ジ↓直ちにチ
ャネル装置よりＤＭＡ中であることを意豚するＳＥＬ信
号を出力し、このＳＥＬ信号によって変換テーブル３が
選択される。選択され九変挨テーブル３ｔｉＤＭＡｔ行
なう装置からの論理アドレスを変換してメモリ６へＤＭ
Ａ転送のための実アドレスを与える。モード信号Ｍのモ
ード指定に従い、、メモリ２は指定された実アドレスの
記憶領域に格納しているデータを共通パスを介してＤＭ
Ａ中の装置に出力し、或いはＤＭＡ中の装置より共通パ
スを介して入力されるデータに書換える。
ＤＭＡを行なっていた装置はＤＭＡが終了すると再びＳ
ＥＬ信号を＠ Ｌ ＩＩとし、これによって変換テーブ
ルを元のテーブル４に戻す。ここでラッテ２はＣＰＵＩ
、或いは各入出力装置７がメモリ６のデータをアクセス
する際、エラーが発生し九場合にメモリ６のアクセスの
ために与えられた論理アドレス値をラッチするものであ
る。エラー発生と共にＣＰＵＩより出力されるエラー発
生信号Ｅによってラッテ２は入力論理アドレス値をラッ
チする。このラッテ２の内容を読込んでＣＰＬＩ ］は
エラー発生時の処理を行なう。以上述べたように本実施
例によれば、ＤＭＡ専用の変換テーブルを設けるため、
ＤＭＡを行かう入出力装置の出力すν一一一一シノ る論理アドレスは予め設定ヲ釦喪メそり上の実γζで一
一一ノ に当って変換テーブルを書換える会会す呻ダ。
ＥＬ信号を＠ Ｌ ＩＩとし、これによって変換テーブ
ルを元のテーブル４に戻す。ここでラッテ２はＣＰＵＩ
、或いは各入出力装置７がメモリ６のデータをアクセス
する際、エラーが発生し九場合にメモリ６のアクセスの
ために与えられた論理アドレス値をラッチするものであ
る。エラー発生と共にＣＰＵＩより出力されるエラー発
生信号Ｅによってラッテ２は入力論理アドレス値をラッ
チする。このラッテ２の内容を読込んでＣＰＬＩ ］は
エラー発生時の処理を行なう。以上述べたように本実施
例によれば、ＤＭＡ専用の変換テーブルを設けるため、
ＤＭＡを行かう入出力装置の出力すν一一一一シノ る論理アドレスは予め設定ヲ釦喪メそり上の実γζで一
一一ノ に当って変換テーブルを書換える会会す呻ダ。
さらにＣＰＵＩはＤＭＡ許可信号を所定の装置に出力し
た後ＤＭＡが終了するまで全く別の処理管並行して行な
うことができ、システム全体の処理能率が著しく向上す
ることにがる。
た後ＤＭＡが終了するまで全く別の処理管並行して行な
うことができ、システム全体の処理能率が著しく向上す
ることにがる。
また第２（２１は第１図に示すＤＭＡ専用変換テーブル
３の構成の具体例を示す図である。同図に示すように、
各入出力装置ＤＴＥ １．ＤＴＥ２．ＤＴＥ鳥・・・Ｄ
ＴＥｎがＤＭＡの際に出力する論理アドレス空間を設定
しておく。即ちＤＴＥＩにはアドレス値０〜Ａ１の範囲
の論理アドレスが割当てられ、以下Ｄ Ｔ Ｅ ２ Ｖ
Ｃは（Ａｌ＋１）〜Ａ ２１ Ｄ Ｔ Ｅ ３には（Ａ
２＋１） 〜Ａ３． ・・・ＤＴＥｎＶＣｌｉＡｎ−１
−Ａｎの範囲の論理アドレスが割当てられる。この各入
出力装置ごとに論理アドレス空間を害ｉ当てることによ
ってＤ Ｍ Ａが行なわれている際にエラーが発生した
場合、上述した如くチッチ２によってエラー弗化時の＃
＆理子アドレスラッテされるので、このラッテされた論
理アドレス値を読出すことによりどの装置がＤＭＡを行
なっていた時にエラーが発生し友か容易に検出できる。
３の構成の具体例を示す図である。同図に示すように、
各入出力装置ＤＴＥ １．ＤＴＥ２．ＤＴＥ鳥・・・Ｄ
ＴＥｎがＤＭＡの際に出力する論理アドレス空間を設定
しておく。即ちＤＴＥＩにはアドレス値０〜Ａ１の範囲
の論理アドレスが割当てられ、以下Ｄ Ｔ Ｅ ２ Ｖ
Ｃは（Ａｌ＋１）〜Ａ ２１ Ｄ Ｔ Ｅ ３には（Ａ
２＋１） 〜Ａ３． ・・・ＤＴＥｎＶＣｌｉＡｎ−１
−Ａｎの範囲の論理アドレスが割当てられる。この各入
出力装置ごとに論理アドレス空間を害ｉ当てることによ
ってＤ Ｍ Ａが行なわれている際にエラーが発生した
場合、上述した如くチッチ２によってエラー弗化時の＃
＆理子アドレスラッテされるので、このラッテされた論
理アドレス値を読出すことによりどの装置がＤＭＡを行
なっていた時にエラーが発生し友か容易に検出できる。
この舶来入出力装置ｒｔｓｍの障害によるエラーの場合
、より迅速に障害箇所を発見できシステムのＲＡＳ機能
會さらに向上することができる。
、より迅速に障害箇所を発見できシステムのＲＡＳ機能
會さらに向上することができる。
以上詳述したように本発明によれば、ＤＭＡ専用の変換
テーブルを設け、ＤＭＡｔ−行かう入出力装置によって
変換テーブルを切換えてＤＭＡ終了と共に通常の変換テ
ーブルに戻すので、ＤＭＡの際にＣＰＵは全く関与する
必要がなく別の処理を並行して行なうことができ、しい
てはシステム全体の処理能力を著しく向上することがで
きる。
テーブルを設け、ＤＭＡｔ−行かう入出力装置によって
変換テーブルを切換えてＤＭＡ終了と共に通常の変換テ
ーブルに戻すので、ＤＭＡの際にＣＰＵは全く関与する
必要がなく別の処理を並行して行なうことができ、しい
てはシステム全体の処理能力を著しく向上することがで
きる。
またＤＭＡの論理アドレス壁間を各入出力装置ごとに割
当てることによってＲＡＳ機能をも［句止させることが
できる。
当てることによってＲＡＳ機能をも［句止させることが
できる。
第１図は本発明のデータ転送方式の論集ζ例を示すプロ
ｔり図、第２図はＤＭＡ専用便換テーブルの構成の一具
体例を示す図である。図中、３゜４Ｆｉ変換テーブル、
７は入出力Ｉ＃、甑、８はチャネル装↑にである。
ｔり図、第２図はＤＭＡ専用便換テーブルの構成の一具
体例を示す図である。図中、３゜４Ｆｉ変換テーブル、
７は入出力Ｉ＃、甑、８はチャネル装↑にである。
Claims (1)
- （１）処理装置と複数の入出力装置と、該処理装置と壷
数の入出力装置の有するアドレス空間より大きなアドレ
ス９間を有する記憶装置とを具備し。 該複数の入出力装置が処ｍ１ｉｉを介さずに該記憶装置
のデータをアクセスするデータ転送方式において、前記
複数の入出力装置の出力するアドレスを記憶装置上のア
ドレスに変換する変換テーブルを具え、ｖＩ変換テーブ
ルを用いて該複数の入出力装置が処理装置を介さずに該
記憶装置のデータをアクセスすることを特命とするデー
タ転送方式１、（２）前記複数の入出力装置が処理装置
を介さずにＶ記憶装置に出力するアドレスは、該入出力
装置ごとにそれぞれ異なる所定アドレス空間内のアドレ
スであることを特徴とする特許縛求範囲島（１）項記載
のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155269A JPS5856129A (ja) | 1981-09-30 | 1981-09-30 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155269A JPS5856129A (ja) | 1981-09-30 | 1981-09-30 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856129A true JPS5856129A (ja) | 1983-04-02 |
Family
ID=15602210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155269A Pending JPS5856129A (ja) | 1981-09-30 | 1981-09-30 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231043A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムにおけるデータ転送装置及びその方法 |
-
1981
- 1981-09-30 JP JP56155269A patent/JPS5856129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231043A (ja) * | 1992-12-22 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムにおけるデータ転送装置及びその方法 |
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