JPS5897199A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、メモリ制御装置に関するものである。

発明の技術的背景 一般的に、システム内の主記憶部のメモリ領域には、リ
ード／ライトが行なわれると具合の悪い部分が存在する
。

このため、上述のメモリ領域を保護（リード／ライトの
禁止）する手段として、ソフトウェアを用いる場合があ
る。

又、別の保護手段として、より確実なハードウェアによ
るもの、つｔｂ、指定されたメモリ領域のり一ド／ライ
トを禁止するメモリ制御装置をシステム内に用意する場
合がある。

以下、このメモリ制御装置について説明を行なう。

まず、メモリ制御装置の一例として、＠１図にも示され
るが、ＣＰＵＩと、デコーダ（デバイスセレクタ）３を
含むメモリ回路５との間に位置するものを考える。

メモリ制御装置の構成は、＃１１メモリ６、第２メモリ
８、第１セレクタ７、第２セレクタ９がらなシ、第１メ
モリ６及び第２メモリ８の各部は、ＣＰＵＩのデータバ
ス及びアドレスバス上に接続され、又、各メモリの出力
は、第１セレクタ７及び第２セレクタ９に接続されるも
のである。第１メモリ６は、ＣＰＵＩからの制御を受け
、第１セレクタ７に、アクセスプロテクトデータを出力
する例えば、８−ＲＡＭである。

第２メモリ８は、ＣＰＵＩからの制御を受け。

第２セレクタ９に、ライトプロテクトデータを出力する
例えば８−ＲＡＭである。

ｊ１１セレクタ７は、第１メモリ６の出力から所定の１
ビツトを選択し、メモリ回路５へ出力するものである。

第２セレクタ９は、第２メモリ８の出力から所定の１ビ
ツトを選択し、メモリ回路５へ出力するものである。

以上が、メモリ制御装置の一般的な構成である。

次に、メモリ制御装置の動作について第２図に基づいて
簡単に説明を加える。

（１）書き込み動作 （ａ）　　アクセスプロテクトデータの場合■ＣＰＵ１
のアドレスバスを介して、第１メモリ６に、アドレスを
指定する。

■第１メモリ６の書き込み指示端子ＷＥＩを％ＣＰＵ１
の制御によｐ山」として、第１メモリ６を書き込み可能
な状態にする。

■ＣＰＵ１のデータバスを介して、アクセスプロテクト
データが転送され、第１メモリ６に与えられた非のアド
レスに書き込まれる。

（ｂｌ　　ライトプロテクトデータの場合■ＣＰＵＩの
アドレスバスを介して、第２メモリ８に、アドレスを指
定する。

■第２メモリ８の書き込み指示端子ＷＥ２を、ＣＰＵＩ
の制御により　ｒＯＪとして、第２メモリを書き込み可
能な状態にする。

■ＣＰＵＩのデータバスを介して、ライトプロテクトデ
ータが転送され、第２メモリ８に与えられた上述のアド
レスに書き込まれる。

以上で、第１メモリ６にはアクセスプロテクトデータの
、そして、第２メモリ８にはライトプロテクトデータの
書き込みが終了する。

（２）　　読み出し動作 ■ライトプロテクトデータが保持されるアドレスを、Ｃ
ＰＴＪＩの制御によって、アドレスバスを介して指定す
る。

■ＣＰＵ１の制御によシＷＥ２を「１」として、第２メ
モリ８を読み出し可能な状態にして、ライトプロテクト
データを読み出す。

■ライトプロテクトデータは、第２セレクタに送られ、
所定の１ビツトが選択される。

■当該１ビットは、主メモリのＲＡＳ端子にデコーダ３
を介して与えられる。

■ＣＰＵＩからのスタート信号と同時に、主メモリのＲ
ＡＳが「０」となる。

■アクセスプロテクトデータが保持されているメモリ領
域のアドレス指定を、ＣＰＵＩの制御により、アドレス
バスを介して、第１メそり６に対して行なう。

■ＷＥＩを１１」として、第１メモリ６を読み出し可能
な状態にして、アクセスプロテクトデータを読み出す。

■アクセスプロテクトデータは、第１セレクタ７に送ら
れ、所定の１ビツトが選択される。

■当該１ビットは、主メモリ４のＲＡＳ端子にデコーダ
３を介して与えられる。

■第３図にも示されるが、主メモリ３はＲＡＳ端子にア
クセスプロテクトデータが与えられると、主メモリ３の
ＣＡ８信号はインヒビットとなシ、主メモリ４には、Ｒ
Ａ８信号のみが加えられる。つまり、リフレッシュ動作
と同様の働きをするだけで、主メモリ４へのリード／ラ
イトは行なわれず、所定の領域が保護される。

０スタ一ト信号が「１」になると、このメモリサイクル
は終了する。

背景技術の問題点 ところで、従来のように、アクセスプロテクトデータ保
持用のＲＡＭとライトプロテクトデータ保持用のＲＡＭ
を有するメモリ制御装置に於いて、一般的にメモリ１個
当りの記憶容量が増大化の傾向にあることから、各々の
ＲＡＭが有する所定のメモリ領域の全部にプロテクトデ
ータを書き込む必要が生じない場合、この各々のＲＡＭ
のメモリ利用効率社低くシステムとしては、種々の問題
となるものである。

まず、このような場合、前述のプロテクトデータ用ＲＡ
Ｍの各々に、よシ記憶容量の小さいものを用いれば、各
々ＲλＭの有する所定のメモリ領域の多くを使用するこ
とＫｔｂ為、メモリの利用効率が低下する問題はなくな
る。

しかし、大容量のＲＡＭと小容量のＲＡＭとを比較する
と、１チップ当りの記憶容量が少ない小容量のＲＡＭの
方が、ビット単価が高くなる為コストの上昇を招く。

さらに、メモリの利用効率を向上させる為に、システム
内の他のメモリとは別に小容量のＲＡＭをプロテクトレ
ジスタに用いると、メモリの種類が増えることによって
製造技術上、特に部品管塩上問題となる、などの欠点を
生ずる。

また、大容量のＲＡＭを各プロテクトデータ用とする場
合、先述の如くメモリの利用効率は低下するものの、ビ
ット単価が安くなることから、コストダウンを図ること
が可能である。しかし、大容量のＲＡＭを各プロテクト
データ用に合計２個も使用することは、システム全体に
対するプロテクトレジスタのハードウェア的割合が大き
くなシ過ぎ、設計上のバランスをくずす欠点を生ずる。

発明の目的 本発明の、目的となるものは、プロテクトレジスタを構
成する記憶素子に於いて、大容量ＲＡＭ２個では、個々
のメモリの利用効率が悪く、逆に、小容量ＲＡＭ２個に
よるものでは、メモリ利用効率が良くなることに反して
、コストの上昇及び製造上の諸問題を招く、と首う欠点
を除くことである。

発明の概要 従来、アクセスプロテクトデータ用とライトプロテクト
データ用のメモリとセレクタにより構成されていたプロ
テクトレジスタに於いて、１個のメモリのメモリ領域を
リード／ライトコントロール回路によって部分し、各々
の領域にアクセス及びライトプロテクトデータを保持さ
せることによシ、メモリ数の減少とメモリ利用効率の向
上を図るものである。

発明の実施例 第４図に基づいて、本発明の一寮施例を詳述する。

本発明は、リード／ライトコントロール回路１０、第１
のレジスタ１４．８−ＲＡＭ１６、セレクタ１５、第２
のレジスタ１７を具備するものであり、又、本発明によ
る装置は、ＣＰＵＩとデコーダ３を含む主メモリ回路５
との間に位置するものである。ここで、ＣＰＵＩのデー
タバスには、’ｓルジスタ１４が接続、そして、アドレ
スバスには、８−ＲＡＭ１６のアドレス入力部が接続さ
れている。又、＃１１レジスタ１４の出力は、セレクタ
１５及びＳ　−ＲＡＭ１６のデータ入力部に接続されて
いる。さらに、セレクタ１５の出力には、第２レジスタ
１７が接続されている。

ここで、各部概要は、１０は、リード／−）イトコント
ロール回路で、第２レジスタ１７及び８−ＲＡＭ１６各
部の制御を行なうものである。

１４は、第１のレジスタで、トライステートタイプの出
力を有し、ＣＰＵＩからのプロテクトデータを一時保持
するものである。

１６は、８−ＲＡＭで、アクセスプロテクトデータ及び
ライトプロテクトデータを、素子内のメモリ領域を部分
することによって保持するものである。

１５は、セレクタで、８−ＲＡＭ１６から出力されるプ
ロテクトデータから所定の１ビツトを選択するものであ
る。

１７は、第２レジスタで、セレクタ１５から出力された
１ビツトを保持するものである。

以下、本発明の動作を詳細に説明する。

（１）　　書き込み動作 ■５−ＲＡＭ１６には、ＣＰＵＩから、リード／ライト
コントロール回［１０内のコマントテコータ１１にヨッ
テ、８−ＲＡＭ１６０ＷＥをｒＯＪとするようにデコー
ドされた信号が与えられ、モード切換回路１３は、書き
込み動作を指定する。

■リード／ライトコントロール回路ｌｏ内のディレー回
路（図示せず）によシ、第５図にも示されるように先の
８−ＲＡＭ１６のＷＥタイミングより遅れて、第１のレ
ジスタ１４のＥＮ端子に加えられる信号をｒＯＪとし、
このレジスタ１４にデータバスに出力され良アクセスプ
ロテクトデータな保持する。

■リード／ライトコントロール回路１ｏは、第１のレジ
スタ１４のＥＮをｒｌＪとし、アクセスプロテクトデー
タを８−ＲＡＭ１６に転送する。

このとき、アドレスバスによ、ｉｌ）８−ＲＡＭ１６は
アドレスを指定されるが、このアドレスビット中の１ビ
ツトを、メモリ領域を部分するために用いる。

つまシ、当該ビットが「１」であるか、「０」であるか
によってメモリ領域の区別を行なう。

例えば、当該ビットが「１」であるならば、このメモリ
領域にはアクセスプロテクトデータが保持され、又、「
Ｏ」であるならば、このメモリ領域にはライトプロテク
トデータが保持される。

■アクセスプロテクトデータは、５−ＲＡＭ１６の部分
された領域の所定のアドレスに保持される。

■ライトプロテクトデータも同様にして、部分されたメ
モリ領域の所定のアドレスに保持される。

（２）読み出し動作 ■リード／ライトコントロール回路１０によシ、第２レ
ジスタ出力を「０」、「１」のいずれでもない、ハイイ
ンピーダンス状態とする。

■ｃｐｔｒｉからデータバスを介して、リード／ライ）
コン）Ｅｌ−ル回ｗＩｘｏ６ｃｔ　−ＲＡＭ１６Ｃ）Ｗ
Ｅを制御する信号が送られ、８−ＲＡＭ１６のＷＥ端子
に加えられる信号を「１」とするようにデコードされる
。

■ＷＥ信号が「１」となると、８−４ＡＭ１６は読み出
し状態とな夛、アドレスバスを介して与えられたアドレ
ス信号によって指定された番地のライトプロテクトデー
タを出力する。

■ライトプロテクトデータは、第ルジスタ１４に並列に
接続されるセレクタ１６に出力される。

しかし、第ルジスタ１４の出力は、第３の状態でハイイ
ンピーダンスであるので、第ルジスタ１４は、８−ＲＡ
Ｍ１６の出力に影響を与えるなどのこと、例えば５−Ｒ
ＡＭ１６から出力された信号が第ルジスタ１４の出力に
入るようなこと、はない。

■セレクタ１５は、例えば、８ビツトなどのプロテクト
データから主メモリ各部に与えるプロテクト情報として
、所定の１ビツトを選択する。

■当該１ビットは、主メモリ４の几Ａｓ端子にデコーダ
３を介して与えられる。

■スタート信号と同時に、ＣＰＵＩからアドレスバスヲ
介して、アクセスプロテクト用のアドレスが指定され、
アクセスプロテクトデータが読み出される。

■アクセスプロテクトデータは、セレクタ１５に出力さ
れ、所定の１ビツトが選択される。

■この１ビツトは、主メモリ４のＣＡ８端子にデコーダ
３を介して与えられる。

ｇｃＡｓ端子にアクセスプロテクトデータが与えられる
と、主メモリ４のＣＡＳ信号はインヒビットされ、主メ
モリ４には、ＲＡＳ信号のみが加えられる。つマシ、主
メモリ４に対しては、リフレッシュと同様の動作をする
だけで、リード／ライトは行なわれず、所定の番地のデ
ータの保眼を行なう。

０スタ一ト信号が「１」となると、メモリサイクルは、
終了する。

発明の効果 本発明によれば、従来アクセスプロテクトデータ用メモ
リとライトプロテクト用２側のメモリを用いて構成され
てい友メモリ制御装置のメモリが１個で事が足シるよう
になる為、 主メモリと同品種のメモリを用いれば、部品管理が楽に
なる。又、制御装置内メモリのメモリ領域の利用効率も
大幅に向上する。

さらに、制御装置としてのハードウェア的割合が小さく
なシ、システム全体としてのバランスがとシやすくなる
。

以上によシ、メモリ制御装置のコストダウンを実現する
ものである。

以上説明したように、本発明は、従来性なわれていたメ
モリ制御装置が有する種々の欠点を合理的、かつ簡単に
除去することを４Ｉ微とするものである。

【図面の簡単な説明】

第１図は一般的な計算機システムの内部構成を示すブロ
ック図、第２図は第１ｇ１Ｋおけるメモリ制御装置の内
部構成を示すブロック図、第３図は第２図に示した例の
動作を示すタイミング図、第４図は本発明実施例を示す
ブロックＩＩ、！ｓ図は本発明実施例の動作を示すリー
ドサイクル図、第６図は本発明実施例の動作を示すライ
トサイクル図である。 １・・・ＣＰＵ　　　　　　　　２・・・メモリ制御装
置３・・・デコーダ　　　　　　４・・・主メモリ５・
°°メモリ回路　　　　　６・・・第１メモリ７・・・
第１セレクタ　　　　　８・・・ｊＩ２メモリ９・・・
第２セレクタ １０・・・リード／ライトコントロール回路１１・・・
コマンドデコーダ　　１２・・・信号発生回路１３・・
・モード切替回路　　　１４・・・第２レジスタ１５・
・・セレクタ　　　　　　１６・・・５−ＲＡＭ１７・
・・第２レジスタ 代理人　弁理士　　則　　近　　憲　　佑（ほか１名）

Claims (1)

1. 【特許請求の範囲】 リード／ライトコントロール回路の制御によって、ＣＰ
   Ｕのデータバスより、アクセスプロテクトデータ及びラ
   イトプロテクトデータを順次取込み、ラッチするトライ
   ステートタイプの出力を有する第１のレジスタと、 前記リード／ライトコント、ロール回路の制御により、
   プロテクトデータを保持するプロテクトデータ用メモリ
   と、 該プロテクトデータ用メモリから読み出されたデータビ
   ットより、所定の１ビツトをプロテクト情報として選択
   し、メモリに出力するセレクタと、該セレクタから順次
   出力されるプロテクト情報を保持し、前記メモリに与え
   る第２のレジスタと、前記第１のレジスタ及び前記プロ
   テクトデータ用メモリを制御する、前記リード／ライト
   コントロール回路を具備し、 該リード／ライトコントロール回路は、前記プロテクト
   データ用メモリが有するメモリ領域を部分し、該領域の
   一方はアクセスプロテクトデータ用、他方の領域はライ
   トプロテクトデータ用とする制御信号を発生することを
   特徴とするメモリ制御装置。