JPS63305447A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JPS63305447A JPS63305447A JP14110087A JP14110087A JPS63305447A JP S63305447 A JPS63305447 A JP S63305447A JP 14110087 A JP14110087 A JP 14110087A JP 14110087 A JP14110087 A JP 14110087A JP S63305447 A JPS63305447 A JP S63305447A
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- JP
- Japan
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- bus
- data
- address
- memory
- memory access
- Prior art date
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 96
- 230000002457 bidirectional effect Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御回路に関し、特に直接メモ
リアクセス（以下ＤＭＡと略す）によりデータブロック
の転送を行なうマイクロプロセッサシステムに於けるメ
モリアクセス制御回路に関する。
リアクセス（以下ＤＭＡと略す）によりデータブロック
の転送を行なうマイクロプロセッサシステムに於けるメ
モリアクセス制御回路に関する。
従来、この種のメモリアクセス制御回路は、マイクロプ
ロセッサからブリセント可能で、且つＤＭＡが１回行な
われる毎にカウント値が歩進されるカウンタに、ＤＭＡ
転送開始前にＤＭＡ転送の対象となるメモリエリアの先
頭アドレスをセントしておき、ＤＭＡを要求する回路が
バスの使用権を獲得することにより、上記カウンタのカ
ウント値を順次アドレスバス上に出力し、ＤＭＡを要求
する回路とメモリとの間でデータバスを介してデータの
転送を行なわせるようにしている。
ロセッサからブリセント可能で、且つＤＭＡが１回行な
われる毎にカウント値が歩進されるカウンタに、ＤＭＡ
転送開始前にＤＭＡ転送の対象となるメモリエリアの先
頭アドレスをセントしておき、ＤＭＡを要求する回路が
バスの使用権を獲得することにより、上記カウンタのカ
ウント値を順次アドレスバス上に出力し、ＤＭＡを要求
する回路とメモリとの間でデータバスを介してデータの
転送を行なわせるようにしている。
ところで、ＤＭＡによればデータを高速に転送すること
は可能になるが、ＤＭＡが行なわれている間は、マイク
ロプロセッサをはじめとする他のユニットはバスを使用
してデータを転送することができないため、ＤＭＡによ
るバスの占有率が大きくなると、システム全体の能力の
低下を招く問題がある。
は可能になるが、ＤＭＡが行なわれている間は、マイク
ロプロセッサをはじめとする他のユニットはバスを使用
してデータを転送することができないため、ＤＭＡによ
るバスの占有率が大きくなると、システム全体の能力の
低下を招く問題がある。
このような問題を解決するには、データバスのビット幅
を大きくして１回当たりの転送データ量を増加させるか
、或いはバスを複数用意してＤＭＡによるバスの占有を
少なくするようにすれば良いが、何れもシステム全体の
大幅な変更が必要で、ハードウェアを複雑化する問題が
ある。
を大きくして１回当たりの転送データ量を増加させるか
、或いはバスを複数用意してＤＭＡによるバスの占有を
少なくするようにすれば良いが、何れもシステム全体の
大幅な変更が必要で、ハードウェアを複雑化する問題が
ある。
本発明は前述の如き問題点を解決したものであり、その
目的はシステムの大幅な変更を行なうことなく、ＤＭＡ
１回当たりの転送データ量を増加できるようにするこ
とにある。
目的はシステムの大幅な変更を行なうことなく、ＤＭＡ
１回当たりの転送データ量を増加できるようにするこ
とにある。
本発明は前述の如き問題点を解決するため、アドレスバ
ス及びデータバスに接続されたマイクロプロセッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第１．第２のメモリを含む読出
し書込み可能なメモリと、該読出し書込み可能なメモリ
に対してＤＭＡを行なう前記アドレスバス及びデータバ
スに接続されたＤＭＡ要求回路とを含むマイクロプロセ
ッサシステムに於いて、 前記メモリアクセス制御回路を、 前記マイクロプロセッサよりプリセット可能で、且つＤ
ＭＡが１回行なわれる毎に歩進されるカウンタと、 ＤＭＡ時には前記第１．第２のメモリの双方を選択し、
非ＤＭＡ時には前記アドレスバス上の値に基づいて前記
第１．第２のメモリの内の一方を選択するメモリ選択手
段と、 ＤＭＡ時には前記第１．第２のメモリにアドレス信号と
して前記カウンタのカウント値を加え、非Ｄ Ｍ Ａ時
には前記第１．第２のメモリにアドレス信号として前記
アドレスバス上の値を加えるアドレス選択手段と、 ＤＭＡ時には前記第１．第２のメモリの何れか一方のデ
ータ入出力端子を前記データバスに接続すると共に他方
のメモリのデータ入出力端子を前記アドレスバスに接続
し、非ＤＭＡ時には前記第１、第２のメモリ双方のデー
タ入出力端子を前記データバスに接続する接続切換手段
とから構成する。
ス及びデータバスに接続されたマイクロプロセッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第１．第２のメモリを含む読出
し書込み可能なメモリと、該読出し書込み可能なメモリ
に対してＤＭＡを行なう前記アドレスバス及びデータバ
スに接続されたＤＭＡ要求回路とを含むマイクロプロセ
ッサシステムに於いて、 前記メモリアクセス制御回路を、 前記マイクロプロセッサよりプリセット可能で、且つＤ
ＭＡが１回行なわれる毎に歩進されるカウンタと、 ＤＭＡ時には前記第１．第２のメモリの双方を選択し、
非ＤＭＡ時には前記アドレスバス上の値に基づいて前記
第１．第２のメモリの内の一方を選択するメモリ選択手
段と、 ＤＭＡ時には前記第１．第２のメモリにアドレス信号と
して前記カウンタのカウント値を加え、非Ｄ Ｍ Ａ時
には前記第１．第２のメモリにアドレス信号として前記
アドレスバス上の値を加えるアドレス選択手段と、 ＤＭＡ時には前記第１．第２のメモリの何れか一方のデ
ータ入出力端子を前記データバスに接続すると共に他方
のメモリのデータ入出力端子を前記アドレスバスに接続
し、非ＤＭＡ時には前記第１、第２のメモリ双方のデー
タ入出力端子を前記データバスに接続する接続切換手段
とから構成する。
ＤＭＡ時には、選択手段は第１．第２のメモリの双方を
選択し、アドレス選択手段はＤＭＡが１回行なわれる毎
に歩進されるカウンタのカウント値をアドレス信号とし
て第１．第２のメモリに加え、接続切換手段は第１．第
２のメモリの内の何れか一方のデータ入出力端子をアド
レスバスに接続し、他方のデータ入出力端子をデータバ
スに接続する。従って、ＤＭＡ時にはデータバス及びア
ドレスバスの双方をデータの転送用に使用してデータを
転送することが可能となる。また、非ＤＭＡ時には、メ
モリ選択手段はアドレスバス上の値に従って第１．第２
のメモリの内の何れか一方を選択し、アドレス選択手段
はアドレスバス上の値をアドレス信号として第１．第２
のメモリに加え、接続切換手段は第１．第２のメモリの
データ入出力端子をデータバスに接続する。従って、非
ＤＭＡ時には通常のメモリアクセスと同様にデータが転
送される。
選択し、アドレス選択手段はＤＭＡが１回行なわれる毎
に歩進されるカウンタのカウント値をアドレス信号とし
て第１．第２のメモリに加え、接続切換手段は第１．第
２のメモリの内の何れか一方のデータ入出力端子をアド
レスバスに接続し、他方のデータ入出力端子をデータバ
スに接続する。従って、ＤＭＡ時にはデータバス及びア
ドレスバスの双方をデータの転送用に使用してデータを
転送することが可能となる。また、非ＤＭＡ時には、メ
モリ選択手段はアドレスバス上の値に従って第１．第２
のメモリの内の何れか一方を選択し、アドレス選択手段
はアドレスバス上の値をアドレス信号として第１．第２
のメモリに加え、接続切換手段は第１．第２のメモリの
データ入出力端子をデータバスに接続する。従って、非
ＤＭＡ時には通常のメモリアクセスと同様にデータが転
送される。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明のメモリアクセス制御回路を使用したマ
イクロプロセッサシステムの一例を示すブロック図であ
る。
イクロプロセッサシステムの一例を示すブロック図であ
る。
アドレスバス６及びデータバス７にはマイクロプロセッ
サ１．メモリアクセス制御回路３及び回路ユニット４が
接続され、読出し書込み可能なメモリ５はメモリアクセ
ス制御回路３を介してアドレスバス６及びデータバス７
に接続されている。
サ１．メモリアクセス制御回路３及び回路ユニット４が
接続され、読出し書込み可能なメモリ５はメモリアクセ
ス制御回路３を介してアドレスバス６及びデータバス７
に接続されている。
尚、回路ユニット４はメモリ５との間でＤＭＡによるデ
ータ転送を行なうものであり、ＤＭＡによりメモリ５に
データを書込む場合は、アドレスバス６、データバス７
の双方にデータを出力し、ＤＭＡによりメモリ５からデ
ータを読込む場合はアドレスバス６、データバス７上の
信号をデータとして取込むものである。また、アドレス
バス６のビット幅はデータバス７のビット幅以上のもの
である。また、バス上での競合を防ぐため、優先制御回
路２が設けられており、回路ユニット４はメモリ５との
間でＤＭＡによるデータ転送を行なう場合は優先制御回
路２に対してバス使用要求信号１０を出力し、優先制御
回路２からバス使用許可信号１１を受けてはじめてＤＭ
Ａの動作を行なう、また、マイクロプロセッサ１も同様
に、バスを使用する場合は優先制御回路２に対してバス
使用要求信号８を出力し、優先制御回路２からバス使用
許可信号９を受けてはじめてバスを使用する。また、優
先制御回路２から回路ユニット４に対するバス使用許可
信号１１はメモリアクセス制御回路３にも加えられてお
り、メモリアクセス制御回路３はバス使用許可信号１１
の状態に応じて動作を切換える。
ータ転送を行なうものであり、ＤＭＡによりメモリ５に
データを書込む場合は、アドレスバス６、データバス７
の双方にデータを出力し、ＤＭＡによりメモリ５からデ
ータを読込む場合はアドレスバス６、データバス７上の
信号をデータとして取込むものである。また、アドレス
バス６のビット幅はデータバス７のビット幅以上のもの
である。また、バス上での競合を防ぐため、優先制御回
路２が設けられており、回路ユニット４はメモリ５との
間でＤＭＡによるデータ転送を行なう場合は優先制御回
路２に対してバス使用要求信号１０を出力し、優先制御
回路２からバス使用許可信号１１を受けてはじめてＤＭ
Ａの動作を行なう、また、マイクロプロセッサ１も同様
に、バスを使用する場合は優先制御回路２に対してバス
使用要求信号８を出力し、優先制御回路２からバス使用
許可信号９を受けてはじめてバスを使用する。また、優
先制御回路２から回路ユニット４に対するバス使用許可
信号１１はメモリアクセス制御回路３にも加えられてお
り、メモリアクセス制御回路３はバス使用許可信号１１
の状態に応じて動作を切換える。
第１図は第２図に於けるメモリアクセス制御回路３とメ
モリ５との構成例を示す本発明の実施例のブロック図で
あり、アドレス選択手段として動作するデータセレクタ
１４と、メモリ選択手段として動作するデータセレクタ
１８と、接続切換手段として動作する双方向バッファ１
５．１６と、カウンタ１７とを含み、メモリ５は同一構
成の第１．第２のメモリ５−１．５−２から構成されて
いる。この第１．第２のメモリ５−１．５−２へのアド
レス空間の割当ては、メモリ５に割当てられたアドレス
空間の最下位ビットが偶数（“０”）のアドレスは第１
のメモリ５−１に割当てられ、最下位ビットが奇数（“
１”）のアドレスは第２のメモリ５−２に割当てられ、
且つアドレスの最下位ビットはチップセレクト信号とし
て使用される。尚、第１図に於いて、第２図と同一符号
は同一部分を表している。
モリ５との構成例を示す本発明の実施例のブロック図で
あり、アドレス選択手段として動作するデータセレクタ
１４と、メモリ選択手段として動作するデータセレクタ
１８と、接続切換手段として動作する双方向バッファ１
５．１６と、カウンタ１７とを含み、メモリ５は同一構
成の第１．第２のメモリ５−１．５−２から構成されて
いる。この第１．第２のメモリ５−１．５−２へのアド
レス空間の割当ては、メモリ５に割当てられたアドレス
空間の最下位ビットが偶数（“０”）のアドレスは第１
のメモリ５−１に割当てられ、最下位ビットが奇数（“
１”）のアドレスは第２のメモリ５−２に割当てられ、
且つアドレスの最下位ビットはチップセレクト信号とし
て使用される。尚、第１図に於いて、第２図と同一符号
は同一部分を表している。
データセレクタ１４．１８の選択指示入力端子には優先
制御回路２からのバス使用許可信号１１が加えられてお
り、データセレクタ１４はバス使用許可信号１１の状態
が回路ユニット４にバスの使用権を与えている状態の時
、即ちメモリ５と回路ユニット４との間でＤＭＡ転送が
行なわれている時はカウンタ１７のカウント値をアドレ
ス信号としてメモリ５−１．５−２に加え、バス使用許
可信号１１の状態が回路ユニット４にバスの使用権を与
えていない状態の時、即ちメモリ５と回路ユニット４と
の間でＤＭＡ転送が行なわれていない時はアドレスバス
６上のアドレス信号の内の最下位ビット１９を除いたも
のをアドレス信号としてメモリ５−１゜５−２に加える
。また、データセレクタ１８はバス使用許可信号１１の
状態が回路ユニット４にバスの使用権を与えていない状
態の時は、アドレスバス６上のアドレス信号の内の最下
位ビット１９及びそれを反転したものをそれぞれチップ
セレクト信号２１、２２としてメモリ５−１．５−２に
加え、バス使用許可信号１１の状態が回路ユニット４に
バスの使用権を与えている状態の時はチップセレクト信
号２１．２２を共にアクティブ（ｌ″）とする、従って
、メモリ５と回路ユニット４との間でＤＭＡ転送が行な
われている間はメモリ５−１．５−２双方のカウンタ１
７のカウント値対応のアドレスがアクセスされ、それ以
外の場合は、アドレスバス６上のアドレスが偶数番地で
あればメモリ５−１の対応するアドレスがアクセスされ
、アドレスバス６上のアドレスが奇数番地であればメモ
リ５−２の対応するアドレスがアクセスされることにな
る。
制御回路２からのバス使用許可信号１１が加えられてお
り、データセレクタ１４はバス使用許可信号１１の状態
が回路ユニット４にバスの使用権を与えている状態の時
、即ちメモリ５と回路ユニット４との間でＤＭＡ転送が
行なわれている時はカウンタ１７のカウント値をアドレ
ス信号としてメモリ５−１．５−２に加え、バス使用許
可信号１１の状態が回路ユニット４にバスの使用権を与
えていない状態の時、即ちメモリ５と回路ユニット４と
の間でＤＭＡ転送が行なわれていない時はアドレスバス
６上のアドレス信号の内の最下位ビット１９を除いたも
のをアドレス信号としてメモリ５−１゜５−２に加える
。また、データセレクタ１８はバス使用許可信号１１の
状態が回路ユニット４にバスの使用権を与えていない状
態の時は、アドレスバス６上のアドレス信号の内の最下
位ビット１９及びそれを反転したものをそれぞれチップ
セレクト信号２１、２２としてメモリ５−１．５−２に
加え、バス使用許可信号１１の状態が回路ユニット４に
バスの使用権を与えている状態の時はチップセレクト信
号２１．２２を共にアクティブ（ｌ″）とする、従って
、メモリ５と回路ユニット４との間でＤＭＡ転送が行な
われている間はメモリ５−１．５−２双方のカウンタ１
７のカウント値対応のアドレスがアクセスされ、それ以
外の場合は、アドレスバス６上のアドレスが偶数番地で
あればメモリ５−１の対応するアドレスがアクセスされ
、アドレスバス６上のアドレスが奇数番地であればメモ
リ５−２の対応するアドレスがアクセスされることにな
る。
カウンタ１７のプリセット入力端子はデータバス７に接
続され、マイクロプロセッサｌの入出力命令によって任
意の値をプリセットできるようになっており、ＤＭＡ転
送開始前にデータ転送の対象となるメモリエリアの先頭
アドレスがプリセントされる。また、カウンタ１７のカ
ウント（直はＤＭＡが１回行なわれる毎に「１」だけ歩
進される。
続され、マイクロプロセッサｌの入出力命令によって任
意の値をプリセットできるようになっており、ＤＭＡ転
送開始前にデータ転送の対象となるメモリエリアの先頭
アドレスがプリセントされる。また、カウンタ１７のカ
ウント（直はＤＭＡが１回行なわれる毎に「１」だけ歩
進される。
メモリ５−１のデータ入出力端子はデータバス７と直接
接続されているが、メモリ５−２のデータ入出力端子は
双方向バッファ１５．１６を介してデータバス７、アド
レスバス６の双方に接続されている。双方向バッファ１
５．１６の接続状態／非接続状態切換信号入力端子には
優先制御回路２からのバス使用許可信号１１が加えられ
ており、バス使用許可信号１１の状態が回路ユニット４
にバス使用権を与えている状態の時、即ちＤＭＡ時には
双方向バッファ１５．１６はそれぞれ非接続状態、接続
状態となり、メモリ５−２のデータ入出力端子をアドレ
スバス６に接続し、バス使用許可信号１１の状態が回路
ユニット４にバス使用権を与えていない状態の時、即ち
ＤＭＡ時以外には双方向バッファ１５゜１６はそれぞれ
接続状態、非接続状態となり、メモリ５−２のデータ入
出力端子をデータバス７に接続する。
接続されているが、メモリ５−２のデータ入出力端子は
双方向バッファ１５．１６を介してデータバス７、アド
レスバス６の双方に接続されている。双方向バッファ１
５．１６の接続状態／非接続状態切換信号入力端子には
優先制御回路２からのバス使用許可信号１１が加えられ
ており、バス使用許可信号１１の状態が回路ユニット４
にバス使用権を与えている状態の時、即ちＤＭＡ時には
双方向バッファ１５．１６はそれぞれ非接続状態、接続
状態となり、メモリ５−２のデータ入出力端子をアドレ
スバス６に接続し、バス使用許可信号１１の状態が回路
ユニット４にバス使用権を与えていない状態の時、即ち
ＤＭＡ時以外には双方向バッファ１５゜１６はそれぞれ
接続状態、非接続状態となり、メモリ５−２のデータ入
出力端子をデータバス７に接続する。
従って、回路ユニット４とメモリ５とでＤＭＡ転送を行
なっている間は、メモリ５−１．５−２双方のカウンタ
１７のカウント値対応のアドレスがアクセスされ、メモ
リ５−１．５−２の上記アドレスにそれぞれデータバス
７、アドレスバス６上のデータを書込むこと及びメモリ
５−１．５−２の上記アドレスに格納されているデータ
をそれぞれデータバス７、アドレスバス６に読出すこと
が可能となる。即ち、本実施例によれば、１回のＤＭＡ
で２ワードのデータを転送することが可能となるので、
ＤＭＡによるバスの占有時間を少ないものとすることが
可能となる。また、マイクロプロセッサ１からメモリ５
をアクセスする場合は、通常のバス接続となるので、ワ
ード単位の読出し。
なっている間は、メモリ５−１．５−２双方のカウンタ
１７のカウント値対応のアドレスがアクセスされ、メモ
リ５−１．５−２の上記アドレスにそれぞれデータバス
７、アドレスバス６上のデータを書込むこと及びメモリ
５−１．５−２の上記アドレスに格納されているデータ
をそれぞれデータバス７、アドレスバス６に読出すこと
が可能となる。即ち、本実施例によれば、１回のＤＭＡ
で２ワードのデータを転送することが可能となるので、
ＤＭＡによるバスの占有時間を少ないものとすることが
可能となる。また、マイクロプロセッサ１からメモリ５
をアクセスする場合は、通常のバス接続となるので、ワ
ード単位の読出し。
書込みを行なうことができる。
以上説明したように、本発明は、ＤＭＡ時には第１．第
２のメモリの何れか一方のデータ入出力端子をアドレス
バスに接続し、他方のデータ入出力端子をデータバスに
接続するようにしたものであり、アドレスバス及びデー
タバスの双方を用いてデータを転送することができるの
で、バス構造を何等変更することなく、同じデータ量の
ＤＭＡ転送を従来より少ないバス占有時間で実現できる
効果がある。
２のメモリの何れか一方のデータ入出力端子をアドレス
バスに接続し、他方のデータ入出力端子をデータバスに
接続するようにしたものであり、アドレスバス及びデー
タバスの双方を用いてデータを転送することができるの
で、バス構造を何等変更することなく、同じデータ量の
ＤＭＡ転送を従来より少ないバス占有時間で実現できる
効果がある。
第１図は本発明の実施例のブロック図及び、第２図は本
発明のメモリアクセス制御回路を使用したマイクロプロ
セッサシステムの一例を示すブロック図である。 図に於いて、１・・・マイクロプロセッサ、２・・・優
先制御回路、３・・・メモリアクセス制御回路、４・・
・回路ユニット、５・・・メモリ、５−１．５−２・・
・メモリ、６・・・アドレスバス、７・・・データバス
、１４゜１８・・・データセレクタ、１５．１６・・・
双方向バッファ、１７・・・カウンタ。
発明のメモリアクセス制御回路を使用したマイクロプロ
セッサシステムの一例を示すブロック図である。 図に於いて、１・・・マイクロプロセッサ、２・・・優
先制御回路、３・・・メモリアクセス制御回路、４・・
・回路ユニット、５・・・メモリ、５−１．５−２・・
・メモリ、６・・・アドレスバス、７・・・データバス
、１４゜１８・・・データセレクタ、１５．１６・・・
双方向バッファ、１７・・・カウンタ。
Claims (1)
- 【特許請求の範囲】 アドレスバス及びデータバスに接続されたマイクロプロ
セッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第１、第２のメモリを含む読出
し書込み可能なメモリと、 該読出し書込み可能なメモリに対して直接メモリアクセ
スを行なう前記アドレスバス及びデータバスに接続され
た直接メモリアクセス要求回路とを含むマイクロプロセ
ッサシステムに於いて、前記メモリアクセス制御回路は
、 前記マイクロプロセッサよりプリセット可能で、且つ直
接メモリアクセスが１回行なわれる毎に歩進されるカウ
ンタと、 直接メモリアクセス時には前記第１、第２のメモリの双
方を選択し、非直接メモリアクセス時には前記アドレス
バス上の値に基づいて前記第１、第２のメモリの内の一
方を選択するメモリ選択手段と、 直接メモリアクセス時には前記第１、第２のメモリにア
ドレス信号として前記カウンタのカウント値を加え、非
直接メモリアクセス時には前記第１、第２のメモリにア
ドレス信号として前記アドレスバス上の値を加えるアド
レス選択手段と、直接メモリアクセス時には前記第１、
第２のメモリの何れか一方のデータ入出力端子を前記デ
ータバスに接続すると共に他方のメモリのデータ入出力
端子を前記アドレスバスに接続し、非直接メモリアクセ
ス時には前記第１、第２のメモリ双方のデータ入出力端
子を前記データバスに接続する接続切換手段とを具備し
たことを特徴とするメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14110087A JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14110087A JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305447A true JPS63305447A (ja) | 1988-12-13 |
Family
ID=15284189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14110087A Pending JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378426A2 (en) * | 1989-01-13 | 1990-07-18 | International Business Machines Corporation | Data transfer using bus address lines |
| WO2001065384A1 (fr) | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
-
1987
- 1987-06-05 JP JP14110087A patent/JPS63305447A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378426A2 (en) * | 1989-01-13 | 1990-07-18 | International Business Machines Corporation | Data transfer using bus address lines |
| EP0378426A3 (en) * | 1989-01-13 | 1991-04-03 | International Business Machines Corporation | Data transfer using bus address lines |
| WO2001065384A1 (fr) | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
| EP1195690A1 (en) * | 2000-03-03 | 2002-04-10 | Sony Computer Entertainment Inc. | Entertainment device |
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