JPS63305447A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
- Publication number
- JPS63305447A JPS63305447A JP14110087A JP14110087A JPS63305447A JP S63305447 A JPS63305447 A JP S63305447A JP 14110087 A JP14110087 A JP 14110087A JP 14110087 A JP14110087 A JP 14110087A JP S63305447 A JPS63305447 A JP S63305447A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- address
- memory
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 96
- 230000002457 bidirectional effect Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御回路に関し、特に直接メモ
リアクセス(以下DMAと略す)によりデータブロック
の転送を行なうマイクロプロセッサシステムに於けるメ
モリアクセス制御回路に関する。
リアクセス(以下DMAと略す)によりデータブロック
の転送を行なうマイクロプロセッサシステムに於けるメ
モリアクセス制御回路に関する。
従来、この種のメモリアクセス制御回路は、マイクロプ
ロセッサからブリセント可能で、且つDMAが1回行な
われる毎にカウント値が歩進されるカウンタに、DMA
転送開始前にDMA転送の対象となるメモリエリアの先
頭アドレスをセントしておき、DMAを要求する回路が
バスの使用権を獲得することにより、上記カウンタのカ
ウント値を順次アドレスバス上に出力し、DMAを要求
する回路とメモリとの間でデータバスを介してデータの
転送を行なわせるようにしている。
ロセッサからブリセント可能で、且つDMAが1回行な
われる毎にカウント値が歩進されるカウンタに、DMA
転送開始前にDMA転送の対象となるメモリエリアの先
頭アドレスをセントしておき、DMAを要求する回路が
バスの使用権を獲得することにより、上記カウンタのカ
ウント値を順次アドレスバス上に出力し、DMAを要求
する回路とメモリとの間でデータバスを介してデータの
転送を行なわせるようにしている。
ところで、DMAによればデータを高速に転送すること
は可能になるが、DMAが行なわれている間は、マイク
ロプロセッサをはじめとする他のユニットはバスを使用
してデータを転送することができないため、DMAによ
るバスの占有率が大きくなると、システム全体の能力の
低下を招く問題がある。
は可能になるが、DMAが行なわれている間は、マイク
ロプロセッサをはじめとする他のユニットはバスを使用
してデータを転送することができないため、DMAによ
るバスの占有率が大きくなると、システム全体の能力の
低下を招く問題がある。
このような問題を解決するには、データバスのビット幅
を大きくして1回当たりの転送データ量を増加させるか
、或いはバスを複数用意してDMAによるバスの占有を
少なくするようにすれば良いが、何れもシステム全体の
大幅な変更が必要で、ハードウェアを複雑化する問題が
ある。
を大きくして1回当たりの転送データ量を増加させるか
、或いはバスを複数用意してDMAによるバスの占有を
少なくするようにすれば良いが、何れもシステム全体の
大幅な変更が必要で、ハードウェアを複雑化する問題が
ある。
本発明は前述の如き問題点を解決したものであり、その
目的はシステムの大幅な変更を行なうことなく、DMA
1回当たりの転送データ量を増加できるようにするこ
とにある。
目的はシステムの大幅な変更を行なうことなく、DMA
1回当たりの転送データ量を増加できるようにするこ
とにある。
本発明は前述の如き問題点を解決するため、アドレスバ
ス及びデータバスに接続されたマイクロプロセッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第1.第2のメモリを含む読出
し書込み可能なメモリと、該読出し書込み可能なメモリ
に対してDMAを行なう前記アドレスバス及びデータバ
スに接続されたDMA要求回路とを含むマイクロプロセ
ッサシステムに於いて、 前記メモリアクセス制御回路を、 前記マイクロプロセッサよりプリセット可能で、且つD
MAが1回行なわれる毎に歩進されるカウンタと、 DMA時には前記第1.第2のメモリの双方を選択し、
非DMA時には前記アドレスバス上の値に基づいて前記
第1.第2のメモリの内の一方を選択するメモリ選択手
段と、 DMA時には前記第1.第2のメモリにアドレス信号と
して前記カウンタのカウント値を加え、非D M A時
には前記第1.第2のメモリにアドレス信号として前記
アドレスバス上の値を加えるアドレス選択手段と、 DMA時には前記第1.第2のメモリの何れか一方のデ
ータ入出力端子を前記データバスに接続すると共に他方
のメモリのデータ入出力端子を前記アドレスバスに接続
し、非DMA時には前記第1、第2のメモリ双方のデー
タ入出力端子を前記データバスに接続する接続切換手段
とから構成する。
ス及びデータバスに接続されたマイクロプロセッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第1.第2のメモリを含む読出
し書込み可能なメモリと、該読出し書込み可能なメモリ
に対してDMAを行なう前記アドレスバス及びデータバ
スに接続されたDMA要求回路とを含むマイクロプロセ
ッサシステムに於いて、 前記メモリアクセス制御回路を、 前記マイクロプロセッサよりプリセット可能で、且つD
MAが1回行なわれる毎に歩進されるカウンタと、 DMA時には前記第1.第2のメモリの双方を選択し、
非DMA時には前記アドレスバス上の値に基づいて前記
第1.第2のメモリの内の一方を選択するメモリ選択手
段と、 DMA時には前記第1.第2のメモリにアドレス信号と
して前記カウンタのカウント値を加え、非D M A時
には前記第1.第2のメモリにアドレス信号として前記
アドレスバス上の値を加えるアドレス選択手段と、 DMA時には前記第1.第2のメモリの何れか一方のデ
ータ入出力端子を前記データバスに接続すると共に他方
のメモリのデータ入出力端子を前記アドレスバスに接続
し、非DMA時には前記第1、第2のメモリ双方のデー
タ入出力端子を前記データバスに接続する接続切換手段
とから構成する。
DMA時には、選択手段は第1.第2のメモリの双方を
選択し、アドレス選択手段はDMAが1回行なわれる毎
に歩進されるカウンタのカウント値をアドレス信号とし
て第1.第2のメモリに加え、接続切換手段は第1.第
2のメモリの内の何れか一方のデータ入出力端子をアド
レスバスに接続し、他方のデータ入出力端子をデータバ
スに接続する。従って、DMA時にはデータバス及びア
ドレスバスの双方をデータの転送用に使用してデータを
転送することが可能となる。また、非DMA時には、メ
モリ選択手段はアドレスバス上の値に従って第1.第2
のメモリの内の何れか一方を選択し、アドレス選択手段
はアドレスバス上の値をアドレス信号として第1.第2
のメモリに加え、接続切換手段は第1.第2のメモリの
データ入出力端子をデータバスに接続する。従って、非
DMA時には通常のメモリアクセスと同様にデータが転
送される。
選択し、アドレス選択手段はDMAが1回行なわれる毎
に歩進されるカウンタのカウント値をアドレス信号とし
て第1.第2のメモリに加え、接続切換手段は第1.第
2のメモリの内の何れか一方のデータ入出力端子をアド
レスバスに接続し、他方のデータ入出力端子をデータバ
スに接続する。従って、DMA時にはデータバス及びア
ドレスバスの双方をデータの転送用に使用してデータを
転送することが可能となる。また、非DMA時には、メ
モリ選択手段はアドレスバス上の値に従って第1.第2
のメモリの内の何れか一方を選択し、アドレス選択手段
はアドレスバス上の値をアドレス信号として第1.第2
のメモリに加え、接続切換手段は第1.第2のメモリの
データ入出力端子をデータバスに接続する。従って、非
DMA時には通常のメモリアクセスと同様にデータが転
送される。
次に本発明の実施例について図面を参照して説明する。
第2図は本発明のメモリアクセス制御回路を使用したマ
イクロプロセッサシステムの一例を示すブロック図であ
る。
イクロプロセッサシステムの一例を示すブロック図であ
る。
アドレスバス6及びデータバス7にはマイクロプロセッ
サ1.メモリアクセス制御回路3及び回路ユニット4が
接続され、読出し書込み可能なメモリ5はメモリアクセ
ス制御回路3を介してアドレスバス6及びデータバス7
に接続されている。
サ1.メモリアクセス制御回路3及び回路ユニット4が
接続され、読出し書込み可能なメモリ5はメモリアクセ
ス制御回路3を介してアドレスバス6及びデータバス7
に接続されている。
尚、回路ユニット4はメモリ5との間でDMAによるデ
ータ転送を行なうものであり、DMAによりメモリ5に
データを書込む場合は、アドレスバス6、データバス7
の双方にデータを出力し、DMAによりメモリ5からデ
ータを読込む場合はアドレスバス6、データバス7上の
信号をデータとして取込むものである。また、アドレス
バス6のビット幅はデータバス7のビット幅以上のもの
である。また、バス上での競合を防ぐため、優先制御回
路2が設けられており、回路ユニット4はメモリ5との
間でDMAによるデータ転送を行なう場合は優先制御回
路2に対してバス使用要求信号10を出力し、優先制御
回路2からバス使用許可信号11を受けてはじめてDM
Aの動作を行なう、また、マイクロプロセッサ1も同様
に、バスを使用する場合は優先制御回路2に対してバス
使用要求信号8を出力し、優先制御回路2からバス使用
許可信号9を受けてはじめてバスを使用する。また、優
先制御回路2から回路ユニット4に対するバス使用許可
信号11はメモリアクセス制御回路3にも加えられてお
り、メモリアクセス制御回路3はバス使用許可信号11
の状態に応じて動作を切換える。
ータ転送を行なうものであり、DMAによりメモリ5に
データを書込む場合は、アドレスバス6、データバス7
の双方にデータを出力し、DMAによりメモリ5からデ
ータを読込む場合はアドレスバス6、データバス7上の
信号をデータとして取込むものである。また、アドレス
バス6のビット幅はデータバス7のビット幅以上のもの
である。また、バス上での競合を防ぐため、優先制御回
路2が設けられており、回路ユニット4はメモリ5との
間でDMAによるデータ転送を行なう場合は優先制御回
路2に対してバス使用要求信号10を出力し、優先制御
回路2からバス使用許可信号11を受けてはじめてDM
Aの動作を行なう、また、マイクロプロセッサ1も同様
に、バスを使用する場合は優先制御回路2に対してバス
使用要求信号8を出力し、優先制御回路2からバス使用
許可信号9を受けてはじめてバスを使用する。また、優
先制御回路2から回路ユニット4に対するバス使用許可
信号11はメモリアクセス制御回路3にも加えられてお
り、メモリアクセス制御回路3はバス使用許可信号11
の状態に応じて動作を切換える。
第1図は第2図に於けるメモリアクセス制御回路3とメ
モリ5との構成例を示す本発明の実施例のブロック図で
あり、アドレス選択手段として動作するデータセレクタ
14と、メモリ選択手段として動作するデータセレクタ
18と、接続切換手段として動作する双方向バッファ1
5.16と、カウンタ17とを含み、メモリ5は同一構
成の第1.第2のメモリ5−1.5−2から構成されて
いる。この第1.第2のメモリ5−1.5−2へのアド
レス空間の割当ては、メモリ5に割当てられたアドレス
空間の最下位ビットが偶数(“0”)のアドレスは第1
のメモリ5−1に割当てられ、最下位ビットが奇数(“
1”)のアドレスは第2のメモリ5−2に割当てられ、
且つアドレスの最下位ビットはチップセレクト信号とし
て使用される。尚、第1図に於いて、第2図と同一符号
は同一部分を表している。
モリ5との構成例を示す本発明の実施例のブロック図で
あり、アドレス選択手段として動作するデータセレクタ
14と、メモリ選択手段として動作するデータセレクタ
18と、接続切換手段として動作する双方向バッファ1
5.16と、カウンタ17とを含み、メモリ5は同一構
成の第1.第2のメモリ5−1.5−2から構成されて
いる。この第1.第2のメモリ5−1.5−2へのアド
レス空間の割当ては、メモリ5に割当てられたアドレス
空間の最下位ビットが偶数(“0”)のアドレスは第1
のメモリ5−1に割当てられ、最下位ビットが奇数(“
1”)のアドレスは第2のメモリ5−2に割当てられ、
且つアドレスの最下位ビットはチップセレクト信号とし
て使用される。尚、第1図に於いて、第2図と同一符号
は同一部分を表している。
データセレクタ14.18の選択指示入力端子には優先
制御回路2からのバス使用許可信号11が加えられてお
り、データセレクタ14はバス使用許可信号11の状態
が回路ユニット4にバスの使用権を与えている状態の時
、即ちメモリ5と回路ユニット4との間でDMA転送が
行なわれている時はカウンタ17のカウント値をアドレ
ス信号としてメモリ5−1.5−2に加え、バス使用許
可信号11の状態が回路ユニット4にバスの使用権を与
えていない状態の時、即ちメモリ5と回路ユニット4と
の間でDMA転送が行なわれていない時はアドレスバス
6上のアドレス信号の内の最下位ビット19を除いたも
のをアドレス信号としてメモリ5−1゜5−2に加える
。また、データセレクタ18はバス使用許可信号11の
状態が回路ユニット4にバスの使用権を与えていない状
態の時は、アドレスバス6上のアドレス信号の内の最下
位ビット19及びそれを反転したものをそれぞれチップ
セレクト信号21、22としてメモリ5−1.5−2に
加え、バス使用許可信号11の状態が回路ユニット4に
バスの使用権を与えている状態の時はチップセレクト信
号21.22を共にアクティブ(l″)とする、従って
、メモリ5と回路ユニット4との間でDMA転送が行な
われている間はメモリ5−1.5−2双方のカウンタ1
7のカウント値対応のアドレスがアクセスされ、それ以
外の場合は、アドレスバス6上のアドレスが偶数番地で
あればメモリ5−1の対応するアドレスがアクセスされ
、アドレスバス6上のアドレスが奇数番地であればメモ
リ5−2の対応するアドレスがアクセスされることにな
る。
制御回路2からのバス使用許可信号11が加えられてお
り、データセレクタ14はバス使用許可信号11の状態
が回路ユニット4にバスの使用権を与えている状態の時
、即ちメモリ5と回路ユニット4との間でDMA転送が
行なわれている時はカウンタ17のカウント値をアドレ
ス信号としてメモリ5−1.5−2に加え、バス使用許
可信号11の状態が回路ユニット4にバスの使用権を与
えていない状態の時、即ちメモリ5と回路ユニット4と
の間でDMA転送が行なわれていない時はアドレスバス
6上のアドレス信号の内の最下位ビット19を除いたも
のをアドレス信号としてメモリ5−1゜5−2に加える
。また、データセレクタ18はバス使用許可信号11の
状態が回路ユニット4にバスの使用権を与えていない状
態の時は、アドレスバス6上のアドレス信号の内の最下
位ビット19及びそれを反転したものをそれぞれチップ
セレクト信号21、22としてメモリ5−1.5−2に
加え、バス使用許可信号11の状態が回路ユニット4に
バスの使用権を与えている状態の時はチップセレクト信
号21.22を共にアクティブ(l″)とする、従って
、メモリ5と回路ユニット4との間でDMA転送が行な
われている間はメモリ5−1.5−2双方のカウンタ1
7のカウント値対応のアドレスがアクセスされ、それ以
外の場合は、アドレスバス6上のアドレスが偶数番地で
あればメモリ5−1の対応するアドレスがアクセスされ
、アドレスバス6上のアドレスが奇数番地であればメモ
リ5−2の対応するアドレスがアクセスされることにな
る。
カウンタ17のプリセット入力端子はデータバス7に接
続され、マイクロプロセッサlの入出力命令によって任
意の値をプリセットできるようになっており、DMA転
送開始前にデータ転送の対象となるメモリエリアの先頭
アドレスがプリセントされる。また、カウンタ17のカ
ウント(直はDMAが1回行なわれる毎に「1」だけ歩
進される。
続され、マイクロプロセッサlの入出力命令によって任
意の値をプリセットできるようになっており、DMA転
送開始前にデータ転送の対象となるメモリエリアの先頭
アドレスがプリセントされる。また、カウンタ17のカ
ウント(直はDMAが1回行なわれる毎に「1」だけ歩
進される。
メモリ5−1のデータ入出力端子はデータバス7と直接
接続されているが、メモリ5−2のデータ入出力端子は
双方向バッファ15.16を介してデータバス7、アド
レスバス6の双方に接続されている。双方向バッファ1
5.16の接続状態/非接続状態切換信号入力端子には
優先制御回路2からのバス使用許可信号11が加えられ
ており、バス使用許可信号11の状態が回路ユニット4
にバス使用権を与えている状態の時、即ちDMA時には
双方向バッファ15.16はそれぞれ非接続状態、接続
状態となり、メモリ5−2のデータ入出力端子をアドレ
スバス6に接続し、バス使用許可信号11の状態が回路
ユニット4にバス使用権を与えていない状態の時、即ち
DMA時以外には双方向バッファ15゜16はそれぞれ
接続状態、非接続状態となり、メモリ5−2のデータ入
出力端子をデータバス7に接続する。
接続されているが、メモリ5−2のデータ入出力端子は
双方向バッファ15.16を介してデータバス7、アド
レスバス6の双方に接続されている。双方向バッファ1
5.16の接続状態/非接続状態切換信号入力端子には
優先制御回路2からのバス使用許可信号11が加えられ
ており、バス使用許可信号11の状態が回路ユニット4
にバス使用権を与えている状態の時、即ちDMA時には
双方向バッファ15.16はそれぞれ非接続状態、接続
状態となり、メモリ5−2のデータ入出力端子をアドレ
スバス6に接続し、バス使用許可信号11の状態が回路
ユニット4にバス使用権を与えていない状態の時、即ち
DMA時以外には双方向バッファ15゜16はそれぞれ
接続状態、非接続状態となり、メモリ5−2のデータ入
出力端子をデータバス7に接続する。
従って、回路ユニット4とメモリ5とでDMA転送を行
なっている間は、メモリ5−1.5−2双方のカウンタ
17のカウント値対応のアドレスがアクセスされ、メモ
リ5−1.5−2の上記アドレスにそれぞれデータバス
7、アドレスバス6上のデータを書込むこと及びメモリ
5−1.5−2の上記アドレスに格納されているデータ
をそれぞれデータバス7、アドレスバス6に読出すこと
が可能となる。即ち、本実施例によれば、1回のDMA
で2ワードのデータを転送することが可能となるので、
DMAによるバスの占有時間を少ないものとすることが
可能となる。また、マイクロプロセッサ1からメモリ5
をアクセスする場合は、通常のバス接続となるので、ワ
ード単位の読出し。
なっている間は、メモリ5−1.5−2双方のカウンタ
17のカウント値対応のアドレスがアクセスされ、メモ
リ5−1.5−2の上記アドレスにそれぞれデータバス
7、アドレスバス6上のデータを書込むこと及びメモリ
5−1.5−2の上記アドレスに格納されているデータ
をそれぞれデータバス7、アドレスバス6に読出すこと
が可能となる。即ち、本実施例によれば、1回のDMA
で2ワードのデータを転送することが可能となるので、
DMAによるバスの占有時間を少ないものとすることが
可能となる。また、マイクロプロセッサ1からメモリ5
をアクセスする場合は、通常のバス接続となるので、ワ
ード単位の読出し。
書込みを行なうことができる。
以上説明したように、本発明は、DMA時には第1.第
2のメモリの何れか一方のデータ入出力端子をアドレス
バスに接続し、他方のデータ入出力端子をデータバスに
接続するようにしたものであり、アドレスバス及びデー
タバスの双方を用いてデータを転送することができるの
で、バス構造を何等変更することなく、同じデータ量の
DMA転送を従来より少ないバス占有時間で実現できる
効果がある。
2のメモリの何れか一方のデータ入出力端子をアドレス
バスに接続し、他方のデータ入出力端子をデータバスに
接続するようにしたものであり、アドレスバス及びデー
タバスの双方を用いてデータを転送することができるの
で、バス構造を何等変更することなく、同じデータ量の
DMA転送を従来より少ないバス占有時間で実現できる
効果がある。
第1図は本発明の実施例のブロック図及び、第2図は本
発明のメモリアクセス制御回路を使用したマイクロプロ
セッサシステムの一例を示すブロック図である。 図に於いて、1・・・マイクロプロセッサ、2・・・優
先制御回路、3・・・メモリアクセス制御回路、4・・
・回路ユニット、5・・・メモリ、5−1.5−2・・
・メモリ、6・・・アドレスバス、7・・・データバス
、14゜18・・・データセレクタ、15.16・・・
双方向バッファ、17・・・カウンタ。
発明のメモリアクセス制御回路を使用したマイクロプロ
セッサシステムの一例を示すブロック図である。 図に於いて、1・・・マイクロプロセッサ、2・・・優
先制御回路、3・・・メモリアクセス制御回路、4・・
・回路ユニット、5・・・メモリ、5−1.5−2・・
・メモリ、6・・・アドレスバス、7・・・データバス
、14゜18・・・データセレクタ、15.16・・・
双方向バッファ、17・・・カウンタ。
Claims (1)
- 【特許請求の範囲】 アドレスバス及びデータバスに接続されたマイクロプロ
セッサと、 メモリアクセス制御回路を介して前記アドレスバス及び
データバスに接続された第1、第2のメモリを含む読出
し書込み可能なメモリと、 該読出し書込み可能なメモリに対して直接メモリアクセ
スを行なう前記アドレスバス及びデータバスに接続され
た直接メモリアクセス要求回路とを含むマイクロプロセ
ッサシステムに於いて、前記メモリアクセス制御回路は
、 前記マイクロプロセッサよりプリセット可能で、且つ直
接メモリアクセスが1回行なわれる毎に歩進されるカウ
ンタと、 直接メモリアクセス時には前記第1、第2のメモリの双
方を選択し、非直接メモリアクセス時には前記アドレス
バス上の値に基づいて前記第1、第2のメモリの内の一
方を選択するメモリ選択手段と、 直接メモリアクセス時には前記第1、第2のメモリにア
ドレス信号として前記カウンタのカウント値を加え、非
直接メモリアクセス時には前記第1、第2のメモリにア
ドレス信号として前記アドレスバス上の値を加えるアド
レス選択手段と、直接メモリアクセス時には前記第1、
第2のメモリの何れか一方のデータ入出力端子を前記デ
ータバスに接続すると共に他方のメモリのデータ入出力
端子を前記アドレスバスに接続し、非直接メモリアクセ
ス時には前記第1、第2のメモリ双方のデータ入出力端
子を前記データバスに接続する接続切換手段とを具備し
たことを特徴とするメモリアクセス制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14110087A JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14110087A JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63305447A true JPS63305447A (ja) | 1988-12-13 |
Family
ID=15284189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14110087A Pending JPS63305447A (ja) | 1987-06-05 | 1987-06-05 | メモリアクセス制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63305447A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0378426A2 (en) * | 1989-01-13 | 1990-07-18 | International Business Machines Corporation | Data transfer using bus address lines |
WO2001065384A1 (fr) | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
-
1987
- 1987-06-05 JP JP14110087A patent/JPS63305447A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0378426A2 (en) * | 1989-01-13 | 1990-07-18 | International Business Machines Corporation | Data transfer using bus address lines |
EP0378426A3 (en) * | 1989-01-13 | 1991-04-03 | International Business Machines Corporation | Data transfer using bus address lines |
WO2001065384A1 (fr) | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
EP1195690A1 (en) * | 2000-03-03 | 2002-04-10 | Sony Computer Entertainment Inc. | Entertainment device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6374244B1 (en) | Data transfer device | |
JPS63305447A (ja) | メモリアクセス制御回路 | |
JPH10262272A (ja) | 時分割多重化通信媒体の簡単なインターフェース | |
JPH0546527A (ja) | デユアルポートメモリ回路 | |
JP3618249B2 (ja) | データ転送装置 | |
JPS61217858A (ja) | デ−タ伝送装置 | |
JPH0432950A (ja) | バス制御装置 | |
JPH01291343A (ja) | メモリ管理装置 | |
JPS62241045A (ja) | 記憶装置 | |
KR20010050234A (ko) | 메모리(mem)와 결합한 데이터 처리용 디바이스 | |
JPH02123594A (ja) | 2ポートram | |
JPS63142455A (ja) | 半導体記憶装置 | |
JPH0235551A (ja) | チャネル装置におけるアドレス変換方式 | |
EP1459191B1 (en) | Communication bus system | |
JPH024020B2 (ja) | ||
JP3233470B2 (ja) | コンピュータシステム | |
JPH0370052A (ja) | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 | |
JPS6217879Y2 (ja) | ||
JPS63206855A (ja) | デ−タ転送装置 | |
JPH08235054A (ja) | 共有メモリ | |
JPS60159954A (ja) | メモリ制御方式 | |
JPS6383854A (ja) | デ−タ転送回路 | |
JPH04205452A (ja) | Dmaコントローラ | |
JPH0221376A (ja) | 画像処理システム | |
JPH0764849A (ja) | プロセッサの共有メモリ制御装置 |