JPH02123594A - ２ポートｒａｍ - Google Patents
２ポートｒａｍInfo
- Publication number
- JPH02123594A JPH02123594A JP63277927A JP27792788A JPH02123594A JP H02123594 A JPH02123594 A JP H02123594A JP 63277927 A JP63277927 A JP 63277927A JP 27792788 A JP27792788 A JP 27792788A JP H02123594 A JPH02123594 A JP H02123594A
- Authority
- JP
- Japan
- Prior art keywords
- port
- ram
- rams
- data
- ports
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract description 11
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、コンピュータにおける入出力インターフェー
ス等で用いられる１チツプで構成された２ポートＲＡＭ
に関する。
ス等で用いられる１チツプで構成された２ポートＲＡＭ
に関する。
（従来の技術）
一般に、２つのポートからアクセス可能な２ポートＲＡ
Ｍは、メモリセル（１ビツト）毎にデータの入出力機能
を各々２つずつ有する構成となっている。
Ｍは、メモリセル（１ビツト）毎にデータの入出力機能
を各々２つずつ有する構成となっている。
（発明が解決しようとする課題）
このため、従来の方式による２ポートＲＡＭにおいては
、１チツプ内で入出力機能の占める割合が１ポートＲＡ
Ｍに比較して大きかった。したがって、従来の２ポート
ＲＡＭは、同サイズのチップで構成されている１ポート
ＲＡＭと比較して数分の１程度のメモリ容量しかなかっ
た。
、１チツプ内で入出力機能の占める割合が１ポートＲＡ
Ｍに比較して大きかった。したがって、従来の２ポート
ＲＡＭは、同サイズのチップで構成されている１ポート
ＲＡＭと比較して数分の１程度のメモリ容量しかなかっ
た。
本発明は前記のような点に鑑みてなされたもので、チッ
プのサイズを増大させることなく、メモリ容量を増加さ
せた２ポートＲＡＭを提供することを目的とする。
プのサイズを増大させることなく、メモリ容量を増加さ
せた２ポートＲＡＭを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、第１及び第２のポートを備えた２ポートＲＡ
Ｍにおいて、第１及び第２の１ポートＲＡＭと、第１及
び第２のポートを切換えて第１のＲＡＭに接続する第１
の切換手段と、第１及び第２のポートを第１の切換手段
とは逆に切換えて第２のＲＡＭに接続する第２の切換手
段と、第１及び第２の１ポートＲＡＭ、及び、第１及び
第２の切換手段を制御する制御手段とを備えており、前
記制御手段の制御により第１及び第２の切換手段の切換
えを一定期間毎に行なわせ、第１または第２の１ポート
ＲＡＭに対する書込みを行なう際には、同書込みを少な
くとも２切換え期間行なうことにより、第１及び第２の
１ポートＲＡＭに記録されている内容を一致させるよう
にして構成するものである。
Ｍにおいて、第１及び第２の１ポートＲＡＭと、第１及
び第２のポートを切換えて第１のＲＡＭに接続する第１
の切換手段と、第１及び第２のポートを第１の切換手段
とは逆に切換えて第２のＲＡＭに接続する第２の切換手
段と、第１及び第２の１ポートＲＡＭ、及び、第１及び
第２の切換手段を制御する制御手段とを備えており、前
記制御手段の制御により第１及び第２の切換手段の切換
えを一定期間毎に行なわせ、第１または第２の１ポート
ＲＡＭに対する書込みを行なう際には、同書込みを少な
くとも２切換え期間行なうことにより、第１及び第２の
１ポートＲＡＭに記録されている内容を一致させるよう
にして構成するものである。
（作用）
このようにして構成される２ポートＲＡＭは、１ポート
ＲＡＭとして構成された２つのＲＡＭを、２つのポート
にそれぞれ切換えて接続することが可能な構成となって
いる。すなわち、ＲＡＭを構成するメモリセル毎にデー
タの入出力機能が設けられていないために、２ポートＲ
ＡＭ全体に占める入出力機能の割合いが少なくなってい
る。従って、１チツプ内において省かれた入出力機能分
のメモリ機能を増加することができる。
ＲＡＭとして構成された２つのＲＡＭを、２つのポート
にそれぞれ切換えて接続することが可能な構成となって
いる。すなわち、ＲＡＭを構成するメモリセル毎にデー
タの入出力機能が設けられていないために、２ポートＲ
ＡＭ全体に占める入出力機能の割合いが少なくなってい
る。従って、１チツプ内において省かれた入出力機能分
のメモリ機能を増加することができる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例に係わる２ポー）ＲＡＭの構成
を示すブロック図である。１１図において、２ポートＲ
Ａ Ｍ １０には、ポートＡ１及びポートＢのそれぞれ
のコントロールバス１１゜１２、アドレスバスｔａ、
１４、データバス１５．１８が接続されている。ポート
Ａのコントロールバス１１゜及びポートＢのコントロー
ルバス１２は、２ポートＲＡ Ｍ ｔｏの各部を制御す
るコントローラ１７に接続されている。コントローラ１
７には、マルチプレクサ＋８．１９．１ポートＲＡＭと
して構成されているＲＡＭ２０，２Ｌ及びトランシーバ
２２〜２５が接続される。ポートＡのアドレスバス１３
、及びポートＢのアドレスバス１４は、いずれもマルチ
プレクサ１８１９に接続される。マルチプレクサ１８．
１９は、コントローラ［７の指示に従いアドレスバス１
３． １４からのアドレスデータを切換えてＲＡＭ２０
に出力する。
１図は本発明の一実施例に係わる２ポー）ＲＡＭの構成
を示すブロック図である。１１図において、２ポートＲ
Ａ Ｍ １０には、ポートＡ１及びポートＢのそれぞれ
のコントロールバス１１゜１２、アドレスバスｔａ、
１４、データバス１５．１８が接続されている。ポート
Ａのコントロールバス１１゜及びポートＢのコントロー
ルバス１２は、２ポートＲＡ Ｍ ｔｏの各部を制御す
るコントローラ１７に接続されている。コントローラ１
７には、マルチプレクサ＋８．１９．１ポートＲＡＭと
して構成されているＲＡＭ２０，２Ｌ及びトランシーバ
２２〜２５が接続される。ポートＡのアドレスバス１３
、及びポートＢのアドレスバス１４は、いずれもマルチ
プレクサ１８１９に接続される。マルチプレクサ１８．
１９は、コントローラ［７の指示に従いアドレスバス１
３． １４からのアドレスデータを切換えてＲＡＭ２０
に出力する。
ＲＡＭ２０のデータの入出カラインは、トランシーバ２
２．２３に接続され、ＲＡＭ２１のデータの入出カライ
ンは、トランシーバ２４．２５に接続される。また、ポ
ートＡのデータバス１５はトランシーバ２２゜２４に接
続され、ポートＢのデータバス１６は、トランシー／＜
２３．２５に接続される。トランシーバ２２〜２５は、
コントローラ１７による指示に従って切換えられ、ＲＡ
Ｍ２０．２１と所定のデータバス１５．１６とを接続す
る。
２．２３に接続され、ＲＡＭ２１のデータの入出カライ
ンは、トランシーバ２４．２５に接続される。また、ポ
ートＡのデータバス１５はトランシーバ２２゜２４に接
続され、ポートＢのデータバス１６は、トランシー／＜
２３．２５に接続される。トランシーバ２２〜２５は、
コントローラ１７による指示に従って切換えられ、ＲＡ
Ｍ２０．２１と所定のデータバス１５．１６とを接続す
る。
次に、同実施例の動作を説明する。
２ポートＲＡＭｌ０は、ポートＡ１及びポートＢのそれ
ぞれからアクセスされる。まず、ポートＡ１：ＲＡＭ２
０を接続する場合には、マルチプレクサ１８は、ポート
Ａのアドレスバス１３からのアドレスデータをＲＡＭ２
０に出力する。この時、コントローラ１７からの指示に
よってトランシーバ２２が有効となっており、ポートＡ
のデータバス１５にはＲＡ Ｍ ２０が接続される（ト
ランシーバ２３は無効）。
ぞれからアクセスされる。まず、ポートＡ１：ＲＡＭ２
０を接続する場合には、マルチプレクサ１８は、ポート
Ａのアドレスバス１３からのアドレスデータをＲＡＭ２
０に出力する。この時、コントローラ１７からの指示に
よってトランシーバ２２が有効となっており、ポートＡ
のデータバス１５にはＲＡ Ｍ ２０が接続される（ト
ランシーバ２３は無効）。
こうして、ポートＡにＲＡ Ｍ ２０が接続される場合
には、ＲＡＭ２１はポートＢに接続される。すなわち、
マルチプレクサ１９は、ポートＢのアドレスバス１４か
らのアドレスデータをＲＡＭ２１に出力する。
には、ＲＡＭ２１はポートＢに接続される。すなわち、
マルチプレクサ１９は、ポートＢのアドレスバス１４か
らのアドレスデータをＲＡＭ２１に出力する。
この時、コントローラ１７の指示によってトランシーバ
２５が有効となっており、ポートＢのデータバス１６に
はＲＡＭ２１が接続される（トランシーバ２４は無効）
。
２５が有効となっており、ポートＢのデータバス１６に
はＲＡＭ２１が接続される（トランシーバ２４は無効）
。
次に、ＲＡＭ２０がポートＢと接続される場合は、マル
チプレクサ１８はポートＢのアドレスバス１４からのア
ドレスデータをＲＡＭ２０に切換え出力する。また、ト
ランシーバ２３が有効となっており、ＲＡＭ２０はポー
トＢのデータバス１Ｂと接続される（トランシーバ２２
は無効）。こうして、ポートＢにＲＡＭ２０が接続され
る場合には、ＲＡＭ２１はポートＡに接続される。すな
わち、マルチプレクサ１９は、ポートＡのアドレスバス
１３からのアドレスデータをＲＡＭ２１に切換え出力す
る。この時、トランシーバ２４が有効となっており、Ｒ
ＡＭ２１はポートＡのデータバス１５と接続される（ト
ランシーバ２５は無効）。
チプレクサ１８はポートＢのアドレスバス１４からのア
ドレスデータをＲＡＭ２０に切換え出力する。また、ト
ランシーバ２３が有効となっており、ＲＡＭ２０はポー
トＢのデータバス１Ｂと接続される（トランシーバ２２
は無効）。こうして、ポートＢにＲＡＭ２０が接続され
る場合には、ＲＡＭ２１はポートＡに接続される。すな
わち、マルチプレクサ１９は、ポートＡのアドレスバス
１３からのアドレスデータをＲＡＭ２１に切換え出力す
る。この時、トランシーバ２４が有効となっており、Ｒ
ＡＭ２１はポートＡのデータバス１５と接続される（ト
ランシーバ２５は無効）。
つまり、ＲＡ Ｍ ２０とＲＡＭ２Ｌは、相互にポート
Ａ、またはポートＢに接続される。また、ＲＡＭ２０．
２１の各ポートへの接続の切換えは、コントローラ１７
によってクロックを基に一定期間（ＩＲＡＭサイクル）
毎に行なわれる。つまり、コントローラ１７によって、
マルチプレクサ１８゜１９が、それぞれに接続されたＲ
Ａ Ｍ ２０．またはＲＡＭ２１に対して出力するア
ドレスデータを、Ｉ ＲＡＭサイクル毎にポートＡのア
ドレスバス１３からのデータ、またはポートＢのアドレ
スバス１４からのデータに切換えて出力するように制御
する。
Ａ、またはポートＢに接続される。また、ＲＡＭ２０．
２１の各ポートへの接続の切換えは、コントローラ１７
によってクロックを基に一定期間（ＩＲＡＭサイクル）
毎に行なわれる。つまり、コントローラ１７によって、
マルチプレクサ１８゜１９が、それぞれに接続されたＲ
Ａ Ｍ ２０．またはＲＡＭ２１に対して出力するア
ドレスデータを、Ｉ ＲＡＭサイクル毎にポートＡのア
ドレスバス１３からのデータ、またはポートＢのアドレ
スバス１４からのデータに切換えて出力するように制御
する。
コントローラ１７は、マルチプレクサ１８１９のアドレ
スデータの切換えに同期して、トランシーバ２２〜２５
も切換え、ＲＡＭ２０．２１と、マルチプレクサ１８、
１９によって切換えられたポート側のデータバス１５、
またはデータバス１６とを接続させる。コントローラ１
７は、ＲＡＭ２０．２１に接続されているポート側のコ
ントロールバス１１．またはコントロールバス１２から
与えられるコントロール信号に基づいて、ＲＡＭ２０．
２１に対するリード／ライト動作をそれぞれ１１ｊ御す
る。
スデータの切換えに同期して、トランシーバ２２〜２５
も切換え、ＲＡＭ２０．２１と、マルチプレクサ１８、
１９によって切換えられたポート側のデータバス１５、
またはデータバス１６とを接続させる。コントローラ１
７は、ＲＡＭ２０．２１に接続されているポート側のコ
ントロールバス１１．またはコントロールバス１２から
与えられるコントロール信号に基づいて、ＲＡＭ２０．
２１に対するリード／ライト動作をそれぞれ１１ｊ御す
る。
ポートＡ、またはポートＢからのＲＡＭ２０．２１に対
するアクセスは、同期式（ポートの切換えタイミングに
同期）の場合では、リード時は最小ｌＲＡＭサイクル行
ない、ライト時は最小２ＲＡＭサイクル行なう。
するアクセスは、同期式（ポートの切換えタイミングに
同期）の場合では、リード時は最小ｌＲＡＭサイクル行
ない、ライト時は最小２ＲＡＭサイクル行なう。
非同期式の場合では、リード時は最小２ＲＡＭサイクル
行ない、ライト時は最小３ＲＡＭアクセスサイクル行な
う。非同期式が同期式と比較してリード／ライト時のそ
れぞれにＩ ＲＡＭサイクル多く必要とするのは、コン
トローラ１７によってポートの切換えタイミングと同期
化するために最大ｌＲＡＭサイクル必要なためである。
行ない、ライト時は最小３ＲＡＭアクセスサイクル行な
う。非同期式が同期式と比較してリード／ライト時のそ
れぞれにＩ ＲＡＭサイクル多く必要とするのは、コン
トローラ１７によってポートの切換えタイミングと同期
化するために最大ｌＲＡＭサイクル必要なためである。
また、ライト時に少な（とも２ＲＡＭサイクル必要とす
るのは、ＲＡＭ２０．２１の内容に相違が生じないよう
にするためである。すなわち、ライトアクセス要求があ
った場合に、初めのＩ ＲＡＭサイクルでＲＡ Ｍ ２
０．またはＲＡ Ｍ ２１に対して、アクセス要求のあ
ったポートからのアドレスデータによって指定されるア
ドレスにデータを書込み、次のＩ ＲＡＭサイクルで、
それぞれのポートＡＢに接続するＲ Ａ Ｍ ２０．．
２１を切換えて、初めのＩ ＲＡＭサイクルで書込みが
行なわれなかったＲＡＭ２０、またはＲＡＭ２１に対し
て同様にしてデータの書込みを行ない、ＲＡＭ２０とＲ
ＡＭ２１の内容が一致するようにしている。
るのは、ＲＡＭ２０．２１の内容に相違が生じないよう
にするためである。すなわち、ライトアクセス要求があ
った場合に、初めのＩ ＲＡＭサイクルでＲＡ Ｍ ２
０．またはＲＡ Ｍ ２１に対して、アクセス要求のあ
ったポートからのアドレスデータによって指定されるア
ドレスにデータを書込み、次のＩ ＲＡＭサイクルで、
それぞれのポートＡＢに接続するＲ Ａ Ｍ ２０．．
２１を切換えて、初めのＩ ＲＡＭサイクルで書込みが
行なわれなかったＲＡＭ２０、またはＲＡＭ２１に対し
て同様にしてデータの書込みを行ない、ＲＡＭ２０とＲ
ＡＭ２１の内容が一致するようにしている。
このようにして、１ポートＲＡＭとしてｆＭ成されたＲ
ＡＭ２０２１を、ポートＡ１及びポートＢのそれぞれに
接続可能とした２ポー）ＲＡＭを構成とすることにより
、各メモリセルに共通した入出力機能を用いているため
、２ポートＲＡＭＩＯに占める入出力機能部をメモリセ
ル毎に各ポート用に設ける場合に比較して極めて少なく
することができる。したがって、チップのサイズが等し
い１ポートＲＡＭと比較しても、１／２程度のメモリ容
量を有することが可能となる。１チツプで構成された従
来のメモリセル毎に入出力機能を有した２ポートＲＡＭ
に比較すれば、チップのサイズが等しければ数倍のメモ
リ容量を有する２ポートＲＡＭを提供することが可能と
なる。
ＡＭ２０２１を、ポートＡ１及びポートＢのそれぞれに
接続可能とした２ポー）ＲＡＭを構成とすることにより
、各メモリセルに共通した入出力機能を用いているため
、２ポートＲＡＭＩＯに占める入出力機能部をメモリセ
ル毎に各ポート用に設ける場合に比較して極めて少なく
することができる。したがって、チップのサイズが等し
い１ポートＲＡＭと比較しても、１／２程度のメモリ容
量を有することが可能となる。１チツプで構成された従
来のメモリセル毎に入出力機能を有した２ポートＲＡＭ
に比較すれば、チップのサイズが等しければ数倍のメモ
リ容量を有する２ポートＲＡＭを提供することが可能と
なる。
［発明の効果］
以上のように本発明によれば、１ポートＲＡＭとして構
成された２つのＲＡＭを、２つのポートのそれぞれに接
続可能とした２ポートＲＡＭを構成することにより、２
ポートＲＡＭを構成するチップにおける各ポートに対す
る入出力機能が占める割合いを、従来のメモリセル毎に
設けられた場合と比較して極めて少なくすることができ
る。このため、２ポートＲＡＭを構成するチップのサイ
ズを増大させることなくメモリ容量を増加させることが
可能となるものである。
成された２つのＲＡＭを、２つのポートのそれぞれに接
続可能とした２ポートＲＡＭを構成することにより、２
ポートＲＡＭを構成するチップにおける各ポートに対す
る入出力機能が占める割合いを、従来のメモリセル毎に
設けられた場合と比較して極めて少なくすることができ
る。このため、２ポートＲＡＭを構成するチップのサイ
ズを増大させることなくメモリ容量を増加させることが
可能となるものである。
第１図は本発明の一実施例に係わる２ポートＲＡＭの構
成を示すブロック図である。 １１、１２・・・コントロールバス、１３． １４・・
・アドレスバス、１５． １６・・・データバス、１７
・・・コントローラ、１８、 １９・・・マルチプレク
サ、２０２１・・・ＲＡＭ、２２〜２５・・・トランシ
ーバ。 出願人代理人 弁理士 鈴江武彦
成を示すブロック図である。 １１、１２・・・コントロールバス、１３． １４・・
・アドレスバス、１５． １６・・・データバス、１７
・・・コントローラ、１８、 １９・・・マルチプレク
サ、２０２１・・・ＲＡＭ、２２〜２５・・・トランシ
ーバ。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）第１及び第２のポートを備えた２ポートＲＡＭに
おいて、 第１及び第２の１ポートＲＡＭと、 前記第１及び第２のポートを切換えて前記第１のＲＡＭ
に接続する第１の切換手段と、 前記第１及び第２のポートを前記第１の切換手段とは逆
に切換えて前記第２のＲＡＭに接続する第２の切換手段
と、 前記第１及び第２の１ポートＲＡＭ、及び、前記第１及
び第２の切換手段を制御する制御手段とを具備し、 前記制御手段の制御により前記第１及び第２の切換手段
の切換えを一定期間毎に行なわせ、前記第１または第２
の１ポートＲＡＭに対する書込みを行なう際には、同書
込みを少なくとも２切換え期間行なうことにより、前記
第１及び第２の１ポートＲＡＭに記録されている内容を
一致させるようにしたことを特徴とする２ポートＲＡＭ
。 - （２）前記第１の切換手段が前記第１及び第２のポート
から与えられるアドレスデータを切換えて前記第１の１
ポートＲＡＭに出力する第１のマルチプレクサと、前記
第１の１ポートＲＡＭの入出力を前記第１または第２の
ポート側に切換えて接続する第１のトランシーバとを備
え、前記第２の切換手段が前記第１及び第２のポートか
ら与えられるアドレスデータを切換えて前記第２の１ポ
ートＲＡＭに出力する第２のマルチプレクサと、前記第
２の１ポートＲＡＭの入出力を前記第１または第２のポ
ート側に切換えて接続する第２のトランシーバとを備え
ていることを特徴とする第１請求項記載の２ポートＲＡ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277927A JPH02123594A (ja) | 1988-11-02 | 1988-11-02 | ２ポートｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277927A JPH02123594A (ja) | 1988-11-02 | 1988-11-02 | ２ポートｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123594A true JPH02123594A (ja) | 1990-05-11 |
Family
ID=17590225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277927A Pending JPH02123594A (ja) | 1988-11-02 | 1988-11-02 | ２ポートｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123594A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787041A (en) * | 1996-10-01 | 1998-07-28 | Hewlett-Packard Co. | System and method for improving a random access memory (RAM) |
| JP2007172811A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | 可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2012208975A (ja) * | 2011-03-29 | 2012-10-25 | Renesas Electronics Corp | 半導体装置 |
-
1988
- 1988-11-02 JP JP63277927A patent/JPH02123594A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787041A (en) * | 1996-10-01 | 1998-07-28 | Hewlett-Packard Co. | System and method for improving a random access memory (RAM) |
| JP2007172811A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | 可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2012208975A (ja) * | 2011-03-29 | 2012-10-25 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6018478A (en) | Random access memory with separate row and column designation circuits for reading and writing | |
| KR960004457B1 (ko) | 데이터 전송장치 | |
| JP2000090665A (ja) | 同期型半導体メモリ装置 | |
| JPH02123594A (ja) | ２ポートｒａｍ | |
| US4695947A (en) | Virtual address system having fixed common bus cycles | |
| US5737544A (en) | Link system controller interface linking a PCI bus to multiple other buses | |
| KR20050119688A (ko) | 가상 이중-포트 동기 램 아키텍처 | |
| JP2583586B2 (ja) | バス制御方法 | |
| JPS6326753A (ja) | メモリ−バス制御方法 | |
| JPS59229663A (ja) | 平行処理マルチｃｐｕシステム | |
| JPH02132543A (ja) | 情報処理装置 | |
| EP0234182A1 (en) | A multiprocessor data processing system | |
| JPH024020B2 (ja) | ||
| JPS63305447A (ja) | メモリアクセス制御回路 | |
| JP2772085B2 (ja) | プログラマブル論理素子 | |
| JPH0120781B2 (ja) | ||
| JPH04361349A (ja) | 入出力制御装置 | |
| JPH01287767A (ja) | Ｒａｍの制御回路 | |
| JPH05128047A (ja) | アドレスコントロールメモリ | |
| JPS63156291A (ja) | 画像メモリ | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH0370052A (ja) | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JPH01220286A (ja) | 書き込み制御回路 |