JPH05128047A - アドレスコントロールメモリ - Google Patents

アドレスコントロールメモリ

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Publication number
JPH05128047A
JPH05128047A JP3289574A JP28957491A JPH05128047A JP H05128047 A JPH05128047 A JP H05128047A JP 3289574 A JP3289574 A JP 3289574A JP 28957491 A JP28957491 A JP 28957491A JP H05128047 A JPH05128047 A JP H05128047A
Authority
JP
Japan
Prior art keywords
port
data
memory
area
half area
Prior art date
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Withdrawn
Application number
JP3289574A
Other languages
English (en)
Inventor
Hitoshi Asano
仁 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 デイジタル信号のタイムスロットの入替えを
行う際に使用するアドレスコントロールメモリに関し、
回路規模の縮小を図ることを目的とする。 【構成】 書き込み/読み出しを行う第1のポートP1
読み出しを行う第2,第3のポートP2, P3と所定のメモ
リ領域を有する3ポートメモリ2と、該3ポートメモリ
に対するデータの書き込み/読み出しを制御する制御手
段3とを設け、該制御手段は、外部の面切替信号に対応
して,該メモリ領域の上半分の領域,または下半分の領
域を書き込み/読み出し可能領域に指定し、外部から第
1のポートを介して指定した半分の領域にデータの書き
込み/読み出しを行わせると共に、該メモリ領域の下半
分の領域,または上半分の領域を更に, 細分化した細分
化上半分の領域のデータを該第2のポートから、細分化
下半分の領域のデータを第3のポートからそれぞれ読み
出させるように構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、デイジタル信号のタイ
ムスロットの入替えを行う際に使用するアドレスコント
ロールメモリに関するものである。
【0002】一般に、アドレスコントロールメモリを構
成するには、シングルポートRAM を2個使用した方式が
広く用いられている。しかし、システムの規模が大きく
なる程,より大容量のデータを一度に制御しなければな
らないので、RAM の個数, 即ち回路規模が増加する傾向
にある。そこで、回路規模の縮小を図ることが必要であ
る。
【0003】
【従来の技術】図5は従来例の構成図、図6は図5の動
作説明図である。ここで、図6の左側の符号は図5の同
じ符号の波形である。以下、図6を参照して図5の動作
を説明する。
【0004】先ず、面切替信号は、データが書き込まれ
たRAM は出力側に、データを書き込むべきRAM はCPU 側
に切り替えて接続するものである。今、図6- の左側
に示す様に、L レベルの面切替信号が入力すると、FF 1
3からのL レベルが OR ゲート15, スイッチSW1, SW4
加えられ、インバータ14を介したH レベルが OR ゲート
16, スイッチSW2, SW3に加えられる。
【0005】これにより、スイッチSW1, SW4は点線の状
態になり、スイッチSW2, SW3は実線の状態になる。ま
た、CPU(図示せず) からの書き込み/ 読み出し(W/R) 信
号が、書き込みを示すL レベルの時、RAM1のW/R 端子に
L レベルが加えられので、RAM1は書き込み可能状態にな
り、RAM2はH レベルが加えられるので、読み出し可能状
態になる。
【0006】さて、CPU はアドレスとデータをアドレス
バス, データバスを介してアドレスとデータを送出する
ので、アドレスはスイッチSW1 を介してRAM1の端子A
に、データはバッファ11を介して端子 Di にそれぞれ加
えられるので、印加されたアドレスに対応した部分にデ
ータが書き込まれる。
【0007】なお、RAM1に書き込まれたデータは読み出
され、スイッチSW4,バッファ11を介してCPU 側に送出さ
れるので、CPU 側で内容を確認することができる。一
方、外部からフレームパルスFPとクロックCKとがカウン
タ12に印加した時、カウンタは初期値からカウント動作
を開始し、カウント値を読み出し、アドレスとしてスイ
ッチSW2 を介してRAM2のA 端子に加えるので、RAM2から
書き込まれていたデータが順次、スイッチSW3 を介して
外部に取り出される。
【0008】次に、図5- の右側に示す様に、面切替
信号がH レベルに変化すると、RAM1に書き込まれたデー
タが読み出され、RAM2に新しいデータが書き込まれ/読
み出される。
【0009】
【発明が解決しようとする課題】上記の様に、データ更
新用とデータ読み出し用にそれぞれシングルポートRAM
を1個ずつ使用しているので、入替えをすべきデイジタ
ル信号数の増加に対応して、シングルポートRAM の数が
増加すると共に、これらRAM と他の素子( 例えば, SW,
ORゲート等) 間を接続する信号線の数も増える。これに
より、回路規模が大きくなると云う問題がある。
【0010】本発明は、回路規模の縮小を図ることを目
的とする。
【0011】
【課題を解決するための手段】図1は本発明の原理構成
図である。図中、2はデータの書き込み/読み出しを行
う第1のポート及び書き込まれたデータの読み出しを行
う第2,第3のポートと所定のメモリ領域を有する3ポ
ートメモリ、3は3ポートメモリに対するデータの書き
込み/読み出しを制御する制御手段である。
【0012】そして、制御手段は、外部から印加された
面切替信号に対応して,該メモリ領域の上半分の領域,
または下半分の領域を書き込み/読み出し可能領域に指
定し、外部から第1のポートを介して指定した半分の領
域にデータの書き込み/読み出しを行わせると共に、該
メモリ領域の下半分の領域,または上半分の領域を更
に, 細分化した細分化上半分の領域のデータを該第2の
ポートから、細分化下半分の領域のデータを第3のポー
トからそれぞれ読み出させる構成にした。
【0013】
【作用】本発明は、1つのアドレスに対してデータを入
出力できるポートP1と、1つのアドレスに対してデータ
を出力できる2つのポートP2, P3の合計3つのポートを
持つ3ポートRAM を使用すると共に、この3ポートRAM
のメモリ領域のうちの半分の領域に対して、CPU が第1
のポートP1を介してデータの書き込み/読み出しを行
い、残り半分の領域のうち、更に半分に分割し,それぞ
れの領域に書き込まれたデータは第2,第3のポート
P2, P3を介して読み出す様にした。
【0014】つまり、CPU がデータを書き込んだメモリ
領域は、第2,第3のポートからデータを読み出し、第
2,第3のポートからデータ読み出した領域に対して
は、CPU が第1のポートを介してデータを書き込む様に
した。
【0015】これにより、従来, 2個必要であったRAM
が1個で済むことになり、且つ, RAM と他の素子間を接
続する信号線の数も減少する。
【0016】
【実施例】図2は本発明の実施例の構成図、図3は図2
の動作説明図、図4は図2の3ポートRAM のメモリ領域
説明図である。
【0017】ここで、図3の左側の符号は図2中の同じ
符号の部分の波形を示す。また、インバータ31, フリッ
プフロップ32, カウンタ33は制御手段3の構成部分であ
る。以下、図2〜図4を説明する。
【0018】先ず、図2に示す様に、3個のポート(
P1, P2, P3) のうち、書き込み/読み出しが可能なポー
トはポートP1のみで、ポートP2, P3は読み出し専用であ
るので、ポートP1をCPU に接続し、ポートP2, P3からデ
ータを出力する。
【0019】また、RAM バンクの切替えを可能にする
為、3ポートRAM のメモリ領域を図4に示す様に分割す
る。これは、面切替信号を利用して、例えば、"1" をポ
ートP2, P3のアドレスの最上位ビット An として印加
し、"0" をポートP1のアドレスの最上位ビット An とし
て印加することにより、セレクタを使用することなくメ
モリ領域を上半分と下半分に分割できる( 上半分がRAM
バンク1,下半分がRAM バンク2)。
【0020】これにより、CPU がアクセスすべきRAM バ
ンクを指定すると、データを出力すべきRAM バンクは,
別のバンクに自動的に切り替わることになる。更に、ポ
ートP2のアドレス An-1(最上位から1ビット下位のアド
レス)として"0" を、ポートP3のアドレス An-1 として
"1" を予め印加しておくことにより、RAM バンク1をRA
M バンク1-1 とRAM バンク1-2 に、RAM バンク2をRAM
バンク2-1 とRAM バンク2-2 に分割できる。即ち、3ポ
ートRAM のメモリ領域が4つに分割される。
【0021】次に、図4に示すRAM バンク1からデータ
を読み出し、RAM バンク2にデータを書き込むとして図
2の動作を説明する。面切替信号が"1" の時、図4のRA
M バンク2がポートP1からアクセス可能となり、RAM バ
ンク1がポートP2, P3からアクセス可能となる。
【0022】また、カウンタ33は、入力したフレームパ
ルスFPとクロックCKを用いて、初期値からカウント動作
を開始し、カウント値がアドレスA1〜 An-2 としてポー
トP2, P3に印加される。これにより、図4のRAM バンク
1-1 とRAM バンク1-2 のデータが読み出される。
【0023】一方、CPU はアドレスバス,データバスを
介してアドレスとデータをRAM バンク2に送り、アドレ
スに対応する部分にデータを書き込む。即ち、従来は、
シングルポートRAM 2個とメモリ領域用スイッチが必要
であったが、本発明では3ポートRAM 1個を使用し、ア
ドレスの最上位ビットに異なる極性のビットを付与する
ことにより、スイッチによらずメモリ領域の切替えがで
きる様にした。これにより、回路規模が縮小する。
【0024】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小を図ることができると云う効果があ
る。
【図面の簡単な説明】
【図1】本発明の原理構成図である。
【図2】本発明の実施例の構成図である。
【図3】図2の動作説明図である。
【図4】図2の3ポートRAM のメモリ領域説明図であ
る。
【図5】従来例の構成図である。
【図6】図5の動作説明図である。
【符号の説明】
2 3ポートメモリ 3 制御手段

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 データの書き込み/読み出しを行う第1
    のポート(P1)及び書き込まれたデータの読み出しを行う
    第2,第3のポート( P2, P3) と所定のメモリ領域を有
    する3ポートメモリ(2) と、該3ポートメモリに対する
    データの書き込み/読み出しを制御する制御手段(3) と
    を設け、 該制御手段は、外部から印加された面切替信号に対応し
    て,該メモリ領域の上半分の領域,または下半分の領域
    を書き込み/読み出し可能領域に指定し、 外部から第1のポートを介して指定した半分の領域にデ
    ータの書き込み/読み出しを行わせると共に、 該メモリ領域の下半分の領域,または上半分の領域を更
    に, 細分化した細分化上半分の領域のデータを該第2の
    ポートから、細分化下半分の領域のデータを第3のポー
    トからそれぞれ読み出させる構成にしたことを特徴とす
    るアドレスコントロールメモリ。
JP3289574A 1991-11-06 1991-11-06 アドレスコントロールメモリ Withdrawn JPH05128047A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3289574A JPH05128047A (ja) 1991-11-06 1991-11-06 アドレスコントロールメモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3289574A JPH05128047A (ja) 1991-11-06 1991-11-06 アドレスコントロールメモリ

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Publication Number Publication Date
JPH05128047A true JPH05128047A (ja) 1993-05-25

Family

ID=17744999

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Application Number Title Priority Date Filing Date
JP3289574A Withdrawn JPH05128047A (ja) 1991-11-06 1991-11-06 アドレスコントロールメモリ

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Effective date: 19990204