JPH05128047A - アドレスコントロールメモリ - Google Patents
アドレスコントロールメモリInfo
- Publication number
- JPH05128047A JPH05128047A JP3289574A JP28957491A JPH05128047A JP H05128047 A JPH05128047 A JP H05128047A JP 3289574 A JP3289574 A JP 3289574A JP 28957491 A JP28957491 A JP 28957491A JP H05128047 A JPH05128047 A JP H05128047A
- Authority
- JP
- Japan
- Prior art keywords
- port
- data
- memory
- area
- half area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 デイジタル信号のタイムスロットの入替えを
行う際に使用するアドレスコントロールメモリに関し、
回路規模の縮小を図ることを目的とする。 【構成】 書き込み／読み出しを行う第１のポートP1、
読み出しを行う第２，第３のポートP2, P3と所定のメモ
リ領域を有する３ポートメモリ２と、該３ポートメモリ
に対するデータの書き込み／読み出しを制御する制御手
段３とを設け、該制御手段は、外部の面切替信号に対応
して，該メモリ領域の上半分の領域，または下半分の領
域を書き込み／読み出し可能領域に指定し、外部から第
１のポートを介して指定した半分の領域にデータの書き
込み／読み出しを行わせると共に、該メモリ領域の下半
分の領域，または上半分の領域を更に, 細分化した細分
化上半分の領域のデータを該第２のポートから、細分化
下半分の領域のデータを第３のポートからそれぞれ読み
出させるように構成する。
行う際に使用するアドレスコントロールメモリに関し、
回路規模の縮小を図ることを目的とする。 【構成】 書き込み／読み出しを行う第１のポートP1、
読み出しを行う第２，第３のポートP2, P3と所定のメモ
リ領域を有する３ポートメモリ２と、該３ポートメモリ
に対するデータの書き込み／読み出しを制御する制御手
段３とを設け、該制御手段は、外部の面切替信号に対応
して，該メモリ領域の上半分の領域，または下半分の領
域を書き込み／読み出し可能領域に指定し、外部から第
１のポートを介して指定した半分の領域にデータの書き
込み／読み出しを行わせると共に、該メモリ領域の下半
分の領域，または上半分の領域を更に, 細分化した細分
化上半分の領域のデータを該第２のポートから、細分化
下半分の領域のデータを第３のポートからそれぞれ読み
出させるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、デイジタル信号のタイ
ムスロットの入替えを行う際に使用するアドレスコント
ロールメモリに関するものである。
ムスロットの入替えを行う際に使用するアドレスコント
ロールメモリに関するものである。
【０００２】一般に、アドレスコントロールメモリを構
成するには、シングルポートRAM を２個使用した方式が
広く用いられている。しかし、システムの規模が大きく
なる程，より大容量のデータを一度に制御しなければな
らないので、RAM の個数, 即ち回路規模が増加する傾向
にある。そこで、回路規模の縮小を図ることが必要であ
る。
成するには、シングルポートRAM を２個使用した方式が
広く用いられている。しかし、システムの規模が大きく
なる程，より大容量のデータを一度に制御しなければな
らないので、RAM の個数, 即ち回路規模が増加する傾向
にある。そこで、回路規模の縮小を図ることが必要であ
る。
【０００３】
【従来の技術】図５は従来例の構成図、図６は図５の動
作説明図である。ここで、図６の左側の符号は図５の同
じ符号の波形である。以下、図６を参照して図５の動作
を説明する。
作説明図である。ここで、図６の左側の符号は図５の同
じ符号の波形である。以下、図６を参照して図５の動作
を説明する。
【０００４】先ず、面切替信号は、データが書き込まれ
たRAM は出力側に、データを書き込むべきRAM はCPU 側
に切り替えて接続するものである。今、図６- の左側
に示す様に、L レベルの面切替信号が入力すると、FF 1
3からのL レベルが OR ゲート15, スイッチSW1, SW4に
加えられ、インバータ14を介したH レベルが OR ゲート
16, スイッチSW2, SW3に加えられる。
たRAM は出力側に、データを書き込むべきRAM はCPU 側
に切り替えて接続するものである。今、図６- の左側
に示す様に、L レベルの面切替信号が入力すると、FF 1
3からのL レベルが OR ゲート15, スイッチSW1, SW4に
加えられ、インバータ14を介したH レベルが OR ゲート
16, スイッチSW2, SW3に加えられる。
【０００５】これにより、スイッチSW1, SW4は点線の状
態になり、スイッチSW2, SW3は実線の状態になる。ま
た、CPU(図示せず) からの書き込み/ 読み出し(W/R) 信
号が、書き込みを示すL レベルの時、RAM1のW/R 端子に
L レベルが加えられので、RAM1は書き込み可能状態にな
り、RAM2はH レベルが加えられるので、読み出し可能状
態になる。
態になり、スイッチSW2, SW3は実線の状態になる。ま
た、CPU(図示せず) からの書き込み/ 読み出し(W/R) 信
号が、書き込みを示すL レベルの時、RAM1のW/R 端子に
L レベルが加えられので、RAM1は書き込み可能状態にな
り、RAM2はH レベルが加えられるので、読み出し可能状
態になる。
【０００６】さて、CPU はアドレスとデータをアドレス
バス, データバスを介してアドレスとデータを送出する
ので、アドレスはスイッチSW1 を介してRAM1の端子A
に、データはバッファ11を介して端子 Di にそれぞれ加
えられるので、印加されたアドレスに対応した部分にデ
ータが書き込まれる。
バス, データバスを介してアドレスとデータを送出する
ので、アドレスはスイッチSW1 を介してRAM1の端子A
に、データはバッファ11を介して端子 Di にそれぞれ加
えられるので、印加されたアドレスに対応した部分にデ
ータが書き込まれる。
【０００７】なお、RAM1に書き込まれたデータは読み出
され、スイッチSW4,バッファ11を介してCPU 側に送出さ
れるので、CPU 側で内容を確認することができる。一
方、外部からフレームパルスFPとクロックCKとがカウン
タ12に印加した時、カウンタは初期値からカウント動作
を開始し、カウント値を読み出し、アドレスとしてスイ
ッチSW2 を介してRAM2のA 端子に加えるので、RAM2から
書き込まれていたデータが順次、スイッチSW3 を介して
外部に取り出される。
され、スイッチSW4,バッファ11を介してCPU 側に送出さ
れるので、CPU 側で内容を確認することができる。一
方、外部からフレームパルスFPとクロックCKとがカウン
タ12に印加した時、カウンタは初期値からカウント動作
を開始し、カウント値を読み出し、アドレスとしてスイ
ッチSW2 を介してRAM2のA 端子に加えるので、RAM2から
書き込まれていたデータが順次、スイッチSW3 を介して
外部に取り出される。
【０００８】次に、図５- の右側に示す様に、面切替
信号がH レベルに変化すると、RAM1に書き込まれたデー
タが読み出され、RAM2に新しいデータが書き込まれ／読
み出される。
信号がH レベルに変化すると、RAM1に書き込まれたデー
タが読み出され、RAM2に新しいデータが書き込まれ／読
み出される。
【０００９】
【発明が解決しようとする課題】上記の様に、データ更
新用とデータ読み出し用にそれぞれシングルポートRAM
を１個ずつ使用しているので、入替えをすべきデイジタ
ル信号数の増加に対応して、シングルポートRAM の数が
増加すると共に、これらRAM と他の素子( 例えば, SW,
ORゲート等) 間を接続する信号線の数も増える。これに
より、回路規模が大きくなると云う問題がある。
新用とデータ読み出し用にそれぞれシングルポートRAM
を１個ずつ使用しているので、入替えをすべきデイジタ
ル信号数の増加に対応して、シングルポートRAM の数が
増加すると共に、これらRAM と他の素子( 例えば, SW,
ORゲート等) 間を接続する信号線の数も増える。これに
より、回路規模が大きくなると云う問題がある。
【００１０】本発明は、回路規模の縮小を図ることを目
的とする。
的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、２はデータの書き込み／読み出しを行
う第１のポート及び書き込まれたデータの読み出しを行
う第２，第３のポートと所定のメモリ領域を有する３ポ
ートメモリ、３は３ポートメモリに対するデータの書き
込み／読み出しを制御する制御手段である。
図である。図中、２はデータの書き込み／読み出しを行
う第１のポート及び書き込まれたデータの読み出しを行
う第２，第３のポートと所定のメモリ領域を有する３ポ
ートメモリ、３は３ポートメモリに対するデータの書き
込み／読み出しを制御する制御手段である。
【００１２】そして、制御手段は、外部から印加された
面切替信号に対応して，該メモリ領域の上半分の領域，
または下半分の領域を書き込み／読み出し可能領域に指
定し、外部から第１のポートを介して指定した半分の領
域にデータの書き込み／読み出しを行わせると共に、該
メモリ領域の下半分の領域，または上半分の領域を更
に, 細分化した細分化上半分の領域のデータを該第２の
ポートから、細分化下半分の領域のデータを第３のポー
トからそれぞれ読み出させる構成にした。
面切替信号に対応して，該メモリ領域の上半分の領域，
または下半分の領域を書き込み／読み出し可能領域に指
定し、外部から第１のポートを介して指定した半分の領
域にデータの書き込み／読み出しを行わせると共に、該
メモリ領域の下半分の領域，または上半分の領域を更
に, 細分化した細分化上半分の領域のデータを該第２の
ポートから、細分化下半分の領域のデータを第３のポー
トからそれぞれ読み出させる構成にした。
【００１３】
【作用】本発明は、１つのアドレスに対してデータを入
出力できるポートP1と、１つのアドレスに対してデータ
を出力できる２つのポートP2, P3の合計３つのポートを
持つ３ポートRAM を使用すると共に、この３ポートRAM
のメモリ領域のうちの半分の領域に対して、CPU が第１
のポートP1を介してデータの書き込み／読み出しを行
い、残り半分の領域のうち、更に半分に分割し，それぞ
れの領域に書き込まれたデータは第２，第３のポート
P2, P3を介して読み出す様にした。
出力できるポートP1と、１つのアドレスに対してデータ
を出力できる２つのポートP2, P3の合計３つのポートを
持つ３ポートRAM を使用すると共に、この３ポートRAM
のメモリ領域のうちの半分の領域に対して、CPU が第１
のポートP1を介してデータの書き込み／読み出しを行
い、残り半分の領域のうち、更に半分に分割し，それぞ
れの領域に書き込まれたデータは第２，第３のポート
P2, P3を介して読み出す様にした。
【００１４】つまり、CPU がデータを書き込んだメモリ
領域は、第２，第３のポートからデータを読み出し、第
２，第３のポートからデータ読み出した領域に対して
は、CPU が第１のポートを介してデータを書き込む様に
した。
領域は、第２，第３のポートからデータを読み出し、第
２，第３のポートからデータ読み出した領域に対して
は、CPU が第１のポートを介してデータを書き込む様に
した。
【００１５】これにより、従来, ２個必要であったRAM
が１個で済むことになり、且つ, RAM と他の素子間を接
続する信号線の数も減少する。
が１個で済むことになり、且つ, RAM と他の素子間を接
続する信号線の数も減少する。
【００１６】
【実施例】図２は本発明の実施例の構成図、図３は図２
の動作説明図、図４は図２の３ポートRAM のメモリ領域
説明図である。
の動作説明図、図４は図２の３ポートRAM のメモリ領域
説明図である。
【００１７】ここで、図３の左側の符号は図２中の同じ
符号の部分の波形を示す。また、インバータ31, フリッ
プフロップ32, カウンタ33は制御手段３の構成部分であ
る。以下、図２〜図４を説明する。
符号の部分の波形を示す。また、インバータ31, フリッ
プフロップ32, カウンタ33は制御手段３の構成部分であ
る。以下、図２〜図４を説明する。
【００１８】先ず、図２に示す様に、３個のポート(
P1, P2, P3) のうち、書き込み／読み出しが可能なポー
トはポートP1のみで、ポートP2, P3は読み出し専用であ
るので、ポートP1をCPU に接続し、ポートP2, P3からデ
ータを出力する。
P1, P2, P3) のうち、書き込み／読み出しが可能なポー
トはポートP1のみで、ポートP2, P3は読み出し専用であ
るので、ポートP1をCPU に接続し、ポートP2, P3からデ
ータを出力する。
【００１９】また、RAM バンクの切替えを可能にする
為、３ポートRAM のメモリ領域を図４に示す様に分割す
る。これは、面切替信号を利用して、例えば、"1" をポ
ートP2, P3のアドレスの最上位ビット An として印加
し、"0" をポートP1のアドレスの最上位ビット An とし
て印加することにより、セレクタを使用することなくメ
モリ領域を上半分と下半分に分割できる( 上半分がRAM
バンク1,下半分がRAM バンク2)。
為、３ポートRAM のメモリ領域を図４に示す様に分割す
る。これは、面切替信号を利用して、例えば、"1" をポ
ートP2, P3のアドレスの最上位ビット An として印加
し、"0" をポートP1のアドレスの最上位ビット An とし
て印加することにより、セレクタを使用することなくメ
モリ領域を上半分と下半分に分割できる( 上半分がRAM
バンク1,下半分がRAM バンク2)。
【００２０】これにより、CPU がアクセスすべきRAM バ
ンクを指定すると、データを出力すべきRAM バンクは,
別のバンクに自動的に切り替わることになる。更に、ポ
ートP2のアドレス An-1(最上位から１ビット下位のアド
レス）として"0" を、ポートP3のアドレス An-1 として
"1" を予め印加しておくことにより、RAM バンク１をRA
M バンク1-1 とRAM バンク1-2 に、RAM バンク２をRAM
バンク2-1 とRAM バンク2-2 に分割できる。即ち、３ポ
ートRAM のメモリ領域が４つに分割される。
ンクを指定すると、データを出力すべきRAM バンクは,
別のバンクに自動的に切り替わることになる。更に、ポ
ートP2のアドレス An-1(最上位から１ビット下位のアド
レス）として"0" を、ポートP3のアドレス An-1 として
"1" を予め印加しておくことにより、RAM バンク１をRA
M バンク1-1 とRAM バンク1-2 に、RAM バンク２をRAM
バンク2-1 とRAM バンク2-2 に分割できる。即ち、３ポ
ートRAM のメモリ領域が４つに分割される。
【００２１】次に、図４に示すRAM バンク１からデータ
を読み出し、RAM バンク２にデータを書き込むとして図
２の動作を説明する。面切替信号が"1" の時、図４のRA
M バンク２がポートP1からアクセス可能となり、RAM バ
ンク１がポートP2, P3からアクセス可能となる。
を読み出し、RAM バンク２にデータを書き込むとして図
２の動作を説明する。面切替信号が"1" の時、図４のRA
M バンク２がポートP1からアクセス可能となり、RAM バ
ンク１がポートP2, P3からアクセス可能となる。
【００２２】また、カウンタ33は、入力したフレームパ
ルスFPとクロックCKを用いて、初期値からカウント動作
を開始し、カウント値がアドレスA1〜 An-2 としてポー
トP2, P3に印加される。これにより、図４のRAM バンク
1-1 とRAM バンク1-2 のデータが読み出される。
ルスFPとクロックCKを用いて、初期値からカウント動作
を開始し、カウント値がアドレスA1〜 An-2 としてポー
トP2, P3に印加される。これにより、図４のRAM バンク
1-1 とRAM バンク1-2 のデータが読み出される。
【００２３】一方、CPU はアドレスバス，データバスを
介してアドレスとデータをRAM バンク２に送り、アドレ
スに対応する部分にデータを書き込む。即ち、従来は、
シングルポートRAM ２個とメモリ領域用スイッチが必要
であったが、本発明では３ポートRAM １個を使用し、ア
ドレスの最上位ビットに異なる極性のビットを付与する
ことにより、スイッチによらずメモリ領域の切替えがで
きる様にした。これにより、回路規模が縮小する。
介してアドレスとデータをRAM バンク２に送り、アドレ
スに対応する部分にデータを書き込む。即ち、従来は、
シングルポートRAM ２個とメモリ領域用スイッチが必要
であったが、本発明では３ポートRAM １個を使用し、ア
ドレスの最上位ビットに異なる極性のビットを付与する
ことにより、スイッチによらずメモリ領域の切替えがで
きる様にした。これにより、回路規模が縮小する。
【００２４】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小を図ることができると云う効果があ
る。
ば、回路規模の縮小を図ることができると云う効果があ
る。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】図２の動作説明図である。
【図４】図２の３ポートRAM のメモリ領域説明図であ
る。
る。
【図５】従来例の構成図である。
【図６】図５の動作説明図である。
２ ３ポートメモリ ３ 制御手段
Claims (1)
- 【請求項１】 データの書き込み／読み出しを行う第１
のポート(P1)及び書き込まれたデータの読み出しを行う
第２，第３のポート( P2, P3) と所定のメモリ領域を有
する３ポートメモリ(2) と、該３ポートメモリに対する
データの書き込み／読み出しを制御する制御手段(3) と
を設け、 該制御手段は、外部から印加された面切替信号に対応し
て，該メモリ領域の上半分の領域，または下半分の領域
を書き込み／読み出し可能領域に指定し、 外部から第１のポートを介して指定した半分の領域にデ
ータの書き込み／読み出しを行わせると共に、 該メモリ領域の下半分の領域，または上半分の領域を更
に, 細分化した細分化上半分の領域のデータを該第２の
ポートから、細分化下半分の領域のデータを第３のポー
トからそれぞれ読み出させる構成にしたことを特徴とす
るアドレスコントロールメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289574A JPH05128047A (ja) | 1991-11-06 | 1991-11-06 | アドレスコントロールメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289574A JPH05128047A (ja) | 1991-11-06 | 1991-11-06 | アドレスコントロールメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128047A true JPH05128047A (ja) | 1993-05-25 |
Family
ID=17744999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289574A Withdrawn JPH05128047A (ja) | 1991-11-06 | 1991-11-06 | アドレスコントロールメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128047A (ja) |
-
1991
- 1991-11-06 JP JP3289574A patent/JPH05128047A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| KR900015008A (ko) | 데이터 프로세서 | |
| JPH0342732A (ja) | 半導体集積回路 | |
| US4575796A (en) | Information processing unit | |
| JPH05128047A (ja) | アドレスコントロールメモリ | |
| JPS5960488A (ja) | カラ−グラフイツクメモリのデ−タ書き込み装置 | |
| JPH0489687A (ja) | 同期式バーストアクセスメモリ | |
| JPH02123594A (ja) | ２ポートｒａｍ | |
| JP2638484B2 (ja) | データ処理装置 | |
| SU1179351A1 (ru) | Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами | |
| KR100300039B1 (ko) | 뱅크역방향호환성회로 | |
| JP2517126B2 (ja) | 半導体記憶装置 | |
| JPH0554665A (ja) | メモリー装置およびそれを内蔵した半導体装置 | |
| JPS60254225A (ja) | ビデオｒａｍのアクセス方法 | |
| JPH0377545B2 (ja) | ||
| JPS5927937B2 (ja) | 情報処理回路 | |
| JPH05347696A (ja) | 画像処理装置 | |
| JPH01237993A (ja) | 時分割スイッチ | |
| JPS61198276A (ja) | メモリｌｓｉ | |
| JPH05108472A (ja) | 入出力回路 | |
| JPS63159966A (ja) | シングルチツプマイクロコンピユ−タ | |
| JPH07101552B2 (ja) | メモリ集積回路 | |
| JPS6175444A (ja) | レジスタフアイル集積回路 | |
| JPH05174164A (ja) | マイクロ・コンピュータ | |
| JPH03163651A (ja) | デュアルポートメモリの割込み発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |