JPH05174164A

JPH05174164A - マイクロ・コンピュータ

Info

Publication number: JPH05174164A
Application number: JP3354700A
Authority: JP
Inventors: Koichi Hiratsuka; 浩一平塚
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-19
Filing date: 1991-12-19
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】外部メモリ空間が大きい場合でも汎用ポート
の数が多く、外部端子を有効に活用できるマイクロ・コ
ンピュータを提供する。【構成】外部メモリとアクセスする複数の外部端子２
１を備えたマイクロ・コンピュータにおいて、第一のタ
イミングでアドレスデータを、第二のタイミングでアド
レッシングとは無関係な出力データをそれぞれ外部端子
２１から出力するように出力タイミングを制御する選択
回路２５と、前記第一及び第二のタイミングに同期して
ストローブ信号を出力する端子９とを備えた。このスト
ローブ信号は、前記出力データをラッチする外部のラッ
チを制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロ・コンピュー
タに関し、特に外部メモリアクセス機能を備えたマイク
ロ・コンピュータに関する。

【０００２】

【従来の技術】マイクロ・コンピュータは、データ処理
を行う手段として各種分野で利用されている。このデー
タ処理においては、マイクロ・コンピュータの中央処理
装置（以下「ＣＰＵ」と言う。）とマイクロ・コンピュ
ータ外部に設けられた外部メモリ又はマイクロ・コンピ
ュータ内部に内蔵された内部メモリとの間でデータのや
りとりが行われる。

【０００３】図５は、例えば外部メモリ及び内部メモリ
を択一的にアクセスするマイクロ・コンピュータの一例
を示すブロック図である。このマイクロ・コンピュータ
は、内部データバス１、内部アドレスバス２、ＣＰＵ１
８、内部メモリ１７、外部メモリ１２、外部バスインタ
ーフェイス１６、メモリコントロールユニット２４、周
辺バスインターフェース１９、及び周辺ユニット２０を
備えている。

【０００４】上記構成のマイクロ・コンピュータにおい
て、ＣＰＵ１８は、内部アドレスバス２を介してアドレ
スを指定し、内部データバス１を介して内部メモリ１７
又は外部メモリ１２から命令を取り込む。すなわち、現
在処理すべきプログラムが格納されているアドレス空間
が内部メモリ１７にあるときは内部メモリ１７から、外
部メモリ１２にあるときは外部バスインターフェース１
６を介して外部メモリ１２から命令を取り込む。

【０００５】ＣＰＵ１８は、取り込んだ命令を実行し、
処理データを内部メモリ１７又は外部メモリ１２へ格納
し、さらに周辺バスインターフェース１９を介して必要
な周辺ユニット２０を起動させる。なお、メモリコント
ロールユニット２４は、アクセスするメモリ空間の選択
や外部バスサイクルの各種制御信号を生成する。

【０００６】次に、外部メモリ１２をアクセスする場合
についてさらに詳しく説明する。図６は、図５における
外部バスインターフェース１６と外部メモリ１２との間
の信号の流れを示す。ここで外部バスインターフェース
１６は、外部メモリ１２の６４Ｋバイトのメモリ空間ま
でをアクセスすることができるものとする。

【０００７】６４Ｋバイトのメモリ空間をアクセスする
ためには１６本のアドレスバスが必要となる。従って、
これらに出力されるアドレスをＡ０〜Ａ１５とする。デ
ータはバイトアクセスとし、この８ビットデータをＤ０
〜Ｄ７とする。ここで、下位アドレスＡ０〜Ａ７とデー
タＤ０〜Ｄ７は、７本の共通線を時分割利用（マルチプ
レクサ）することにより出力される。すなわち、これら
の共通線は時分割アドレス／データバス（ＡＤ０〜ＡＤ
７）として機能する。

【０００８】図７は、外部メモリ１２をアクセスする場
合の信号の出力タイミングを示す。本例では、２つのク
ロックφ１及びφ２のタイミングに従って動作し、外部
バスサイクルは３サイクルが基本サイクルとなる。外部
メモリ１２をアクセスする場合、アドレスストローブ３
２を１サイクル目のクロックφ２の立ち上がりに同期し
て立ち上げてアクティブとし、２サイクル目のクロック
φ１の立ち上がりに同期して立ち下げる。データの読み
込み又は書き込み動作は、アドレスストローブ３２の立
ち上がりに同期して開始される。

【０００９】外部メモリ１２からデータを読み出す場合
は、アドレスストローブ３２の立ち上がりと同期してＡ
Ｄ０〜ＡＤ７及びＡ８〜Ａ１５にアドレスが出力され
る。この場合、ＡＤ０〜ＡＤ７に出力する下位アドレス
Ａ０〜Ａ７は、アドレスセットアップタイム及びアドレ
スホールドタイムが充分とれるように所定期間の間出力
され続ける。ラッチ１３は、アドレスストローブ３２の
立ち下がりに同期して下位アドレスＡ０〜Ａ７をラッチ
する。なお、上位アドレスＡ８〜Ａ１５は、次のアドレ
スが出力されるまで同じアドレスが出力され続ける。一
方、リードストローブ３０は、２サイクル目のクロック
２の立ち上がりに同期してが立ち下がってアクティブと
なり、３サイクル目のクロックφ２の立ち上がりに同期
して立ち上がる。この期間内にＡＤ０〜ＡＤ７からデー
タＤ０〜Ｄ７が外部メモリ１２より入力される。

【００１０】次に、外部メモリ１２にデータを書き込む
場合は、アドレスストローブ３２の立ち上がりと同期し
てＡＤ０〜ＡＤ７及びＡ８〜Ａ１５にアドレスを出力
し、アドレスストローブ３２の立ち下がりに同期してラ
ッチ１３に下位アドレスＡ０〜Ａ７をラッチさせる。そ
して、ライトストローブ３２を、３サイクル目のクロッ
クφ２の立ち上がりに同期して立ち下げてアクティブと
し、ＡＤ０〜ＡＤ７からデータＤ０〜Ｄ７を外部メモリ
１２に出力する。

【００１１】ところで、上記のようなマイクロ・コンピ
ュータを用いたシステムの応用は多種多様化し、外部装
置とやりとりを行う信号数も増加している。これに伴
い、各種信号の入出力を行う汎用ポートの不足が問題と
なっている。特に、上記のような外部メモリとのアクセ
ス機能を有するマイクロ・コンピュータでは、外部メモ
リのアドレス空間が広がれば広がるほど外部メモリをア
クセスする際に必要な端子数は多くなる。しかし、マイ
クロ・コンピュータの端子数は限られているので、外部
メモリのアドレス空間が広がれば広がるほど汎用ポート
として使用できる外部端子が少なくなる。このため、少
ない汎用ポートを有効に活用するため、汎用ポートを他
の機能との兼用端子としたり、シリアルインターフェイ
ス機能による外部Ｉ／Ｏ拡張等を行うことにより、汎用
ポートの不足を補う努力がなされている。

【００１２】図８は、図５に示したマイクロ・コンピュ
ータにおいて、上位８ｂｉｔ分のアドレスＡ８〜Ａ１５
を出力する８本の外部端子２１を汎用ポートとの兼用端
子とした場合の一の外部端子の付近の構成を示すブロッ
ク図である。すなわち、外部端子２１は、上位アドレス
Ａ８〜Ａ１５を出力するアドレスバスとアドレッシング
とは無関係なデータを出力する汎用ポートとの兼用端子
として機能し、外部メモリをアクセスする場合はアドレ
スバス専用となるが、その他の状態では汎用ポートとし
て機能する。従って、外部端子２１からは、外部メモリ
をアクセスする場合は内部アドレスバス２の内容が出力
され、汎用ポートとして機能させる場合は内部データバ
ス１の内容が出力される。

【００１３】図８において、外部アクセス制御レジスタ
２２は、内部データバス１から制御信号を入力し、外部
アクセス制御信号３４として出力する。ＡＮＤゲート３
は、内部アドレスバス２からのアドレス信号及び前記外
部アクセス制御信号３４を入力し、その論理積を出力す
る。ＡＮＤゲート１０は、内部データバス１からのデー
タ信号を出力ラッチ５を介して入力する一方、前記外部
アクセス制御信号３４をインバータ１１を介して入力
し、これらの論理積を出力する。ＯＲゲート４は、前記
ＡＮＤゲート３及び１０の論理和を外部端子２１に出力
する。

【００１４】次に、上記構成における外部端子２１のモ
ード制御動作について説明する。まず、外部端子２１を
外部メモリのアクセス用として機能させる場合は、外部
メモリアクセスモードに設定する。すなわち、命令によ
り外部アクセス制御レジスタ２２に「Ｈ」レベルが出力
され、外部アクセス制御信号３４がアクティブとなる。
このとき、ＡＮＤゲート３は内部アドレスバス２の内容
をＯＲゲート４に出力する。一方、ＡＮＤゲート１０
は、インバータ１１の出力が「Ｌ」となることから常に
「Ｌ」レベルをＯＲゲート４に出力する。従って、外部
端子２１にはＯＲゲート４から内部アドレスバス２の内
容が出力される。

【００１５】次に、外部端子２１を汎用ポートとして機
能させる場合は、外部メモリアクセスモードを解除す
る。すなわち、命令により外部アクセス制御レジスタ２
２に「Ｌ」レベルが出力され、外部アクセス制御信号３
４は「Ｌ」レベルとなる。そして、ＡＮＤゲート３の出
力は常に「Ｌ」レベルとなる一方、ＡＮＤゲート１０は
内部データバス１の内容をＯＲゲート４に出力する。従
って、外部端子２１にはＯＲゲート４から内部データバ
ス１の内容が出力される。

【００１６】なお、外部端子２１は、外部アクセス制御
レジスタ２２に出力される信号が変わるまでは現在出力
している内容を出力し続ける。すなわち、外部端子２１
は常に内部データバス１又は内部アドレスバス２のいず
れかの内容を出力し続ける。従って、図７に示すよう
に、８本の各外部端子２１は、外部バスサイクル期間中
は上位アドレスＡ８〜Ａ１５を出力し続ける。

【００１７】

【発明が解決しようとする課題】上記のような従来のマ
イクロ・コンピュータでは、外部端子をアドレス線と汎
用ポートとの兼用端子とした場合でも、外部メモリへの
アクセス状態においては外部端子がアドレスバス専用と
なり、汎用ポートとしては使用できなくなる。従って、
アクセスできる外部メモリ空間が広く、アドレスの出力
に必要な外部端子の本数が多くなればなるほど、逆に汎
用ポートとして使用できる外部端子は減少してしまうと
いう問題点があった。

【００１８】

【発明の目的】そこで本発明は、外部メモリ空間が大き
い場合でも汎用ポートとして使用できる外部端子の数が
多く、外部端子を有効に活用することができるマイクロ
・コンピュータを提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明のマイクロ・コン
ピュータは、外部メモリアクセスの状態において、外部
端子からアドレスとポートデータを時分割に出力する制
御信号を出力する選択回路と、さらに外部のラッチにポ
ートデータをラッチさせる信号を出力する外部端子を備
えたことにより、上記課題を解決した。

【００２０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。本実施例におけるマイクロ・コンピュータ
の基本構成は図５に示したものと同じであるが、外部メ
モリ１２とのアクセス機構が若干異なっている。すなわ
ち、本実施例では、従来のマイクロ・コンピュータと異
なり、上位アドレスＡ８〜Ａ１５のアドレスバスと汎用
ポートとの兼用端子が、外部アドレスのアクセス時にお
いても時分割により汎用ポートとして使用できるように
なっている。

【００２１】図２は、本実施例のマイクロ・コンピュー
タの外部バスインターフェース１６と外部メモリ１２と
の間の信号の流れを示す。本実施例においては、１６本
のアドレスバスを備え、外部メモリ空間が６４Ｋバイト
の場合までアクセス可能な構成を一例として示す。

【００２２】本実施例では、下位アドレスＡ０〜Ａ７を
ラッチする外部ラッチ１３だけでなく、上位アドレスＡ
８〜Ａ１５をラッチする外部ラッチ１４、及びアドレッ
シングとは無関係なデータ（以下「ポートデータ」と言
う。）ＰＤ０〜ＰＤ７をラッチする外部ラッチ１５を設
けている。さらに、ポートデータＰＤ０〜ＰＤ７を外部
ラッチ１５にラッチさせるための信号であるポートデー
タストローブ３３（ラッチロック）を出力するポートデ
ータストローブ出力端子９を備えている。

【００２３】ＡＤ０〜ＡＤ７は、外部メモリのアクセス
時には時分割のアドレス／データバスとして機能し、８
ｂｉｔの下位アドレスＡ０〜Ａ７の出力と、外部メモリ
からのリードデータ及び外部メモリへのライトデータＤ
０〜Ｄ７の入出力を行う。一方、従来においては外部メ
モリのアクセス時にアドレスバス専用となっていたＡ８
〜Ａ１５を、時分割のアドレス／ポートバスＡ８／ＰＤ
０〜Ａ１５／ＰＤ７として機能させ、８ｂｉｔの上位ア
ドレスＡ８〜Ａ１５とポートデータＰＤ０〜ＰＤ７の選
択的な出力が行えるようにした。

【００２４】図３は、外部メモリ１２をアクセスする場
合の信号の出力タイミングを示す。外部バスサイクルは
３サイクルが基本サイクルである。ここでは外部メモリ
１２とのアクセスはデータの読み出し動作のみ考える。
外部メモリ１２とアクセスする場合、まず、外部バスサ
イクルの１サイクル目のクロックφ１の立ち上がりに同
期してポートデータストローブ３３が立ち下がってアク
ティブとなり、２サイクル目のクロックφ２の立ち上が
りに同期して立ち上がる。このポートデータスローブ３
３がアクティブな間は外部端子２１はアドレスバスとし
て使用できる。

【００２５】次に、１サイクル目のクロックφ２の立ち
上がりに同期してアドレスストローブ３２が立ち上が
り、２サイクル目のφ１の立ち上がりに同期して立ち下
がる。アドレスストローブ３２の立ち上がりに同期して
下位アドレスＡ０〜Ａ７及び上位アドレスＡ８〜Ａ１５
がそれぞれＡＤ０〜ＡＤ７及びＡ８／ＰＤ０〜Ａ１５／
ＰＤ７から出力される。これらのアドレスは、アドレス
セットアップタイムとアドレスホールドタイムとして所
定時間とれるような時間だけ出力される。

【００２６】そして、ラッチ１３及び１４は、アドレス
ストローブ３２の立ち下がりに同期してそれぞれ下位ア
ドレスＡ０〜Ａ７及び上位アドレスＡ８〜Ａ１５をラッ
チし、その後、外部メモリ１２にアドレスを出力し続け
る。

【００２７】次に、２サイクル目のクロックφ２の立ち
上がりに同期してリードストローブ３０が立ち下がって
アクティブとなり、３サイクル目のクロックφ２の立ち
上がりに同期して立ち上がる。この期間にＡＤ０〜ＡＤ
７からリードデータＤ０〜Ｄ７を入力する。

【００２８】一方、ポートデータストローブ３３がアク
ティブでない場合は、外部端子２１はポートデータバス
として使用できる。すなわち、ポートデータストローブ
３３は常時は「Ｈ」レベルであり、外部端子２１から上
位アドレスＡ８〜Ａ１５を出力する場合のみ「Ｌ」レベ
ルとなる。この場合、外部端子２１からは、ポートデー
タストローブ３３が「Ｈ」レベルの間は内部データバス
１からポートデータが出力され続け、ポートデータスト
ローブ３３が立ち下がるときはその立ち下がりに同期し
てポートデータＰＤ０〜ＰＤ７をラッチし、内容を保持
する。そして、ポートデータストローブ３３が立ち上が
った場合は、それ以後再び内部データバス１からポート
データＰＤ０〜ＰＤ７が出力され続ける。

【００２９】図１は、本実施例のマイクロ・コンピュー
タにおける上位８ｂｉｔ分のアドレスＡ８〜Ａ１５を出
力する８本の外部端子２１を汎用ポートとの兼用端子と
した場合の一の外部端子の付近の構成を示すブロック図
である。外部端子２１は、上位アドレス線Ａ８〜Ａ１５
と汎用ポートとの兼用端子として機能し、常時は汎用ポ
ートとして機能し、内部データバス１からポートデータ
ＰＤ０〜ＰＤ７を出力する。一方、外部メモリのアクセ
ス時においても、上位アドレスＡ８〜Ａ１５が内部アド
レスバス２から出力される所定期間以外は汎用ポートと
して機能する。

【００３０】本実施例においては、図８の構成にさらに
選択回路２５が付加されている。この選択回路２５は、
メモリコントロールユニット２４からの制御に基づいて
選択信号３６を出力する。この選択信号３６はポートデ
ータストローブ３３に対応して出力され、常時は「Ｌ」
レベルであるが、外部端子２１から上位アドレスＡ８〜
Ａ１５を出力する期間だけ「Ｈ」レベルとなる。

【００３１】外部アクセス制御レジスタ２２は、内部デ
ータバス１から制御信号を入力し、外部アクセス制御信
号３４として出力する。ＡＮＤゲート３は、選択回路２
５からの選択信号３６、内部アドレスバス２からのアド
レス信号、及び外部アクセス制御レジスタ２２からの外
部アクセス制御信号３４を入力し、これらの論理積を出
力する。ＡＮＤゲート１０は、内部データバス１からの
データ信号を出力ラッチ５を介して入力するとともに前
記外部アクセス制御信号３４をインバータ７を介して入
力し、これらの論理積を出力する。ＯＲゲート４は、前
記ＡＮＤゲート３及び１０の論理和を外部端子２１に出
力する。

【００３２】次に、上記構成における外部端子２１のモ
ード制御動作について説明する。まず、外部端子２１を
外部メモリのアクセス用のアドレスバスとして使用可能
にする場合は、外部メモリアクセスモードに設定する。
この場合、命令により外部アクセス制御レジスタ２２に
「Ｈ」レベルが出力され、外部アクセス制御信号３４が
アクティブとなる。しかし、アドレス信号を出力しない
期間においては、選択回路２５は「Ｌ」レベルの選択信
号を出力し続け、ＡＮＤゲート３の出力はこの状態では
常に「Ｌ」レベルとなる。

【００３３】一方、ＡＮＤゲート１０にはインバータ７
を介して「Ｈ」レベルの信号が入力されるので、ＡＮＤ
ゲート１０は内部データバス１の内容をＯＲゲート４に
出力する。従って、外部端子２１にはＯＲゲート４から
内部アドレスバス２の内容すなわちポートデータＰＤ０
〜ＰＤ７が出力される。

【００３４】次に、内部アドレスバス２から上位アドレ
スＡ８〜Ａ１５のアドレス信号を外部端子２１に出力す
る場合は、選択回路２５から「Ｈ」レベルの選択信号３
６が出力される。従って、ＡＮＤゲート１０にはインバ
ータ７を介して「Ｌ」レベルの信号が入力されるので、
ＡＮＤゲート１０は常に「Ｌ」レベルをＯＲゲート４に
出力する。

【００３５】一方、ＡＮＤゲート３にはいずれも「Ｈ」
レベルの選択信号３６及び外部アクセス制御信号３４が
入力されるので、ＡＮＤゲート３は内部アドレスバス２
の内容をＯＲゲート４に出力する。従って、外部端子２
１にはＯＲゲート４から内部アドレスバス２の内容すな
わち上位アドレスＡ８〜Ａ１５が出力される。

【００３６】外部端子２１を上記のように外部メモリの
アクセス用に使用しない場合は、外部メモリアクセスモ
ードを解除する。すなわち、命令により外部アクセス制
御レジスタ２２に「Ｌ」レベルが出力され、外部アクセ
ス制御信号３４は「Ｌ」レベルとなる。一方、選択回路
２５からは常に「Ｌ」レベルの選択信号３６が出力され
る。従って、ＡＮＤゲート３の出力は常に「Ｌ」レベル
となる一方、ＡＮＤゲート１０は内部データバス１の内
容をＯＲゲート４に出力し、外部端子２１にはＯＲゲー
ト４から内部データバス１の内容すなわちポートデータ
ＰＤ０〜ＰＤ７が出力される。

【００３７】このように、外部アクセス期間中であって
も、アドレス信号が出力される期間外は外部端子２１よ
りリアルタイムにポートデータを出力することができ、
アドレス信号の出力されていない期間は常にポートデー
タが出力される。なお、図２ではリードタイミングのみ
示し、外部メモリからのデータの読み込み動作のみ説明
したが、ライトタイミングについても、ライトストロー
ブの立ち上がりが半サイクル延びるだけで、他のタイミ
ング及び動作はリードタイミングと同様である。

【００３８】図４は、本発明の他の実施例のマイクロ・
コンピュータにおける上位８ｂｉｔ分のアドレスＡ８〜
Ａ１５を出力する８本の外部端子２１を汎用ポートとの
兼用端子とした場合の一の外部端子の付近の構成を示す
ブロック図である。本実施例の構成は図３の第一の実施
例の構成と基本的には同じであるが、本実施例ではさら
にモード切換レジスタ２３、ＯＲゲート６及びインバー
タ８が付加されている。

【００３９】モード切換レジスタ２３は、外部メモリア
クセス時において、外部端子２１をアドレス専用バスと
して機能させるモード又は外部端子２１をアドレス／ポ
ートデータの時分割バスとして機能させるモードのいず
れかを選択して制御するモード切換え信号３５を出力す
る。これにより、外部メモリのアクセス時には外部端子
２１をアドレス専用バスとして機能させることもできる
し、また外部端子２１を第一実施例のようにアドレス／
ポートデータの時分割バスとして機能させることもでき
る。

【００４０】ＯＲゲート６は、選択回路２５からの選択
信号３６及びモード切換えレジスタ２３からのモード切
換え信号３５を入力し、これらの論理和を出力する。Ａ
ＮＤゲート３は、ＯＲゲート６の出力、内部アドレスバ
ス２からのアドレス信号、及び外部アクセス制御レジス
タ２２からの外部アクセス制御信号３４を入力し、これ
らの論理積を出力する。ＡＮＤゲート１０は、内部デー
タバス１からの出力ラッチ５を介したデータ信号、モー
ド切換えレジスタ２３からのインバータ８を介したモー
ド切換え信号３５、及び選択回路２５からのインバータ
７を介した選択信号３６を入力し、これらの論理積を出
力する。ＯＲゲート４は、前記ＡＮＤゲート３及び１０
の出力の論理和を外部端子２１に出力する。

【００４１】上記構成において、外部端子２１を外部メ
モリのアクセス時にアドレス専用バスとして機能させる
モードを選択する場合は、モード切換えレジスタ２３か
ら「Ｈ」レベルのモード切換え信号３５が出力される。
このとき、ＡＮＤゲート１０にはインバータ８を介して
「Ｌ」レベルの信号が入力され、ＡＮＤゲート１０の出
力は常に「Ｌ」レベルとなる。一方、ＯＲゲート６は
「Ｈ」レベルのモード切換え信号３５が直接入力される
ので、ＯＲゲート６は選択信号３６のレベルに関係なく
「Ｈ」レベルを出力する。従って、このとき外部メモリ
アクセスモードである場合は外部アクセス制御レジスタ
２２から「Ｈ」レベルの外部アクセス制御信号３４が出
力されており、ＡＮＤゲート３は内部アドレスバス２の
内容を出力する。従って、外部端子２１からは内部アド
レスバス２の内容が常に出力される。

【００４２】外部端子２１をアドレス／ポートデータの
時分割バスとして機能させるモードを選択する場合は、
モード切換えレジスタ２３から「Ｌ」レベルのモード切
換え信号３５が出力される。このとき、ＡＮＤゲート１
０にはインバータ８を介して「Ｈ」レベルの信号が入力
される。また、ＯＲゲート６は「Ｌ」レベルのモード切
換え信号３５が直接入力される。この状態においては、
モード切換え信号３５はＡＮＤゲート３及び１０のいず
れにも影響をあたえず、結果的に図３に示した第一の実
施例と同じ構成となる。従って、内部データバス１又は
内部アドレスバス２から外部端子２１への出力モードの
切換えは選択信号３６によって行われる。

【００４３】本実施例の構成は、ポートを特に必要とし
ない場合に有効である。すなわち、本実施例では、外部
にアドレス情報を記憶するためのラッチを設ける必要が
ないので、コスト的に有利となる。

【００４４】

【発明の効果】以上説明したように本発明は、マイクロ
・コンピュータにおいて、外部メモリアクセス時に内部
データバスの内容と内部アドレスバスの内容とを時分割
で外部に出力するようにしたので、外部メモリ空間が大
きい場合でも汎用ポートとして使用できる外部端子の数
が多く、外部端子を有効に活用することができるとい宇
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のマイクロ・コンピュータの
外部端子の周辺構成を示すブロック図である。

【図２】本発明の一実施例のマイクロ・コンピュータの
外部バスインターフェースと外部メモリとの接続関係を
示す説明図である。

【図３】本発明の一実施例のマイクロ・コンピュータの
アドレスデータ及びポートデータの入出力時の動作を示
すタイミング・チャートである。

【図４】本発明の他の実施例のマイクロ・コンピュータ
の外部端子の周辺構成を示すブロック図である。

【図５】従来のマイクロ・コンピュータの構成の一例を
示すブロック図である。

【図６】従来のマイクロ・コンピュータの外部バスイン
ターフェースと外部メモリとの接続関係を示す説明図で
ある。

【図７】従来のマイクロ・コンピュータのアドレスデー
タの入出力時の動作を示すタイミング・チャートであ
る。

【図８】従来のマイクロ・コンピュータの外部端子の周
辺構成を示すブロック図である。

【符号の説明】

１内部データバス２内部アドレスバス３，１０ＡＮＤゲート４，６ＯＲゲート５出力ラッチ７，８インバータ９ポートデータストローブ出力端子１２外部メモリ１３，１４，１５ラッチ１６外部バスインターフェース１７内部メモリ１８ＣＰＵ１９周辺バスインターフェース２０周辺ユニット２１外部端子２２外部アクセス制御レジスタ２３モード切換えレジスタ２４メモリコントロールユニット２５選択回路

Claims

【特許請求の範囲】

【請求項１】外部メモリとアクセスする外部端子を備
えたマイクロ・コンピュータにおいて、第一のタイミン
グでアドレスデータを、第二のタイミングでアドレッシ
ングとは無関係な出力データをそれぞれ前記外部端子か
ら出力するように出力タイミングを制御する選択回路
と、前記第一及び第二のタイミングに同期してストロー
ブ信号を出力する端子とを備え、このストローブ信号に
より前記アドレッシングとは無関係な出力データをラッ
チするための外部のラッチを制御することを特徴とする
マイクロ・コンピュータ。
【請求項２】モード切換えレジスタを備え、このモー
ド切換えレジスタの出力する信号により、前記外部端子
をアドレスデータの出力専用端子とするモード、及びア
ドレスデータ及びアドレッシングとは無関係な出力デー
タを選択的に出力する端子とするモードのいずれかのモ
ードを選択して制御するものである、請求項１に記載の
マイクロ・コンピュータ。
【請求項３】前記外部端子は、常時は前記アドレッシ
ングとは無関係な出力データを出力し、前記ストローブ
信号に同期して所定期間アドレスデータを出力するもの
である、請求項１又は請求項２に記載のマイクロ・コン
ピュータ。