JPH04119440A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、コンピュータやＯＡ種機器の情報処理組織を
構成するために利用されるメモリ制御装置に関するもの
であり、１以上のメモリチップで構成されるメモリをそ
のメモリチップの属性に適合するように制御することが
できるメモリ制御装置を提供しようとするものである。

また、このメモリ制御装置を構成するために利用して好
適なメモリ装置を提供しようとするものである。

（ロ）従来の技術 ］ンピュータの記憶装置として使用されるメモリシステ
ムでは、ＤＲＡＭか多く使用さノする。ＤＲＡ、　Ｍは
、チップ内部のメモリセル容量によって４Ｍビット、１
Ｍビット、２５６にビットなどに分類さノする。このよ
うに様々なメモリセル容量からなるメモリチップを１個
以上使用し−ご必要な記憶容量を持つメモリ装置を構成
する場合、各メモ）セルの属性に合致した制御を行う必
要がある。

、１Ｎ１ピントと１Ｍビ・／トのメモリチップの例では
、４Ｍビットのメモリチップは、１Ｍビットのメモリチ
ップの上位互換となるようにチップのビン配置が設計さ
れているので、２種類のメモリチップを実装することを
可能にするメモリシステムを構成することができる。と
ころが、メモリ制御回路が全く同一ではないため、ジャ
ンパー配線やスイッチ等を用いて切り換えたり、メモリ
コントローラの入れ換えや、ソフトウェアにおいてプロ
グラムの変更を伴うＲＯＭの交換などの操作が必要とな
っている。

市販さノｔでいるメモリコントローラの例として、Ｗ　
Ａ　ＣＯＭ社のメモリコントローラ（製品番号、＼’１
’４００ＣＩＦ）があり、このメモリコン１〜ロラは入
力される２ビツトのセレクト信号によってメモリチップ
のメモリでル容４札を判別して制御の切り換えを行って
いる。ナショナルセミコンダクタ社のメモリコントロー
ラでは、各メモリセル容量ごとにメモリコントローラが
用意されており（メモリセル容量４Ｍビット用のメモリ
コントローラには製品番号ＤＰ８５２２が、１Ｍビット
用にはＤＰ８５２１が、２５６にビット用にはＤＲ８，
’ｉ２０が用意されている）、メモリセル容量の変更に
伴いメモリコントローラチップそのものの変更をしなけ
ればならない。このように、これらのメモリコントロー
ラはメモリチップの変更に柔軟に対応できるものではな
い。コントローラチップそのらのを入れ換えるか、ＣＩ
−’　ｔＪから制御できるコントロールレジスタを設定
して制御ビットを切り換えてメモリセル容量にあった制
御を行ったりしなくてはならない。

特開昭６２−５２６５］号公報には、メモリニット内に
診断用コントローラを設備し、ＣＰＵ・１ がこの診断用コントローラからの情報を受けて、ＣＰＵ
がメモリユニット内に実装されているメモノ全体の容量
を認識することができるメモリ制御装置が示されている
。また、特開昭６２−７０９５７号公報には、メモリ容
量の自動判別方法に関する技術が紹介されている。しか
し、これらの２つの先行技術はいずれも、メモリ全体の
容量を判別する技術であって、メモリセルを制御するた
めの属性情報を認識するものではない。

（ハ）発明が解決しようとする課題 メモリチップ内部のメモリセル容量の増加に伴い、記憶
装置におけるチップのメモリセル容量やメモリ全体の容
量を変更して記憶装置の拡張を行う場合が増加してくる
。その際に、利用者がそのデツプのメモリセル容量やア
クセススピードなどを識別して、それに適した設定をジ
ャンパー配線やスイッチを用いて行ったり、メモリコン
トローラそのものを入れ換えたり、ＣＰＵから制御でき
るコントローラレジスタをメモリコントローラの外部に
設定し、制御ビットを切り換えるなどの操作を行ってい
た。

このような設定は、記憶装置におけるメモリチップのメ
モリセル容量の変更が行われるたびに設定し直さなけれ
ばならず、間違って設定してしまった場合においても回
路構成］二はそのまま動作するので、重大なミスに発展
する可能性がある。

他の方法としては、ソフトウェアにおいてメモリチップ
のメモリセル容量を設定し、２１モリ制御を行う場合も
あるが、この場合ではブーＦＲＯＭ」−のプログラムに
この設定条件を書き込む必要があるため、チップのメモ
リセル容量の変更ごとにＲＯＭを交換しなければならな
いことになって非能率であり、この場合においてもミス
を起こす可能性がある。

（ニ）課題を解決するための手段 上記の課題を解決するためには、メモリチップを制御す
るためのステータス情報をあらかじめ識別することがで
きればよい。

本発明のメモリ装置によれば、ＣＰＵと、このＣＩ）　
Ｕによって制御されるメモリ制御部と、このメモリ制御
部によって制御されるメモリとを備えるメモリ制御装置
において、前記メモリは各メモリチップがその中にメモ
リセルとそのメモリセルを制御するためのステータス情
報を固定する属性記憶部分を有する］個またはそれ以４
二のメモリチップで構成されており、前記メモリ制御部
は前記ステータス情報を入力してそのステータス情報に
対応する制御信号を前記メモリに出力するように構成し
ていることを特徴とする。

そして」二記ステータス情報は、メモリセルのメモリ容
量を示す容量情報であったり、メモリセルのアクセスス
ピードを示すスピード情報であったり、メモリの動作モ
ードを示すモード情報であったり、あるいはこメｔらを
複合してなるものであったりする。

さらに本発明は、このようなメモリ制御装置を構成する
ために利用するメモリ装置、すなわちメモリセルと、こ
のメモリセルを制御するためのステータス情報を固定す
る属性記憶部分とを備えるメモリ装置である。

（ホ〕作用 本発明のメモリ制御装置は、メモリ制御部がメモリに備
える属性部分からのステータス情報を受け、そのステー
タス情報に対応する制御信号を用いて、メモリをそのメ
モリに適する状態で動作させるようにしているので、メ
モリ制御部は使用するメモリチップに応じて該メモリチ
ップに自動的に適切な制御を施すことができる。

例えば、ステータス情報がメモリチップのメモリ容量を
示す情報であるとき、メモリ制御部はそのメモリ容量に
適するアドレスをメモリに与えるようにする。また、ス
テータス情報がメモリセルのアクセススピードを示すス
ピード情報であるとき、メモリ制御部はそのスピードに
適するメモリ制御信号をメモリに与えるようにする。

本発明のメモリ装置は、メモリセルと、このメモリセル
を制御するためのステータス情報を固定する属性部分を
備えているため、この属性記憶部分からの情報を受ける
ようにすることで、このメモリ装置を適切に動作させる
ようにすることができる。

（へ）実施例 本発明の実施例を図面を参考にして説明する。

第１図はメモリ装置のブロック図である。第２図と第３
図はこのメモリ装置を利用するメモリ制御装置の構成ブ
ロック図である。第・１図は３ビツトのステータス情報
を示す図である。

メモリ装置は、１個もしくはそれ以−」このメモリチッ
プによって構成されている。メモリチップはメモリセル
の個数により決まるメモリ容量を持っており、士、述の
ように４Ｍとノド、１Ｍビット。

２５６　Ｋビットなどが存在する。メモリ装置は、必要
なメモリ容量を持つように、このメモリチップの所定数
を一つのボードに搭載し利用するようにしている。この
場合、各メモリチップはそれぞれに対するアクセスを容
易にするために同じピッＩ・容量を持つものを利用する
ようにしている。

第１図に示すメモリ装置においては１個のメモリチップ
の内部構成のブロック図を示している。

このメモリチップ１は、ピノ）・容１１に対応する数の
各メモリセルか行および列にマトリックス状に配列され
ているメモリセル２と、このメモリセル２を制御するた
めのステータス情報を固定する属性記憶部分３と、メモ
リセル２と属性記憶部分３からのテ゛−夕をそれぞれ入
力するマルチプレクサ・１と、このマルチプレクサ４か
らのデータを入力するラッチ５とを備えている。さらに
、図示省略しているが、タロツク発生回路５行及び列ア
ドレスバッファ　行デコーダ、列デコーダなどを備えて
いる。

メモリセル１と属性記憶部分３にはメモリ制御部からの
コントロール信号を付与する制御ライン６が接続されて
おり、またメモリセル］には内蔵の各セルのアドレスを
指定するためアドレスバス７が接続されている。大力ラ
ンチ・出力バゾファ５はデータバス８に接続されており
、このデータバスとメモリチップエとの間のデータの入
出力を司る。マルチプレクサ・１は属性記憶部分３から
のステータス情報を、メモリセル２からの情報データと
ともにラッチ５を通じてデータバス７に出力する機能を
もち、またラッチ５からの入力データをメモリセル２に
入力する機能を持つ。

第２図と第３図の各メモリ制御装置２０．３０において
、２１，３］はＣＰＵ（中央プロセスユニッｌ−）、２
２．３２はこのＣＰＵによって制御されるメモリ制御部
、２３．３３はこのメモリ制御部によって制御されるメ
モリである。このメモＪ２３，３３としては、説明を簡
単にするため、いずれのメモリ制御装置においても１個
のメモリチップの例を示しているが、整数倍のメモリ容
量を持たせるために、複数のメモリセルを並列に接続す
るようにしてもよい。この場合、同じ記憶容量のメモリ
制御部を使うほうがメモリ制御部２２，３２による制御
を簡単にすることができるが、異なる記憶容量のものを
使うようにしてもよい。実施例では、メモリ２３は１Ｍ
ビットのＤＲＡＭを使用しており、メモリ３３は４Ｍビ
ットのＤ　ＲＡ　Ｍを使用している。

メモリ２３．３３には、第１図に示したメモリ装置と実
質的に同じ構成のものが使われ、第２図と第３図の各図
中の符号の第１位が第１図中の符号に等しい構成要素は
実質的に等しいものを示している。世し、属性記憶部分
２３１と３３１の記憶内容はそれぞれ各メモリ２３．３
３に固有のステータス情報が固定されている。

第４図は３ビツト［Ｓ２．ｓｌ、ｓｏ］で構成されてい
るステータス情報を例示している。実施例では、メモリ
２３のステータス情報は［１゜０、Ｏ］であり、メモリ
３３のステータス情報は［０，］、１］である。即ち、
メモリ２３はその属性記憶部分２３１に、その動作モー
ドがスタティックカラムモードで、ＲＡＳのパルス幅が
１００ｎＳで、メモリ容量が１Ｍビットであるとのステ
ータス情報を固定している。また、メモリ３３はその属
性記憶部分３３１に、その動作モードが高速ページモー
ドで、ＲＡＳのパルス幅が７５ｎ　Ｓで、メモリ容量が
・１Ｍビットであるとのステータス情報を固定している
。

次に、第２図のメモリ制御装置において、メモリ２３の
持つステータス情報に基ずき該メモリを制御する動作に
ついて説明する。第３図のメモリ制御装置の動作もこの
説明から類推できる。

メモリ制御装置２ｏに電源が供給されてシステムが初期
化されたとき、ＣＰＵ２１はメモリ制御部２２に制御ラ
イン２・１を通じてコントロール信号を付与する。これ
により、メモリ制御部２２はメモリ２３の属性記憶部分
２３１にステータスコントロール信号２６を与える。属
性記憶部分はこの信号２６を受けて自己のステータス情
報、実施例では３ビツトの情報［１，Ｏ，Ｏ］を出力す
る。このステータス情報はメモリセル２３２からのデー
タとともにデータバス２８に出力される。

このデータバス２８中のステータス情報はメモリ制御部
２２に取り込まれる。メモリ制御部２２はこのステータ
ス情報を認識して、そのステータス情報に基ずくメモリ
制御信号２９をメモリ２３に供給する。即ち、メモリ制
御部２２はメモリ２３の属性記憶部分２３］からのステ
ータス情報を入力して、このメモリ２３が１Ｍビットの
Ｄ　ＲＡ　Ｍであること、ＲＡＳのパルス幅が１００ｎ
Ｓであること、さらに動作モードがスタティックカラム
モードであることを認識し、このメモリ制御部２２はか
かる認識に基ずく制御信号をメモリ２３に出力する。そ
の結果、メモリ２３は自身の属性に適合した状態で、制
御されるようになる。

第５図と第６図にメモリ制御部に備えるアドレス指定回
路を示している。第５図は、ＣＰＵからアドレスバス２
５を通じて付与されるアドレスデータをメモリのローア
ドレスＲＡに接続するマルチプレクサ４０を示し、第６
図は同様にアドレスバス２５を通して付与されるアドレ
スデータをメモリのカラムアドレスＣＡに接続するマル
チプレクサ、１１を示している。

マルチプレクサ４０はアドレスＡＯ〜Ａ９のデータをそ
のままローアドレスＲＡ○〜ＲＡ９に出力する。そして
、メモリ２３のローアドレスは９ビツトであるからＲＡ
９をノーコネクト端子に接続するようにする。メモリ３
３のローアドレスは１０ビツトであるからマルチプレク
サ４ｏの出力をそのまま利用する。

マルチプレクサ４１はメモリ容量に関するステータス情
報（ＳＯ）をリード４２から入力し、１Ｍピントのメモ
リ２３の場合、カラムアドレスＣＡＯ〜ＣＡ９にはアド
レスデータＡ９〜Ａ１７を選択出力し、４Ｍビットの場
合、カラムアドレスＣＡＯ−ＣＡ９にはアドレスデータ
ＡＩＯ〜Ａ１９を選択出力する。

第７図、第８図を用いて、アクセスタイムに関するステ
ータス情報を活用した場合のメモリ制御例を説明する。

第７図はメモリを駆動するＲＡＳ、ＣＡＳ信号の波形図
を示す。メモリには、そのアクセススピードの違いによ
って、第７図の実線や破線で示すようにアクセスタイム
が異なるものがある。実線の波形はＲＡＳのパルス幅が
７５ｎ秒（ｎはナノ、以下同様）のメモリ３３のものを
示し、破線の波形はＲＡＳのパルス幅が１００ｎ秒のメ
モリ２３のものを示している。メモリ制御部はアクセス
スピードに関するステータス情９１（Ｓｌ）を入力して
そのステータス情報に適合するメモリ制御イ言号をメモ
リに出力する。

第８図は、メモリ制御部においてメモリ制御信号（ＲＡ
Ｓ信号、ＣＡＳ信号）を生成するためのタイミング・フ
ローチャート図を示している。第８図に示したステート
】〜ステート・１の各ステトは、メモリ制御部で生成す
るＲ　Ａ　Ｓ信号のパルス幅が７５ｎ秒であるというス
テータス情報（Ｓｌ）をステータス信号に付加した場合
、メモリ制御部において、第７図に示す実線のようなＲ
ＡＳ信号を発生させればよい。第８図のフローチャトに
おいて、ステー）１，２．４を通るように、ステータス
情報に従った条件分岐による制御を行うことによって、
７５ｎ秒のパルス幅を生成することができる。また、パ
ルス幅が１００ｎ秒のＲＡＳ信号を生成するためには、
ステー）１．．２゜３．４を通るように制御を行うこと
によって生成することができる。

ステータス情報（ＳＯ）は、メモリのアクセスモードを
指定するステータス信号をメモリ制御部に提供する。高
速ページモードの場合、１つのＲＡＳサイクルの中に連
続して複数個のＣＡＳサイクルを挿入してメモリアクセ
スを行い、一方スタティックカラムモードの場合、〕つ
のＲＡＳサイクルの中でカラムアドレスのみを切；ン換
えて高速なメモリアクセスを行うものである。メモリ制
御部は、図示省略しているが、メモリの属性記録部分か
らのステータス情報（Ｓｏ）を入力してそのステータス
情報に適合するメモリ制御信号をメモリに出力する。

（ト）発明の効果 本発明のメモリ制御装置はそれに備えるメモリにそのメ
モリの制御に必要なステータス情報を記録している属性
記憶部を持ち、この属性記憶部からのステータス情報に
基ずきメモリ制御部がメモリを制御する制御信号を出力
するようにしているので、メモリを構成するメモリチッ
プの選択に自由度が増しメモリの拡張が容易にできるよ
うになる。また、メモリ制御部はメモリに提供するメモ
リ制御信号の特性をメモリの属性記憶部からのステータ
ス情報に基ずき自動的に決めるようにしているので、異
なる属性のメモリチップに交換してもそのメモリに適合
するメモリ制御信号を提供することができる。

本発明のメモリ装置は、メモリセルと、ステータス情報
を固定する属性記憶部分とを備えているので、このメモ
リ装置を駆動するために、メモリ制御部は属性記憶部分
からのステータス情報を抽出してそのステータス情報に
基ずき適切なメモリ制御信号を作成すればよく、このメ
モリ装置の使用性を向上させることができる。

【図面の簡単な説明】

図面はいずれも本発明に関するものであり、第】図はメ
モリ装置のブロック図である。第２図と第３図はこのメ
モリ装置を利用するメモリ制御装置の構成ブロック図で
ある。第４図は３ビツトのステータス情報を示す図であ
る。第５図と第６図はメモリ制御部に備えるアドレス指
定回路の構成図である。第７図はＲＡＳ信号とＣＡＳ信
号の信号波形図である。第８図はＲＡＳ信号を生成する
ためのフローチャート図である。 １はメモリチップ、２はメモリセル、３は属性記憶部分
、４はマルチプレクサ、５は入力ラッチ・出力バッファ
、６は制御ライン、７はアドレスバス、８はデータバス
、２０．３０はメモリ制御装置、２１．３１はＣＰＵ、
２２．３２はメモリ制御部、２３．３３はメモリ、２３
１，３３１は属性記憶部、２４は制御ライン、２５．２
７はアドレスバス、２６はコントロール信号、２８はデ
ータバス、２９はメモリ制御信号、４０．４１はマルチ
プレクサである。

Claims (5)

【特許請求の範囲】
1. （１）ＣＰＵと、このＣＰＵによって制御されるメモリ
   制御部と、このメモリ制御部によって制御されるメモリ
   とを備えるメモリ制御装置において、前記メモリは各メ
   モリチップがその中にメモリセルとそのメモリセルを制
   御するためのステータス情報を固定する属性記憶部分と
   を有する１個またはそれ以上のメモリチップで構成され
   ており、前記メモリ制御部は前記ステータス情報を入力
   してそのステータス情報に対応する制御信号を前記メモ
   リに出力するように構成していることを特徴とするメモ
   リ制御装置。
2. （２）前記ステータス情報は前記メモリセルのメモリ容
   量を示す容量情報を含んでおり、前記メモリ制御部はこ
   の容量情報に基ずき前記メモリセルに対するアドレスを
   制御する手段を備えていることを特徴とする請求項（１
   ）記載のメモリ制御装置。
3. （３）前記ステータス情報は前記メモリセルのアクセス
   スピードを示すスピード情報を含んでおり、前記メモリ
   制御部はこのスピード情報に基ずき前記メモリセルに対
   するメモリ制御信号の属性を制御する手段を備えている
   ことを特徴とする請求項（１）記載のメモリ装置。
4. （４）前記ステータス情報は前記メモリの動作モードを
   示すモード情報として高速ページモードとスタティック
   カラムモードを含んでおり、前記メモリ制御部はこのモ
   ード情報に基ずき前記メモリセルに対するメモリ制御信
   号の属性を制御する手段を備えていることを特徴とする
   請求項（１）記載のメモリ装置。
5. （５）メモリセルと、このメモリセルを制御するための
   ステータス情報を固定する属性記憶部分とを備えるメモ
   リ装置。