JP2001319483A - 拡充可能なメモリ集積回路装置 - Google Patents
拡充可能なメモリ集積回路装置Info
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Abstract
(57)【要約】
【課題】大容量のメモリを必要とする場合、大量生産の
メモリ集積回路を複数個接続して大きいメモリ容量とし
ていた。ただし、このように構成すれば、メモリ集積回
路にそれぞれ制御回路および電圧発生回路が必要とな
り、これが資源の浪費となっていた。 【解決手段】メモリ操作に必要な制御回路および電圧発
生回路を複数のメモリ集積回路から独立した共用回路と
することにより、通電路の重複線路、およびメモリ本体
チップの面積を減少させるとともにメモリ容量の拡充お
よび回路装置の標準化を容易にした。
メモリ集積回路を複数個接続して大きいメモリ容量とし
ていた。ただし、このように構成すれば、メモリ集積回
路にそれぞれ制御回路および電圧発生回路が必要とな
り、これが資源の浪費となっていた。 【解決手段】メモリ操作に必要な制御回路および電圧発
生回路を複数のメモリ集積回路から独立した共用回路と
することにより、通電路の重複線路、およびメモリ本体
チップの面積を減少させるとともにメモリ容量の拡充お
よび回路装置の標準化を容易にした。
Description
【0001】
【発明の属する技術分野】本発明は不揮発性メモリ、特
に記憶容量を容易に拡充できるようにした拡充可能な不
揮発性メモリ集積回路装置に関するものである。
に記憶容量を容易に拡充できるようにした拡充可能な不
揮発性メモリ集積回路装置に関するものである。
【0002】
【従来の技術】電子デバイスの軽薄短小化の進展方向に
伴い、不揮発性メモリもますます同方向に進んでいる。
図１は不揮発性メモリの内部構成、例えば既存のフラッ
シュメモリ（flash memory）、電気的消去書込可能なＲ
ＯＭ（EE PROM） 、またはマルチプログラミングメモリ
（MTP） の内部構成を示し、その不揮発性メモリ回路１
０の内部には、メモリの中心のデータ記憶用メモリアレ
イ１１、メモリのＸ方向デコーダと駆動回路１２、Ｙ方
向デコーダと駆動回路１３、メモリアレイ制御用Ｙ方向
伝送ゲート１４、データの読書用センス増幅器とプログ
ラミング回路１５、および入力／出力バッファ１６を含
む。また不揮発性メモリ回路１０の外部には、プログラ
ミングないしメモリ消去の際に必要な各信号を発生する
制御回路２２、および駆動用電圧発生回路２４が設けら
れている。
伴い、不揮発性メモリもますます同方向に進んでいる。
図１は不揮発性メモリの内部構成、例えば既存のフラッ
シュメモリ（flash memory）、電気的消去書込可能なＲ
ＯＭ（EE PROM） 、またはマルチプログラミングメモリ
（MTP） の内部構成を示し、その不揮発性メモリ回路１
０の内部には、メモリの中心のデータ記憶用メモリアレ
イ１１、メモリのＸ方向デコーダと駆動回路１２、Ｙ方
向デコーダと駆動回路１３、メモリアレイ制御用Ｙ方向
伝送ゲート１４、データの読書用センス増幅器とプログ
ラミング回路１５、および入力／出力バッファ１６を含
む。また不揮発性メモリ回路１０の外部には、プログラ
ミングないしメモリ消去の際に必要な各信号を発生する
制御回路２２、および駆動用電圧発生回路２４が設けら
れている。
【0003】この不揮発性メモリの動作において、制御回路
２２はプログラミング、ないし消去動作を行う時にセン
ス増幅器の判定に応じた各種信号をプログラミング回路
へ伝送する。電圧発生回路２４は、プログラミング、消
去、または修正等の動作に合わせて対応する必要な各種
電圧、例えば＋１０Ｖ、−１０Ｖ、＋５Ｖ…等を倍圧回
路または分圧回路によって発生する。
２２はプログラミング、ないし消去動作を行う時にセン
ス増幅器の判定に応じた各種信号をプログラミング回路
へ伝送する。電圧発生回路２４は、プログラミング、消
去、または修正等の動作に合わせて対応する必要な各種
電圧、例えば＋１０Ｖ、−１０Ｖ、＋５Ｖ…等を倍圧回
路または分圧回路によって発生する。
【0004】
【発明が解決しようとする課題】不揮発性メモリ集積回
路には、特定の記憶容量があり、メモリ回路の集積度が
高くなる程、高い生産技術を必要とし、また生産個数が
低くなる程、コスト高になるので、一般に必要な場合に
は、大量生産の不揮発性メモリ集積回路を直列接続して
大きいメモリ容量にする。ただし、このように構成すれ
ば、データ読み取りまたはプログラミングの際に、選択
された不揮発性メモリ集積回路にそれぞれ専用の制御回
路および電圧発生回路が必要となり、これが資源の浪費
となっていた。一般に、プログラミングの過程中で、メ
モリ回路には所定の順序でデータが書き込まれ、メモリ
回路のデータ内容を確認する場合もまた順序よく行われ
る。言い換えれば、１セットの直列に接続された不揮発
性メモリ集積回路については、これらのチップ中の制御
回路および電圧発生回路が同一時間にすべて動作する訳
ではないので、この部分の回路は個々に重複させて設け
る必要がなかった。
路には、特定の記憶容量があり、メモリ回路の集積度が
高くなる程、高い生産技術を必要とし、また生産個数が
低くなる程、コスト高になるので、一般に必要な場合に
は、大量生産の不揮発性メモリ集積回路を直列接続して
大きいメモリ容量にする。ただし、このように構成すれ
ば、データ読み取りまたはプログラミングの際に、選択
された不揮発性メモリ集積回路にそれぞれ専用の制御回
路および電圧発生回路が必要となり、これが資源の浪費
となっていた。一般に、プログラミングの過程中で、メ
モリ回路には所定の順序でデータが書き込まれ、メモリ
回路のデータ内容を確認する場合もまた順序よく行われ
る。言い換えれば、１セットの直列に接続された不揮発
性メモリ集積回路については、これらのチップ中の制御
回路および電圧発生回路が同一時間にすべて動作する訳
ではないので、この部分の回路は個々に重複させて設け
る必要がなかった。
【0005】さらに直列に接続されたチップの数量が多い場
合、このような無駄が益々明らかとなる。特に制御回路
２２および電圧発生回路２４がチップ中で比較的高い比
率の面積を占める場合にこれらの重複回路を減縮するこ
とができれば、チップのサイズの小型化および生産コス
トの低下に役立つ。一方、各種機能を含んだ不揮発性メ
モリの集積回路中で、マイクロ制御器、またはマイコン
を例にすれば、それらのメモリの容量は固定されている
ので、多種のプログラムおよび応用の要求に対応するた
めには、記憶容量の異なる多くのマイクロ制御器または
マイコンを生産せねばならない。
合、このような無駄が益々明らかとなる。特に制御回路
２２および電圧発生回路２４がチップ中で比較的高い比
率の面積を占める場合にこれらの重複回路を減縮するこ
とができれば、チップのサイズの小型化および生産コス
トの低下に役立つ。一方、各種機能を含んだ不揮発性メ
モリの集積回路中で、マイクロ制御器、またはマイコン
を例にすれば、それらのメモリの容量は固定されている
ので、多種のプログラムおよび応用の要求に対応するた
めには、記憶容量の異なる多くのマイクロ制御器または
マイコンを生産せねばならない。
【0006】本発明の目的は、記憶容量を容易に拡充できる
不揮発性メモリ集積回路装置を提供することにある。ま
た、本発明の他の目的は、生産効率の高い、コスト低減
可能な高容量の不揮発性メモリ集積回路装置を提供する
ことにある。
不揮発性メモリ集積回路装置を提供することにある。ま
た、本発明の他の目的は、生産効率の高い、コスト低減
可能な高容量の不揮発性メモリ集積回路装置を提供する
ことにある。
【0007】
【課題を解決するための手段】本発明は、直列接続され
た複数の不揮発性メモリ集積回路を有するメモリ集積回
路装置において、それらのメモリに必要な制御回路およ
び電圧発生回路を独立した外部共用回路とし、これらの
共用の制御回路および電圧回路を複数の不揮発性メモリ
集積回路が利用するように構成することにより、メモリ
中で重複する通電路およびその必要とするチップ面積を
減少させ、記憶容量の優れた拡充性を有し、さらに多く
の応用面において、メモリ集積回路装置の標準化を可能
にした。
た複数の不揮発性メモリ集積回路を有するメモリ集積回
路装置において、それらのメモリに必要な制御回路およ
び電圧発生回路を独立した外部共用回路とし、これらの
共用の制御回路および電圧回路を複数の不揮発性メモリ
集積回路が利用するように構成することにより、メモリ
中で重複する通電路およびその必要とするチップ面積を
減少させ、記憶容量の優れた拡充性を有し、さらに多く
の応用面において、メモリ集積回路装置の標準化を可能
にした。
【0008】すなわち、本発明の課題を解決する拡充可能な
メモリ集積回路装置は、メモリアレイおよびこのメモリ
アレイへのデータ入出力用センス増幅器、プログラミン
グ回路、および入力／出力バッファを有する複数個の不
揮発性メモリ集積回路と、これらの不揮発性メモリ集積
回路の入力／出力バッファに接続されたデータブスバー
とを備えたメモリ集積回路装置において、不揮発性メモ
リ集積回路に電圧線を通して操作に必要な電圧を供給す
る電圧発生回路と、不揮発性メモリ集積回路の内部制御
回路に選択線を通して制御信号を伝送する制御回路と
を、複数個の不揮発性メモリ集積回路の外部共用回路と
して設けたことを特徴としている。
メモリ集積回路装置は、メモリアレイおよびこのメモリ
アレイへのデータ入出力用センス増幅器、プログラミン
グ回路、および入力／出力バッファを有する複数個の不
揮発性メモリ集積回路と、これらの不揮発性メモリ集積
回路の入力／出力バッファに接続されたデータブスバー
とを備えたメモリ集積回路装置において、不揮発性メモ
リ集積回路に電圧線を通して操作に必要な電圧を供給す
る電圧発生回路と、不揮発性メモリ集積回路の内部制御
回路に選択線を通して制御信号を伝送する制御回路と
を、複数個の不揮発性メモリ集積回路の外部共用回路と
して設けたことを特徴としている。
【0009】さらに、詳細には、外部共用回路内に中央処理
装置と不揮発性メモリ回路を設け、この不揮発性メモリ
回路の入力／出力インターフェースをデータブスバーへ
連結したことを特徴としている。さらに、マイクロ制御
器、マイクロコンピュータ、ないしデジタル信号プロセ
ッサーの何れかを外部共用回路としたことを特徴として
いる。さらに、選択線が並列式選択信号により複数の不
揮発性メモリ集積回路の中から少なくとも一つの不揮発
性メモリ集積回路を選択する構成としたことを特徴とし
ている。さらに、識別コードを有するアドレス回路を複
数個の不揮発性メモリ集積回路のそれぞれに設け、これ
らの不揮発性メモリ集積回路中から選択線が直列式選択
信号で識別コードにより少なくとも一つの不揮発性メモ
リ集積回路を選択するように構成したことを特徴として
いる。さらに、アドレス回路は基本プログラミングメモ
リ、マルチプログラミングメモリ、ヒューズ装置、その
他付加素子の少なくとも何れかを含み、直列式選択信号
はクロックパルス信号、およびデータ信号を含むことを
特徴としている。さらに、不揮発性メモリ集積回路がフ
ラッシュメモリ集積回路、電気的な消去書込可能なＲＯ
Ｍ、もしくはマルチプログラミングメモリの何れかであ
ることを特徴としている。さらに、外部共用回路にはさ
らに一つの内部メモリアレイおよびそのデコーダと駆動
回路、およびその内部メモリアレイのデータへのアクセ
スに必要なセンス増幅器とプログラミング回路、入力／
出力バッファを設けたことを特徴とする。さらに、フラ
ッシュメモリ回路、電気的消去書込可能なＲＯＭ、もし
くはマルチプログラミングメモリの何れかを外部共用回
路としたことを特徴としている。
装置と不揮発性メモリ回路を設け、この不揮発性メモリ
回路の入力／出力インターフェースをデータブスバーへ
連結したことを特徴としている。さらに、マイクロ制御
器、マイクロコンピュータ、ないしデジタル信号プロセ
ッサーの何れかを外部共用回路としたことを特徴として
いる。さらに、選択線が並列式選択信号により複数の不
揮発性メモリ集積回路の中から少なくとも一つの不揮発
性メモリ集積回路を選択する構成としたことを特徴とし
ている。さらに、識別コードを有するアドレス回路を複
数個の不揮発性メモリ集積回路のそれぞれに設け、これ
らの不揮発性メモリ集積回路中から選択線が直列式選択
信号で識別コードにより少なくとも一つの不揮発性メモ
リ集積回路を選択するように構成したことを特徴として
いる。さらに、アドレス回路は基本プログラミングメモ
リ、マルチプログラミングメモリ、ヒューズ装置、その
他付加素子の少なくとも何れかを含み、直列式選択信号
はクロックパルス信号、およびデータ信号を含むことを
特徴としている。さらに、不揮発性メモリ集積回路がフ
ラッシュメモリ集積回路、電気的な消去書込可能なＲＯ
Ｍ、もしくはマルチプログラミングメモリの何れかであ
ることを特徴としている。さらに、外部共用回路にはさ
らに一つの内部メモリアレイおよびそのデコーダと駆動
回路、およびその内部メモリアレイのデータへのアクセ
スに必要なセンス増幅器とプログラミング回路、入力／
出力バッファを設けたことを特徴とする。さらに、フラ
ッシュメモリ回路、電気的消去書込可能なＲＯＭ、もし
くはマルチプログラミングメモリの何れかを外部共用回
路としたことを特徴としている。
【0010】また、本発明の課題を解決する他の拡充可能な
メモリ集積回路装置は、不揮発性メモリアレイと、メモ
リアレイのデータの読み取りまたはプログラミングする
デコーダと駆動回路、メモリアレイのデータをアクセス
するセンス増幅器とプログラミング回路と、メモリアレ
イを外部の入力／出力インターフェースへ接続する入力
／出力バッファと、メモリアレイのデータの読み取りま
たはプログラミングの際に各種の制御信号を発生する制
御回路と、および制御回路の動作に対応して不揮発性メ
モリアレイの制御に必要な電圧を供給する電圧発生回路
とを備え、複数の拡充用接続ピンで共用の制御回路と電
圧発生回路とを複数の不揮発性メモリ集積回路へ接続し
たことを特徴としている。さらに詳細には、複数の不揮
発性メモリが選択線を介して集積回路装置中の制御回路
と接続されていて、制御回路が発生する並列式選択信
号、ないし少なくともクロックパルス信号とデータ信号
を含む直列式選択信号で不揮発性メモリが選択されるこ
とを特徴としている。さらに不揮発性メモリアレイをフ
ラッシュメモリ、電気的消去書込可能なＲＯＭ、ないし
マルチプログラミングメモリで構成したことを特徴とす
る。
メモリ集積回路装置は、不揮発性メモリアレイと、メモ
リアレイのデータの読み取りまたはプログラミングする
デコーダと駆動回路、メモリアレイのデータをアクセス
するセンス増幅器とプログラミング回路と、メモリアレ
イを外部の入力／出力インターフェースへ接続する入力
／出力バッファと、メモリアレイのデータの読み取りま
たはプログラミングの際に各種の制御信号を発生する制
御回路と、および制御回路の動作に対応して不揮発性メ
モリアレイの制御に必要な電圧を供給する電圧発生回路
とを備え、複数の拡充用接続ピンで共用の制御回路と電
圧発生回路とを複数の不揮発性メモリ集積回路へ接続し
たことを特徴としている。さらに詳細には、複数の不揮
発性メモリが選択線を介して集積回路装置中の制御回路
と接続されていて、制御回路が発生する並列式選択信
号、ないし少なくともクロックパルス信号とデータ信号
を含む直列式選択信号で不揮発性メモリが選択されるこ
とを特徴としている。さらに不揮発性メモリアレイをフ
ラッシュメモリ、電気的消去書込可能なＲＯＭ、ないし
マルチプログラミングメモリで構成したことを特徴とす
る。
【0011】また、本発明の課題を解決するさらに他の拡充
可能なメモリ集積回路装置は、中央処理装置と入力／出
力インターフェースを有するメモリ集積回路装置におい
て、不揮発性メモリアレイ、メモリアレイのデータの読
取用デコーダと駆動回路、メモリアレイのデータをアク
セスするセンス増幅器とプログラミング回路、およびメ
モリアレイの外部への入出力用バッファを有する不揮発
性メモリ回路と、メモリアレイのデータの読み取りまた
はプログラミングの際に必要な制御信号を発生する制御
回路と、制御回路の動作に対応して不揮発性メモリアレ
イの制御に必要な電圧を供給する電圧発生回路とを備
え、複数の拡充用接続ピンで共用の制御回路と電圧発生
回路とを複数の不揮発性メモリ集積回路へ接続したこと
を特徴としている。
可能なメモリ集積回路装置は、中央処理装置と入力／出
力インターフェースを有するメモリ集積回路装置におい
て、不揮発性メモリアレイ、メモリアレイのデータの読
取用デコーダと駆動回路、メモリアレイのデータをアク
セスするセンス増幅器とプログラミング回路、およびメ
モリアレイの外部への入出力用バッファを有する不揮発
性メモリ回路と、メモリアレイのデータの読み取りまた
はプログラミングの際に必要な制御信号を発生する制御
回路と、制御回路の動作に対応して不揮発性メモリアレ
イの制御に必要な電圧を供給する電圧発生回路とを備
え、複数の拡充用接続ピンで共用の制御回路と電圧発生
回路とを複数の不揮発性メモリ集積回路へ接続したこと
を特徴としている。
【0012】さらに、メモリ集積回路装置がマイクロ制御
器、マイコン、ないしデジタル信号プロセッサーの何れ
かで構成されたことを特徴としている。さらに、不揮発
性メモリアレイがフラッシュメモリ、電気的消去書込可
能なＲＯＭ、ないしマルチプログラミングメモリの何れ
かで構成されたことを特徴としている。さらに、複数の
不揮発性メモリが選択線を介して集積回路装置中の制御
回路と接続されていて、制御回路が発生する並列式選択
信号、ないし少なくともクロックパルス信号とデータ信
号を含む直列式選択信号で不揮発性メモリが選択される
ことを特徴としている。
器、マイコン、ないしデジタル信号プロセッサーの何れ
かで構成されたことを特徴としている。さらに、不揮発
性メモリアレイがフラッシュメモリ、電気的消去書込可
能なＲＯＭ、ないしマルチプログラミングメモリの何れ
かで構成されたことを特徴としている。さらに、複数の
不揮発性メモリが選択線を介して集積回路装置中の制御
回路と接続されていて、制御回路が発生する並列式選択
信号、ないし少なくともクロックパルス信号とデータ信
号を含む直列式選択信号で不揮発性メモリが選択される
ことを特徴としている。
【0013】
【発明の実施の形態】以下、本発明の詳細を図面に示す
実施例に基いて説明する。本発明の特徴は不揮発性メモ
リ回路の操作に必要な制御回路と電圧発生回路が独立し
ていて、その他の不揮発性メモリ集積回路との共用とさ
れているので、メモリの容量を容易に拡充できる。制御
回路と電圧発生回路を独立させた構成としては、実施例
上において幾つかの態様が考えられる。例えば、本発明
の一実施例として図２に示す集積回路装置では、すなわ
ち共用回路３０と、直列接続した不揮発性メモリ集積回
路４０ａ〜４０ｘとの２つの部分に分けられる。不揮発
性メモリ集積回路４０ａ〜４０ｘの一つ毎に共用回路３
０が備わっているかのように、不揮発性メモリ集積回路
の操作に必要な制御回路３２および電圧発生回路３４
は、不揮発性メモリ集積回路４０ａ〜４０ｘの共用にな
っている。不揮発性メモリ集積回路４０ａ〜４０ｘは各
個毎にいずれも不揮発性メモリ回路４４を有し、不揮発
性メモリ回路４４は図１に示されている従来の装置中の
不揮発性メモリ回路１０と同様なメモリアレイ、Ｘ方向
デコーダと駆動回路、Ｙ方向デコーダと駆動回路、Ｙ方
向伝送ゲート、センス増幅器、およびプログラミング回
路、入力／出力バッファを含む。この他、不揮発性メモ
リ集積回路４０ａ〜４０ｘには、簡単な制御回路４２が
含まれ、この回路は少なくとも若干の簡単な機能を行う
ロジック回路、その他不揮発性メモリに必要な制御機能
を有している。命令機能は、制御回路３２中に含まれ、
この制御回路３２が選択線３６によって全ての不揮発性
メモリ集積回路４０ａ〜４０ｘ中の制御回路４２に接続
している。
実施例に基いて説明する。本発明の特徴は不揮発性メモ
リ回路の操作に必要な制御回路と電圧発生回路が独立し
ていて、その他の不揮発性メモリ集積回路との共用とさ
れているので、メモリの容量を容易に拡充できる。制御
回路と電圧発生回路を独立させた構成としては、実施例
上において幾つかの態様が考えられる。例えば、本発明
の一実施例として図２に示す集積回路装置では、すなわ
ち共用回路３０と、直列接続した不揮発性メモリ集積回
路４０ａ〜４０ｘとの２つの部分に分けられる。不揮発
性メモリ集積回路４０ａ〜４０ｘの一つ毎に共用回路３
０が備わっているかのように、不揮発性メモリ集積回路
の操作に必要な制御回路３２および電圧発生回路３４
は、不揮発性メモリ集積回路４０ａ〜４０ｘの共用にな
っている。不揮発性メモリ集積回路４０ａ〜４０ｘは各
個毎にいずれも不揮発性メモリ回路４４を有し、不揮発
性メモリ回路４４は図１に示されている従来の装置中の
不揮発性メモリ回路１０と同様なメモリアレイ、Ｘ方向
デコーダと駆動回路、Ｙ方向デコーダと駆動回路、Ｙ方
向伝送ゲート、センス増幅器、およびプログラミング回
路、入力／出力バッファを含む。この他、不揮発性メモ
リ集積回路４０ａ〜４０ｘには、簡単な制御回路４２が
含まれ、この回路は少なくとも若干の簡単な機能を行う
ロジック回路、その他不揮発性メモリに必要な制御機能
を有している。命令機能は、制御回路３２中に含まれ、
この制御回路３２が選択線３６によって全ての不揮発性
メモリ集積回路４０ａ〜４０ｘ中の制御回路４２に接続
している。
【0014】図１に示されている従来の不揮発性メモリに対
して図２に示されている装置の最も異なる個所は、制御
回路３２および電圧発生回路３４が独立して、不揮発性
メモリ回路４０ａ〜４０ｘの共用になっている点であ
る。すなわち、不揮発性メモリ集積回路４０ａ〜４０ｘ
内には命令機能を有する制御回路と電圧発生回路がない
ことを意味する。そして、不揮発性メモリ集積回路４０
ａ〜４０ｘの不揮発性メモリ回路４４を操作する際に必
要な大部分の駆動電圧は共用回路３０内の制御回路３２
と電圧発生回路３４によって提供される。
して図２に示されている装置の最も異なる個所は、制御
回路３２および電圧発生回路３４が独立して、不揮発性
メモリ回路４０ａ〜４０ｘの共用になっている点であ
る。すなわち、不揮発性メモリ集積回路４０ａ〜４０ｘ
内には命令機能を有する制御回路と電圧発生回路がない
ことを意味する。そして、不揮発性メモリ集積回路４０
ａ〜４０ｘの不揮発性メモリ回路４４を操作する際に必
要な大部分の駆動電圧は共用回路３０内の制御回路３２
と電圧発生回路３４によって提供される。
【0015】すなわち、不揮発性メモリ集積回路４０ａ〜４
０ｘ中の不揮発性メモリ回路４４のデータ読み取り、プ
ログラミング、およびメモリ消去をする場合に、制御回
路３２が必要な各種信号を発生することを意味する。さ
らに不揮発性メモリ回路４４のプログラミングおよび消
去動作を行う際にその中のセンス増幅器の出力を通じて
プログラミング回路へ各種の相対応する信号を伝送す
る。また電圧発生回路３４は不揮発性メモリ回路４４の
プログラミングおよび消去動作に合わせて必要な各種電
圧を発生し、電圧回路３８を通して不揮発性メモリ集積
回路４０ａ〜４０ｘに供給する。
０ｘ中の不揮発性メモリ回路４４のデータ読み取り、プ
ログラミング、およびメモリ消去をする場合に、制御回
路３２が必要な各種信号を発生することを意味する。さ
らに不揮発性メモリ回路４４のプログラミングおよび消
去動作を行う際にその中のセンス増幅器の出力を通じて
プログラミング回路へ各種の相対応する信号を伝送す
る。また電圧発生回路３４は不揮発性メモリ回路４４の
プログラミングおよび消去動作に合わせて必要な各種電
圧を発生し、電圧回路３８を通して不揮発性メモリ集積
回路４０ａ〜４０ｘに供給する。
【0016】さらに、この実施例中で制御回路３２は、選択
線３６を通して並列式選択信号ＣＥ［１：Ｓ］を送出し
て選択線３６に接続された不揮発性メモリ集積回路４０
ａ〜４０ｘ中のいずれか一個を選択するので、この不揮
発性メモリ集積回路には選択信号が入力される。なお一
般的に選択線３６と電圧線３８は集積回路を取り付ける
回路基板上のプリント配線等の配線で構成される。制御
回路３２および不揮発性メモリ集積回路４０ａ〜４０ｘ
中のすべての入力／出力バッファはデータ信号伝送用の
外部データ母線（図示省略）に接続されている。
線３６を通して並列式選択信号ＣＥ［１：Ｓ］を送出し
て選択線３６に接続された不揮発性メモリ集積回路４０
ａ〜４０ｘ中のいずれか一個を選択するので、この不揮
発性メモリ集積回路には選択信号が入力される。なお一
般的に選択線３６と電圧線３８は集積回路を取り付ける
回路基板上のプリント配線等の配線で構成される。制御
回路３２および不揮発性メモリ集積回路４０ａ〜４０ｘ
中のすべての入力／出力バッファはデータ信号伝送用の
外部データ母線（図示省略）に接続されている。
【0017】図２に示されている装置の記憶容量は、かなり
大きい幅で調整可能、言い換えれば拡充可能である。必
要なメモリの容量が増大した場合、単なる不揮発性メモ
リ集積回路チップの数を増やすだけで容易にメモリの容
量を増やすことができる。さらに従来の装置と比較する
と、図２に示されている装置では、制御回路３２および
電圧発生回路３４が独立していて各不揮発性メモリ集積
回路４０ａ〜４０ｘの共用となっているので、明らかに
回線の重複およびチップ面積が大幅に減少する。この利
点は直列接続のメモリチップの数量が多くなるほど益々
大きくなることは明らかである。
大きい幅で調整可能、言い換えれば拡充可能である。必
要なメモリの容量が増大した場合、単なる不揮発性メモ
リ集積回路チップの数を増やすだけで容易にメモリの容
量を増やすことができる。さらに従来の装置と比較する
と、図２に示されている装置では、制御回路３２および
電圧発生回路３４が独立していて各不揮発性メモリ集積
回路４０ａ〜４０ｘの共用となっているので、明らかに
回線の重複およびチップ面積が大幅に減少する。この利
点は直列接続のメモリチップの数量が多くなるほど益々
大きくなることは明らかである。
【0018】また制御回路と電圧発生回路を独立させる構成
の応用として、図３に示されている拡充可能なメモリ集
積回路装置５０は、従来の不揮発性メモリに改良を加え
たもので、図１に示されている従来の不揮発性メモリと
大体同じ構成である。拡充可能なメモリ集積回路装置５
０は、制御回路５２、電圧発生回路５４、および不揮発
性メモリ回路５６を有し、その中の不揮発性メモリ回路
５６は、図１に示されている従来装置中の不揮発性メモ
リ回路１０と同様なメモリアレイ、Ｘ方向デコーダと駆
動回路、Ｙ方向デコーダと駆動回路、Ｙ方向伝送ゲー
ト、センス増幅器、およびプログラミング回路および入
力／出力バッファを含む。
の応用として、図３に示されている拡充可能なメモリ集
積回路装置５０は、従来の不揮発性メモリに改良を加え
たもので、図１に示されている従来の不揮発性メモリと
大体同じ構成である。拡充可能なメモリ集積回路装置５
０は、制御回路５２、電圧発生回路５４、および不揮発
性メモリ回路５６を有し、その中の不揮発性メモリ回路
５６は、図１に示されている従来装置中の不揮発性メモ
リ回路１０と同様なメモリアレイ、Ｘ方向デコーダと駆
動回路、Ｙ方向デコーダと駆動回路、Ｙ方向伝送ゲー
ト、センス増幅器、およびプログラミング回路および入
力／出力バッファを含む。
【0019】従来の不揮発性メモリ回路１０と拡充可能なメ
モリ集積回路装置５０との違いは、同集積回路装置５０
が多数の拡充用接続ピン（図示省略）を有し、同接続ピ
ンが制御回路５２と電圧発生回路５４とに接続され、さ
らにこれらの接続ピンで両回路と不揮発性メモリ集積回
路４０ａ〜４０ｘとの接続が行われる点にある。すなわ
ち制御回路５２および電圧発生回路５４は、図１に示さ
れている従来の装置のように拡充可能なメモリ集積回路
装置５０自身の不揮発性メモリ回路５６の駆動用に使用
され、さらに記憶容量の全体を拡充するためのその他の
不揮発性メモリ集積回路４０ａ〜４０ｘに選択線５７お
よび電圧線５８を通して接続される。
モリ集積回路装置５０との違いは、同集積回路装置５０
が多数の拡充用接続ピン（図示省略）を有し、同接続ピ
ンが制御回路５２と電圧発生回路５４とに接続され、さ
らにこれらの接続ピンで両回路と不揮発性メモリ集積回
路４０ａ〜４０ｘとの接続が行われる点にある。すなわ
ち制御回路５２および電圧発生回路５４は、図１に示さ
れている従来の装置のように拡充可能なメモリ集積回路
装置５０自身の不揮発性メモリ回路５６の駆動用に使用
され、さらに記憶容量の全体を拡充するためのその他の
不揮発性メモリ集積回路４０ａ〜４０ｘに選択線５７お
よび電圧線５８を通して接続される。
【0020】図３に示されている実施例は、一個の完全な不
揮発性メモリ装置を拡充可能な構成としたもので、その
中の制御回路および電圧発生回路を他の不揮発性メモリ
集積回路４０ａ〜４０ｘの共用回路として使用したもの
である。なお、この実施例に限らず、その他の例えばマ
イクロ制御器（microcontroller）、マイクロコンピュ
ータ（microcomputer）、またはデジタル信号プロセッ
サ等の集積回路装置においても、それらの中には制御回
路５２と電圧発生回路５４が含まれているので、それら
を他の不揮発性メモリ集積回路４０ａ〜４０ｘの共用と
して利用するように応用できる。例えば図４に示されて
いる拡充可能なメモリ集積回路装置６０は、中央処理装
置６２、制御回路６３、電圧発生回路６４、不揮発性メ
モリ回路６５および入力／出力インターフェース６６を
有し、その中の不揮発性メモリ回路６５は、図１に示さ
れている従来の不揮発性メモリ回路１０と同様なメモリ
アレイ、Ｘ方向デコーダと駆動回路、Ｙ方向デコーダと
駆動回路、Ｙ方向伝送ゲート、センス増幅器とプログラ
ミング回路および入力／出力バッファを含む。
揮発性メモリ装置を拡充可能な構成としたもので、その
中の制御回路および電圧発生回路を他の不揮発性メモリ
集積回路４０ａ〜４０ｘの共用回路として使用したもの
である。なお、この実施例に限らず、その他の例えばマ
イクロ制御器（microcontroller）、マイクロコンピュ
ータ（microcomputer）、またはデジタル信号プロセッ
サ等の集積回路装置においても、それらの中には制御回
路５２と電圧発生回路５４が含まれているので、それら
を他の不揮発性メモリ集積回路４０ａ〜４０ｘの共用と
して利用するように応用できる。例えば図４に示されて
いる拡充可能なメモリ集積回路装置６０は、中央処理装
置６２、制御回路６３、電圧発生回路６４、不揮発性メ
モリ回路６５および入力／出力インターフェース６６を
有し、その中の不揮発性メモリ回路６５は、図１に示さ
れている従来の不揮発性メモリ回路１０と同様なメモリ
アレイ、Ｘ方向デコーダと駆動回路、Ｙ方向デコーダと
駆動回路、Ｙ方向伝送ゲート、センス増幅器とプログラ
ミング回路および入力／出力バッファを含む。
【0021】制御回路６３と電圧発生回路６４は、記憶容量
の拡充用の不揮発性メモリ集積回路４０ａ〜４０ｘの共
用としてそれぞれ選択線６７と電圧線６８を通して同不
揮発性メモリ集積回路４０ａ〜４０ｘへ接続されてい
る。言い換えれば、集積回路装置６０は多くの拡充用接
続ピン（図示省略）を有し、これらの拡充用接続ピン
は、制御回路６３と電圧発生回路６４とに接続され、さ
らに両回路と不揮発性メモリ集積回路４０ａ〜４０ｘと
を接続している。制御回路６３は並列式選択信号ＣＥ
[１：Ｓ]を発信して、選択線６７を通して不揮発性メモ
リ集積回路４０ａ〜４０ｘ中から何れか一個を選び取
り、電圧発生回路６２は不揮発性メモリ集積回路４０ａ
〜４０ｘに必要な動作電圧を発生し、電圧線６８を通じ
て不揮発性メモリ集積回路４０ａ〜４０ｘに供給する。
の拡充用の不揮発性メモリ集積回路４０ａ〜４０ｘの共
用としてそれぞれ選択線６７と電圧線６８を通して同不
揮発性メモリ集積回路４０ａ〜４０ｘへ接続されてい
る。言い換えれば、集積回路装置６０は多くの拡充用接
続ピン（図示省略）を有し、これらの拡充用接続ピン
は、制御回路６３と電圧発生回路６４とに接続され、さ
らに両回路と不揮発性メモリ集積回路４０ａ〜４０ｘと
を接続している。制御回路６３は並列式選択信号ＣＥ
[１：Ｓ]を発信して、選択線６７を通して不揮発性メモ
リ集積回路４０ａ〜４０ｘ中から何れか一個を選び取
り、電圧発生回路６２は不揮発性メモリ集積回路４０ａ
〜４０ｘに必要な動作電圧を発生し、電圧線６８を通じ
て不揮発性メモリ集積回路４０ａ〜４０ｘに供給する。
【0022】集積回路装置６０は、他の不揮発性メモリ集積
回路４０ａ〜４０ｘと共用する制御回路６３および電圧
発生回路６４を有する。この構成で、中央処理装置６２
は調整可能な大容量の不揮発性メモリを利用できる。そ
の最大値は、選択信号ＣＥ［１：Ｓ］の回数からの制限
を受けるのみで、使用上において可調整範囲が増加す
る。また本発明の技術を用いれば、需要の違い、あるい
は商品化の違いに応じて記憶容量の異なるマイクロ制御
器およびマイコンを大量生産する場合に、チップサイズ
の合計面積が低減するばかりでなく製造コストも削減さ
れ、メモリの拡充において標準化を容易にできる。
回路４０ａ〜４０ｘと共用する制御回路６３および電圧
発生回路６４を有する。この構成で、中央処理装置６２
は調整可能な大容量の不揮発性メモリを利用できる。そ
の最大値は、選択信号ＣＥ［１：Ｓ］の回数からの制限
を受けるのみで、使用上において可調整範囲が増加す
る。また本発明の技術を用いれば、需要の違い、あるい
は商品化の違いに応じて記憶容量の異なるマイクロ制御
器およびマイコンを大量生産する場合に、チップサイズ
の合計面積が低減するばかりでなく製造コストも削減さ
れ、メモリの拡充において標準化を容易にできる。
【0023】前述の実施態様では、不揮発性メモリ集積回路
４０ａ〜４０ｘを選択するための選択線は全て並列式の
選択信号ＣＥ［１：Ｓ］を伝送すものであったが、他の
異なる実施態様において、例えば拡充するメモリチップ
の数量が比較的多い場合、信号回数の制約に対応させて
直列式の選択信号を採用できる。
４０ａ〜４０ｘを選択するための選択線は全て並列式の
選択信号ＣＥ［１：Ｓ］を伝送すものであったが、他の
異なる実施態様において、例えば拡充するメモリチップ
の数量が比較的多い場合、信号回数の制約に対応させて
直列式の選択信号を採用できる。
【0024】図２、図３および図４に示されている不揮発性
メモリ集積回路を直列式の選択信号方式に変更すれば、
それぞれ図５、図６および図７に示されている不揮発性
メモリ集積回路のように、各不揮発性メモリ集積回路７
０ａ〜７０ｘ毎に制御回路７２および不揮発性メモリ回
路７４の他にそれぞれアドレス回路７６を必要とする。
アドレス回路７６は、例えば書込方式による識別コード
を用いるアドレス識別選択機能を有する。すなわち集積
回路７０ａ〜７０ｘのそれぞれには、共用の制御回路が
該当の不揮発性メモリ集積回路を選択するために選択線
によって集積回路７０ａ〜７０ｘ中の制御回路にクロッ
クパルス信号ＣＬＫおよびデータ信号ＤＩＮを伝送する
とともにアドレス回路７６中の識別コードを照合できる
ように、各アドレス回路には使用前に予め区別するため
の特定の識別コードが書き込まれている。これらの構成
によって選択線の設置面積幅を減少させ、また制御回路
の入力／出力の数量をも節減することができる。
メモリ集積回路を直列式の選択信号方式に変更すれば、
それぞれ図５、図６および図７に示されている不揮発性
メモリ集積回路のように、各不揮発性メモリ集積回路７
０ａ〜７０ｘ毎に制御回路７２および不揮発性メモリ回
路７４の他にそれぞれアドレス回路７６を必要とする。
アドレス回路７６は、例えば書込方式による識別コード
を用いるアドレス識別選択機能を有する。すなわち集積
回路７０ａ〜７０ｘのそれぞれには、共用の制御回路が
該当の不揮発性メモリ集積回路を選択するために選択線
によって集積回路７０ａ〜７０ｘ中の制御回路にクロッ
クパルス信号ＣＬＫおよびデータ信号ＤＩＮを伝送する
とともにアドレス回路７６中の識別コードを照合できる
ように、各アドレス回路には使用前に予め区別するため
の特定の識別コードが書き込まれている。これらの構成
によって選択線の設置面積幅を減少させ、また制御回路
の入力／出力の数量をも節減することができる。
【0025】なお、アドレス回路には、要するに識別選択機
能があれば良く、書き込み方式として基本プログラミン
グメモリ、マルチプログラミングメモリを備え、識別選
択機能を損なわないのであれば、その他、ヒューズ、付
加素子（例えば付加抵抗）またその他を備えることがで
きる。アドレス回路の照合に用いられる選択線は、要は
直列式の選択線でありさえすれば、必ずしもクロックパ
ルス信号ＣＬＫおよびデータ信号ＤＩＮを伝送する２本
の線に限定されることなく、例えば３本の線で８桁のア
ドレスを決めるような構成でもよい。
能があれば良く、書き込み方式として基本プログラミン
グメモリ、マルチプログラミングメモリを備え、識別選
択機能を損なわないのであれば、その他、ヒューズ、付
加素子（例えば付加抵抗）またその他を備えることがで
きる。アドレス回路の照合に用いられる選択線は、要は
直列式の選択線でありさえすれば、必ずしもクロックパ
ルス信号ＣＬＫおよびデータ信号ＤＩＮを伝送する２本
の線に限定されることなく、例えば３本の線で８桁のア
ドレスを決めるような構成でもよい。
【0026】以上述べた本発明の実施例の記載に拘わらず、
開示された技術思想の範囲内での同等の効果を奏する変
更または修正は、いずれも本発明の範囲に含まれる。
開示された技術思想の範囲内での同等の効果を奏する変
更または修正は、いずれも本発明の範囲に含まれる。
【0027】
【発明の効果】本発明によれば、複数の不揮発性メモリ
集積回路を有するメモリ集積回路装置において、それら
のメモリに必要な制御回路および電圧発生回路を独立し
た共用回路とし、これらの共用の制御回路および電圧回
路を複数の不揮発性メモリ集積回路が利用するように構
成したので、メモリ中で重複する通電路およびその必要
とするチップ面積を減少させ、メモリ容量の拡充を容易
にし、さらに集積回路装置の多くの応用範囲において、
標準化を容易にできる。また、多種のプログラムおよび
応用の要求に対応して外部の制御回路および電圧発生回
路を利用できるので、その生産管理上で大いに効率的に
なり生産コストを低減させることができる。
集積回路を有するメモリ集積回路装置において、それら
のメモリに必要な制御回路および電圧発生回路を独立し
た共用回路とし、これらの共用の制御回路および電圧回
路を複数の不揮発性メモリ集積回路が利用するように構
成したので、メモリ中で重複する通電路およびその必要
とするチップ面積を減少させ、メモリ容量の拡充を容易
にし、さらに集積回路装置の多くの応用範囲において、
標準化を容易にできる。また、多種のプログラムおよび
応用の要求に対応して外部の制御回路および電圧発生回
路を利用できるので、その生産管理上で大いに効率的に
なり生産コストを低減させることができる。
【図１】従来の不揮発性メモリの内部構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の実施例として示す拡充可能なメモリ集
積回路装置の構成を示すブロック図である。
積回路装置の構成を示すブロック図である。
【図３】本発明の他の実施例の構成を示すブロック図
で、メモリ拡充用の接続ピンを備えた不揮発性メモリ集
積回路装置を含み、内部の制御回路と電圧発生回路は不
揮発性メモリ集積回路に共用される。
で、メモリ拡充用の接続ピンを備えた不揮発性メモリ集
積回路装置を含み、内部の制御回路と電圧発生回路は不
揮発性メモリ集積回路に共用される。
【図４】本発明の他の実施例の構成を示すブロック図
で、その中央処理装置自体に含まれる制御回路と電圧発
生回路を利用している。
で、その中央処理装置自体に含まれる制御回路と電圧発
生回路を利用している。
【図５】図２に示す実施例の変形例の構成を示すブロッ
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
【図６】図３に示す実施例の変形例の構成を示すブロッ
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
【図７】図４に示す実施例の変形例の構成を示すブロッ
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
ク図で、直列式選択信号を使用してメモリ回路を選択し
ている。
１１ メモリアレイ １２、１３ デコーダと駆動回
路 ３０ 共用回路 ３２、３２ｂ、５２、５２ｂ 制御回路 ３４、５４、６４ 電圧発生回路 ３６、５７、６７ 選択線 ３８、５８，６８ 電圧線 ４０ａ〜４０ｘ、７０ａ〜７０ｘ 不揮発性メモリ集
積回路 ４４、７４ 不揮発性メモリ回
路 ５０、６０ 拡充可能なメモリ
集積回路装置 ６２ 中央処理装置
路 ３０ 共用回路 ３２、３２ｂ、５２、５２ｂ 制御回路 ３４、５４、６４ 電圧発生回路 ３６、５７、６７ 選択線 ３８、５８，６８ 電圧線 ４０ａ〜４０ｘ、７０ａ〜７０ｘ 不揮発性メモリ集
積回路 ４４、７４ 不揮発性メモリ回
路 ５０、６０ 拡充可能なメモリ
集積回路装置 ６２ 中央処理装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 唐 春安 台灣、雲林縣元長郷山内村１鄰頂山路12號 Ｆターム(参考） 5B025 AD00 AD01 AD09 AD15 AE00
Claims (16)
- 【請求項１】メモリアレイおよびこのメモリアレイへの
データ入出力用センス増幅器、プログラミング回路、お
よび入力／出力バッファを有する複数個の不揮発性メモ
リ集積回路と、これらの不揮発性メモリ集積回路の入力
／出力バッファに接続されたデータブスバーと、を備え
たメモリ集積回路装置において、不揮発性メモリ集積回
路に電圧線を通して操作に必要な電圧を供給する電圧発
生回路と、不揮発性メモリ集積回路の内部制御回路に選
択線を通して制御信号を伝送する制御回路とを、複数個
の不揮発性メモリ集積回路の外部共用回路として設けた
ことを特徴とする拡充可能なメモリ集積回路装置。 - 【請求項２】外部共用回路内に中央処理装置と不揮発性
メモリ回路を設け、この不揮発性メモリ回路の入力／出
力インターフェースをデータブスバーへ連結したことを
特徴とする請求項１記載の拡充可能なメモリ集積回路装
置。 - 【請求項３】マイクロ制御器、マイクロコンピュータ、
ないしデジタル信号プロセッサーの何れかを外部共用回
路としたことを特徴とする請求項２記載の拡充可能なメ
モリ集積回路装置。 - 【請求項４】選択線が並列式選択信号により複数の不揮
発性メモリ集積回路の中から少なくとも一つの不揮発性
メモリ集積回路を選択する構成としたことを特徴とする
請求項１記載の拡充可能なメモリ集積回路装置。 - 【請求項５】識別コードを有するアドレス回路を複数個
の不揮発性メモリ集積回路のそれぞれに設け、これらの
不揮発性メモリ集積回路中から選択線が直列式選択信号
で識別コードにより少なくとも一つの不揮発性メモリ集
積回路を選択するように構成したことを特徴とする請求
項１記載の拡充可能なメモリ集積回路装置。 - 【請求項６】アドレス回路は基本プログラミングメモ
リ、マルチプログラミングメモリ、ヒューズ装置、その
他付加素子の少なくとも何れかを含み、直列式選択信号
がクロックパルス信号、およびデータ信号を含むことを
特徴とする請求項５記載の拡充可能なメモリ集積回路装
置。 - 【請求項７】不揮発性メモリ集積回路がフラッシュメモ
リ集積回路、電気的消去書込可能なＲＯＭ、もしくはマ
ルチプログラミングメモリの何れかであることを特徴と
する請求項１記載の拡充可能なメモリ集積回路装置。 - 【請求項８】外部共用回路にはさらに一つの内部メモリ
アレイおよびそのデコーダと駆動回路、およびその内部
メモリアレイのデータへのアクセスに必要なセンス増幅
器とプログラミング回路、および入力／出力バッファを
設けたことを特徴とする請求項１記載の拡充可能なメモ
リ集積回路装置。 - 【請求項９】フラッシュメモリ回路、電気的消去書込可
能なＲＯＭ、もしくはマルチプログラミングメモリの何
れかを外部共用回路としたことを特徴とする請求項８記
載の拡充可能なメモリ集積回路装置。 - 【請求項１０】不揮発性メモリアレイと、メモリアレイ
のデータの読み取りまたはプログラミングするデコーダ
と駆動回路、メモリアレイのデータをアクセスするセン
ス増幅器とプログラミング回路と、メモリアレイを外部
の入力／出力インターフェースへ接続する入力／出力バ
ッファと、メモリアレイのデータの読み取りまたはプロ
グラミングの際に各種の制御信号を発生する制御回路
と、および制御回路の動作に対応して不揮発性メモリア
レイの制御に必要な電圧を供給する電圧発生回路とを備
え、複数の拡充用接続ピンで共用の制御回路と電圧発生
回路とを複数の不揮発性メモリ集積回路へ接続したこと
を特徴とする拡充可能なメモリ集積回路装置。 - 【請求項１１】複数の不揮発性メモリが選択線を介して
集積回路装置中の制御回路と接続されていて、制御回路
が発生する並列式選択信号、ないし少なくともクロック
パルス信号とデータ信号を含む直列式選択信号で不揮発
性メモリが選択されることを特徴とする請求項１０記載
の拡充可能なメモリ集積回路装置。 - 【請求項１２】不揮発性メモリアレイをフラッシュメモ
リ、電気的消去書込可能なＲＯＭ、ないしマルチプログ
ラミングメモリで構成したことを特徴とする請求項１０
記載の拡充可能なメモリ集積回路装置。 - 【請求項１３】中央処理装置と入力／出力インターフェ
ースを有するメモリ集積回路装置において、不揮発性メ
モリアレイ、メモリアレイのデータの読取用デコーダと
駆動回路、メモリアレイのデータをアクセスするセンス
増幅器とプログラミング回路、およびメモリアレイの外
部への入出力用バッファを有する不揮発性メモリ回路
と、メモリアレイのデータの読み取りまたはプログラミ
ングの際に必要な制御信号を発生する制御回路と、制御
回路の動作に対応して不揮発性メモリアレイの制御に必
要な電圧を供給する電圧発生回路とを備え、複数の拡充
用接続ピンで共用の制御回路と電圧発生回路とを複数の
不揮発性メモリ集積回路へ接続したことを特徴とする拡
充可能なメモリ集積回路装置。 - 【請求項１４】メモリ集積回路装置がマイクロ制御器、
マイコン、ないしデジタル信号プロセッサーの何れかで
構成されたことを特徴とする請求項１３記載の拡充可能
なメモリ集積回路装置。 - 【請求項１５】不揮発性メモリアレイがフラッシュメモ
リ、電気的消去書込可能なＲＯＭ、ないしマルチプログ
ラミングメモリの何れかで構成されたことを特徴とする
請求項１３記載の拡充可能なメモリ集積回路装置。 - 【請求項１６】複数の不揮発性メモリが選択線を介して
集積回路装置中の制御回路と接続されていて、制御回路
が発生する並列式選択信号、ないし少なくともクロック
パルス信号とデータ信号を含む直列式選択信号で不揮発
性メモリが選択されることを特徴とする請求項１３記載
の拡充可能なメモリ集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW089207124 | 2000-04-28 | ||
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001319483A true JP2001319483A (ja) | 2001-11-16 |
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ID=21667210
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127932A Pending JP2001319483A (ja) | 2000-04-28 | 2001-04-25 | 拡充可能なメモリ集積回路装置 |
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| Country | Link |
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| JP (1) | JP2001319483A (ja) |
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|---|---|---|---|---|
| JP2006172115A (ja) * | 2004-12-15 | 2006-06-29 | Fujitsu Ltd | 半導体記憶装置 |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| JP2012518859A (ja) * | 2009-02-24 | 2012-08-16 | モサイド・テクノロジーズ・インコーポレーテッド | マスタデバイスを含む積み重ね半導体デバイス |
| JP5504507B2 (ja) * | 2008-10-20 | 2014-05-28 | 国立大学法人 東京大学 | 集積回路装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR101044507B1 (ko) * | 2009-06-29 | 2011-06-27 | 주식회사 하이닉스반도체 | 메모리 칩 패키지 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4447881A (en) * | 1980-05-29 | 1984-05-08 | Texas Instruments Incorporated | Data processing system integrated circuit having modular memory add-on capacity |
| JPH0498342A (ja) * | 1990-08-09 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3618884B2 (ja) * | 1996-03-18 | 2005-02-09 | キヤノン株式会社 | 情報処理装置、情報処理方法、印刷システム、及び、メモリ |
-
2000
- 2000-04-28 TW TW089207124U patent/TW521858U/zh not_active IP Right Cessation
- 2000-09-28 US US09/675,106 patent/US6385073B1/en not_active Expired - Lifetime
-
2001
- 2001-04-25 JP JP2001127932A patent/JP2001319483A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172115A (ja) * | 2004-12-15 | 2006-06-29 | Fujitsu Ltd | 半導体記憶装置 |
| JP4713143B2 (ja) * | 2004-12-15 | 2011-06-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| US8179730B2 (en) | 2007-06-19 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| JP5504507B2 (ja) * | 2008-10-20 | 2014-05-28 | 国立大学法人 東京大学 | 集積回路装置 |
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