JP2003016787A - 不揮発性半導体記憶装置および情報機器 - Google Patents

Abstract

(57)【要約】 【課題】アドレス信号およびアドレス信号線の大幅な増
加を招くことなく、細分化したメモリバンクの容量の組
み合わせ数を容易に増加させる。 【解決手段】アドレス反転部１９には、入力バッファ１
１からのアドレス信号Ａｂｕｆが入力され、入力アドレ
ス信号の特定ビットの論理値を反転または非反転してア
ドレス制御回路１２に出力するようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの電気的書
込み／消去を可能とする不揮発性半導体記憶装置および
これを用いた情報機器に関し、より詳細には、データの
電気的な読み出しおよび書込み、消去動作を独立して行
うフラッシュＥＥＰＲＯＭ（フラッシュメモリ）などの
不揮発性半導体記憶装置およびこれを用いた情報機器に
関する。

【０００２】

【従来の技術】従来、データの電気的書込み／消去動作
が可能なフラッシュメモリにおいて、データの書込み／
消去動作が行われているメモリセルは、選択されている
メモリセルトランジスタの各電極電圧が書込み／消去に
適した電圧にする書込み／消去モードになっている。一
方、データの電気的な読出し動作が行われているメモリ
セルは、選択されているメモリセルトランジスタの各電
極電圧が読出しに適した電圧にする読出しモードになっ
ている。

【０００３】通常、書込み／消去の各モードでは読出し
モードとは違った電極電圧を印加する必要があるため、
同一のメモリブロック内で、書込み／消去モードである
メモリセルと、読み出しモードであるメモリセルとを混
在させることは困難である。このため、デュアルワーク
フラッシュメモリが開発されて広く用いられている。

【０００４】このデュアルワークフラッシュメモリは、
幾つかのメモリブロックから成る複数のメモリバンクで
構成され、複数のメモリバンク中の一つに対して書込み
／消去動作を行っている間に、それとは別の他のメモリ
バンクから読出し動作を行うことにより、所謂、デュア
ルワークオペレーション機能を実現するものである。

【０００５】このデュアルワークフラッシュメモリにお
いては、書き込み／消去動作を実行中のメモリバンク
と、読み出し動作を実行中の他のメモリバンクとは、そ
れぞれ独立した異なるアドレス信号によって制御される
必要がある。

【０００６】これは、読み出し動作のために入力された
アドレス信号が、他のメモリバンクで実行中の書き込み
／消去動作に影響を与えないようにする必要があるため
である。したがって、デュアルワークフラッシュメモリ
においては、少なくとも２系統のアドレス信号（２種類
以上のアドレス信号）を有する必要がある。

【０００７】このデュアルワークフラッシュメモリのア
ドレス制御例について、図９に示すデュアルワークフラ
ッシュメモリの要部構成を参照して説明する。

【０００８】図９において、デュアルワークフラッシュ
メモリは、入力バッファ２１と、アドレス制御回路２２
と、コマンド認識部２３と、書き込み／消去制御回路２
４と、２つのメモリバンクａ，ｂと、メモリバンクａに
接続されるデコーダ回路２５と、メモリバンクｂに接続
されるデコーダ回路２６とを有している。

【０００９】入力バッファ２１には外部アドレスパッド
（図示せず）からのアドレス信号Ａが入力される。

【００１０】アドレス制御回路２２には入力バッファ２
１からのアドレス信号Ａｂｕｆが入力される。

【００１１】コマンド認識部２３にはコマンド信号Ｃが
入力され、有効なコマンドであることが認識されると、
コマンド認識部２３からアドレス制御回路２２にラッチ
制御信号Ｃｌａｔｃｈが出力され、コマンド認識部２３
から書き込み／消去制御回路２４に、コマンドの種類を
識別する制御信号Ｃｗｓｍが出力される。

【００１２】書き込み／消去制御回路２４には、アドレ
ス制御回路２２から、後述するバンク信号Ｃｂａｎｋ１
が入力されると共に、コマンド認識部２３から制御信号
Ｃｗｓｍが入力されて、書き込み／消去制御信号Ｃａ，
Ｃｂを出力する。

【００１３】デコーダ回路２５には、アドレス制御回路
２２からアドレス信号Ａａが入力される共に、書き込み
／消去制御回路２４から書き込み／消去制御信号Ｃａが
入力される。

【００１４】デコーダ回路２６には、アドレス制御回路
２２からアドレス信号Ａｂが入力されると共に、書き込
み／消去制御回路２４から書き込み／消去制御信号Ｃｂ
が入力される。

【００１５】ここで、前記２系統のアドレス信号に該当
するアドレス信号Ａａ，Ａｂを出力するアドレス制御回
路２２について図１０を用いて詳細に説明する。

【００１６】アドレス制御回路２２は、図１０に示すよ
うに、ラッチ制御信号Ｃｌａｔｃｈによって制御される
アドレスラッチ回路３１と、入力されたアドレス信号Ａ
ｂｕｆがどのメモリバンクに含まれるアドレスかをデコ
ードするバンクデコーダ３２と、ラッチ制御信号Ｃｌａ
ｔｃｈによって制御され、バンクデコーダ３２によって
デコードされたバンク信号Ｃｂａｎｋを記憶するラッチ
回路３３と、このラッチ回路３３に記憶されたバンク信
号Ｃｂａｎｋ１により制御され、アドレスラッチ回路３
１によりラッチされたアドレス信号Ａｌａｔｃｈとアド
レス信号Ａｂｕｆを２系統のアドレス信号Ａａ，Ａｂに
対応するように接続制御するためのマルチプレクサ回路
３４とを有している。バンク信号Ｃｂａｎｋ１は、書き
込み／消去制御回路２４にも出力されている。

【００１７】なお、一般的なフラッシュメモリにおいて
は、上記の他にも書き込まれる情報を伝えるデータ信号
や、メモリセルに格納された情報を読み出すためのセン
ス回路、昇圧回路を始めとする高電圧関連などの各種回
路が含まれているが、ここでは特に本発明に関係しない
ので図示していない。また、特に必要のない限り、これ
らの構成およびその動作についても言及しないことにす
る。

【００１８】以下、例えば、メモリバンクａに対して書
き込み動作を行っている間に、メモリバンクｂより読み
出し動作を行う場合のアドレス制御について説明する。

【００１９】メモリバンクａに対する書き込み動作を指
示する場合、コマンド信号Ｃは書き込み動作に対するコ
マンドを有しており、アドレス信号Ａはメモリバンクａ
に含まれるアドレスを有している。

【００２０】コマンド信号Ｃは、コマンド認識部２３に
よって書き込みコマンドであることが認識（識別）さ
れ、ラッチ制御信号Ｃｌａｔｃｈを活性化する。また、
制御信号Ｃｗｓｍにより、書き込み／消去制御回路２４
に入力されたコマンドが書き込みコマンドであることを
伝える。

【００２１】一方、入力バッファ２１は、アドレス信号
Ａを受けてアドレス制御回路２２にアドレス信号Ａｂｕ
ｆを伝える。アドレス制御回路２２は、コマンド認識部
２３から、活性化されたラッチ制御信号Ｃｌａｔｃｈを
受けて、アドレス信号Ａｂｕｆをアドレスラッチ回路３
１に記憶させる。

【００２２】また、バンクデコーダ３２は、入力された
アドレスＡｂｕｆが何れのバンクに含まれるアドレスか
（ここでは、メモリバンクａに含まれるアドレスか、メ
モリバンクｂに含まれるアドレスか）をデコードする。
メモリバンクａとメモリバンクｂの容量（アドレス空間
の大きさ）が等しく、図１１のようなメモリマップにな
っているものと仮定すると、アドレス信号Ａｂｕｆの最
上位ビット（ｂｉｔ）が「０」の場合はメモリバンク
ａ、その最上位ビット（ｂｉｔ）が「１」の場合はメモ
リバンクｂとなる。

【００２３】バンクデコーダ３２によりデコードされた
バンク信号Ｃｂａｎｋは、ラッチ制御信号Ｃｌａｔｃｈ
が活性化されたのを受けてラッチ回路３３に記憶され
る。

【００２４】さらに、マルチプレクサ回路３４は、ラッ
チ回路３３に記憶されたバンク信号Ｃｂａｎｋ１によ
り、アドレスラッチ回路３１にて記憶されたアドレス信
号Ａｌａｔｃｈをアドレス信号Ａａに、アドレス信号Ａ
ｂｕｆをアドレス信号Ａｂにそれぞれ対応するように接
続制御される。

【００２５】上記動作により、メモリバンクａに対応す
るアドレス信号Ａａにはアドレスラッチ回路３１にて記
憶されたアドレス信号Ａｌａｔｃｈが、メモリバンクｂ
に対応するアドレス信号Ａｂには入力バッファ２１の出
力であるアドレス信号Ａｂｕｆがそれぞれ対応するよう
に信号線同士が接続制御される。

【００２６】書き込み／消去制御回路２４はバンク信号
Ｃｂａｎｋ１を受けて、メモリバンクａに対する書き込
み／消去制御信号Ｃａを活性化させ、デコーダ回路２５
を制御することによってメモリバンクａに含まれるアド
レス信号Ａａによって選択されたメモリセルを書き込み
モードにする。

【００２７】一方、メモリバンクｂに対するアドレス信
号Ａｂは、アドレス制御回路２２内のマルチプレクサ回
路３４によって、メモリバンクａに対するアドレス信号
Ａａとは論理的かつ電気的に分離されており、アドレス
信号Ａｂは入カバッファ２１からのアドレス信号Ａｂｕ
ｆと対応するように接続される。この状態において、外
部からの読み出し動作要求に伴うアドレス指定を受け
て、メモリバンクａ内で選択されているアドレスに関わ
らず、メモリバンクｂ内のメモリセルを自由に選択する
ことが可能である。

【００２８】なお、説明を簡単に行うために、メモリバ
ンクａ，ｂのサイズを等しくしたが、メモリバンクのサ
イズが異なっている場合においても、バンクデコーダ３
２の論理を変更するだけで、同様の機能を実現すること
が可能である。また、メモリバンクｂに対して書き込み
／消去動作を行っている間に、メモリバンクａより読み
出し動作を行う場合についても全く同様である。その場
合は、マルチプレクサ回路３４において、メモリバンク
ａに対応するアドレス信号Ａａには入力バッファ２１の
出力であるアドレス信号Ａｂｕｆが、メモリバンクｂに
対応するアドレス信号Ａｂにはアドレスラッチ回路３１
にて記憶されたアドレス信号Ａｌａｔｃｈがそれぞれ対
応するように信号線同士が接続される。

【００２９】一般に、デュアルワークフラッシュメモリ
は、メモリチップの実装面積に制限がある携帯機器によ
く使用される。ここで、デュアルワークフラッシュを用
いた携帯機器の代表的なシステム例を図１２に示して、
携帯機器でのデュアルワークフラッシュメモリの使い方
およびその必要性について説明する。

【００３０】携帯機器のシステムは、図１２に示すよう
に、携帯機器全体を制御するＣＰＵ５１と、デュアルワ
ークフラッシュメモリ５２と、ＲＡＭ５３と、マイクや
液晶表示装置などの入出力装置を制御する入出力インタ
ーフェス５４と、それぞれを通信可能に電気的に接続す
るデータバス５５とを有している。

【００３１】ＣＰＵ５１は、通常、デュアルワークフラ
ッシュメモリ５２内に格納されている実行用のコード
（インストラクションコード）によって動作を行う。本
図は、デュアルワークフラッシュの動作を説明するため
に引用されたものであり、それ以外のデバイスや制御信
号などは図示していない。

【００３２】例えば、入力装置の一つであるマイクから
入力された音声データをデュアルワークフラッシュメモ
リ５２に格納するという動作を考える。

【００３３】この場合、ＣＰＵ５１は、デュアルワーク
フラッシュメモリ５２や入出カインタフェース５４を制
御するために、インストラクションコードを実行して行
く必要がある。このコードは、前述の通り、デュアルワ
ークフラッシュメモリ５２に格納されているので、デュ
アルウークフラッシュメモリ５２からデータバス５５上
の経路（１）により前記コードのフェッチ（コードの取
り込み）を行う必要がある。

【００３４】一方、入出カインターフェース５４を通し
て音声データをデュアルワークフラッシュメモリ５２に
格納するには、データバス５５上の経路（２）によりデ
ータを転送する必要がある。

【００３５】仮に、デュアルワーク機能を持たないフラ
ッシュメモリを使用すると、経路（２）によって得られ
たデータをフラッシュメモリに書き込んでいる間は、経
路（１）によるコードのフェッチを行うことができな
い。つまり、フラッシュメモリにデータを書き込んでい
る期間は、ＣＰＵ５１は全く動作を行うことができな
い。これと同様に、フラッシュメモリ上のデータを消去
している期間も、ＣＰＵ５１は動作を行うことができな
い。

【００３６】一般に、フラッシュメモリにおいては、デ
ータ読出し時間に比べて、データ書込み／消去時間が十
分に遅いため、携帯機器（情報機器）に重要な即時応答
性を損なうことになる。この問題は、インストラクショ
ンコードを他のフラッシュメモリやＲＯＭに格納するこ
とにより解決するが、前記実装面積の制限やフラッシュ
メモリにインストラクションコードを格納した際の利便
性を考慮すると、現実的ではない。

【００３７】このようなシステムにおいて、デュアルワ
ークフラッシュメモリを用いると、経路（２）によるデ
ータ（音声データ）の格納（書き込み動作）中に経路
（１）によるコードのフェッチ（読み出し動作）を実現
することが可能である。このとき、上記データと上記コ
ードとを異なったメモリバンクに格納する必要があるの
は、言うまでも無い。

【００３８】ここで、ＣＰＵ５１のコードが格納され、
主として読み出し動作が行われる領域のことをコード領
域、各種データが格納され頻繁に書き込み／消去が行わ
れる領域のことをデータ領域と定義する。勿論、上記定
義の使われ方に限定されるわけではない。前述の通り、
先の例ではコード領域とデータ領域とをそれぞれ別のメ
モリバンクに対応させる必要がある。例えば、メモリバ
ンクａがコード領域、メモリバンクｂがデータ領域など
である。２つのメモリバンクａ，ｂを持ち、しかもそれ
らの容量が同じデュアルワークフラッシュメモリを想定
すると、データ領域とコード領域が同じ容量になる。

【００３９】ところが、データ領域とコード領域の容量
の組み合わせ（比率）は、それが使われるアプリケーシ
ョンによって、ユーザの要望が大きく異なる。例えば、
容量の大きなデータ（画像データ等）を扱うアプリケー
ションでは自ずとデータ領域が大きくなり、多くの機能
を有するアプリケーションでは大きな容量のコード領域
が必要である。また、特に、コード領域の容量の決定時
期は、システムプログラムやアプリケーションプログラ
ムの完成度に大きく依存するため、システムハードウェ
アが完成した後に、容量比が変更になる可能性がある。

【００４０】これら多様な要望に応えるためには、切り
替え可能なメモリバンクの容量の組み合わせを、複数用
意すればよい。仮に、総容量３２Ｍｂｉｔのデュアルワ
ークフラッシュメモリを考えると、２４Ｍ・８Ｍ（メモ
リバンクａの容量２４Ｍ、メモリバンクｂの容量８Ｍを
意味する）、１６Ｍ・１６Ｍなどの組み合わせが考えら
れる。これら複数の組み合わせを１チップで実現し、開
発コストを下げるためには、いくつかの手法が考えられ
る。

【００４１】その一つが、メモリアレイの両端にデコー
ダを配し、ワード線／ビット線をハードマスクにより適
当な位置で分離（切断）する手法である。即ち、半導体
記憶装置の製造工程において、配線を形成するマスクを
変えることにより配線パターンを固定的に変更する。ハ
ードマスクによって分離（切断）する個所を変更するこ
とにより、メモリアレイを様々な容量比の複数の領域
（複数のメモリバンク）に分離することが可能である。

【００４２】しかしこの方法によると、同一のデコーダ
回路で、切り替えによって生成される複数のメモリバン
ク容量に対応させる必要があり、チップ面積が増大する
うえ、アクセス時間などの最適化を行うのが困難であ
る。また、チップ完成後には容量の変更を行うことがで
きないため、各容量比での評価を行うことができない、
生産に時間がかかる、などの短所がある。

【００４３】別の手法として、小容量のメモリバンクを
複数用意しておき、それらを適宜組み合わせて一つのメ
モリバンクであるかのように使用する構成が考えられ
る。４つのメモリバンクを持つデュアルワークフラッシ
ュメモリの構成例を図１３に示している。先の例との比
較を簡単に行うために、メモリバンクａ２〜ｄ２の容量
は先に説明したメモリバンクａ，ｂのそれぞれ半分とす
る。つまり、メモリバンクａ２〜ｄ２の総容量と、メモ
リバンクａ，ｂの総容量は同じとなる。それぞれの構成
要素は、図９におけるものと同様であり、ここでの詳細
な説明は省略する。即ち、入力バッファ６１が入力バッ
ファ２１に、コマンド認識部６３がコマンド認識部２３
に、書込み／消去制御回路６４が書込み／消去制御回路
２４に、アドレス制御回路６２がアドレス制御回路２２
にそれぞれ対応している。

【００４４】アドレス制御回路６２からは、各メモリバ
ンクａ２〜ｄ２にそれぞれ対応したアドレス信号Ａａ２
〜Ａｄ２がそれぞれ出力され、それらはそれぞれデコー
ダ６５〜６８にそれぞれ入力される。

【００４５】書込み／消去制御回路６４からは、書込み
／消去制御信号Ｃａ２〜Ｃｄ２が出力され、それらは同
様にデコーダ６５〜６８にそれぞれ入力される。

【００４６】アドレス制御回路６２の要部構成例を図１
４に示している。マルチプレクサ回路７４を除き、他の
構成要素については図１０のアドレス制御回路２２と同
様であり、アドレスラッチ回路７１はアドレスラッチ回
路３１に、バンクデコーダ７２はバンクデコーダ３２
に、ラッチ回路７３はラッチ回路３３にそれぞれ対応し
ている。この場合、メモリバンクａ２〜ｄ２が４つある
ため、マルチプレクサ回路７４とバンクデコーダ７２と
は、新たに制御信号Ｃｍｕｘを入力に加え、各メモリバ
ンクに対応するアドレス信号Ａａ２〜Ａｄ２を出力す
る。

【００４７】このような構成によると、３組のメモリ容
量の組み合わせが可能になる。つまり、ｂ２〜ｄ２を一
つのメモリバンクと考え、（ａ２）・（ｂ２＋ｃ２＋ｄ
２）とすると１：３の容量比、同様に（ａ２＋ｂ２）・
（ｃ２＋ｄ２）とすると２：２（１：１）の容量比、
（ａ２＋ｂ２＋ｃ２）・（ｄ２）とすると３：１の容量
比のメモリバンク構成をとることが可能になる。この時
のメモリマップを図１５に示している。

【００４８】図１５では、メモリバンクａ２→ｂ２→ｃ
２→ｄ２のようにアドレスが進むと仮定している。さら
に、制御信号Ｃｍｕｘにより、マルチプレクサ回路７４
とバンクデコーダ７２とに、前記３パターンのメモリバ
ンク構成の中でどのパターンを選択するかを伝える必要
がある。例えば、１：３の構成が選択されたとする。バ
ンクデコーダ７２は、入力されたアドレスがメモリバン
クａ２に含まれるか、または（ｂ２、ｃ２、ｄ２）の何
れかに含まれるかをデコードする。マルチプレクサ回路
７４は、Ａａ２と（Ａｂ２、Ａｃ２、Ａｄ２）とを回路
的に分離する必要がある。このとき、（Ａｂ２、Ａｃ
２、Ａｄ２）の各アドレス信号を論理的に接続すると
（つまり、同じアドレス信号を伝えるようにすると）、
制御が簡単になる。

【００４９】上記以外の動作については、図１０に示し
たアドレス制御回路２２の動作と同様である。このよう
な構成により、１：３、１：１、３：１のメモリバンク
容量比を持ったデュアルワークフラッシュメモリを実現
することが可能である。なお、前述した容量比を細かく
設定したい場合は、一つのメモリバンク容量を更に小さ
くして、多数のメモリバンクを有する構成にすればよ
い。

【００５０】

【発明が解決しようとする課題】上述した容量の小さい
メモリバンクを多数有する構成のデュアルワークフラッ
シュメモリを実現する際には、メモリバンクの数だけア
ドレス信号を持つ必要がある。例えば、図１３に示した
４つのメモリバンクａ２〜ｄ２を持つデュアルワークフ
ラッシュメモリの場合、Ａａ２〜Ａｄ２の４つのアドレ
ス信号が必要になる。仮に、総量３２Ｍｂｉｔのフラッ
シュメモリに適用すると、４つのメモリバンクはそれぞ
れ８Ｍｂｉｔの容量を持つことになる。バイト（８ビッ
ト）単位のアクセスを許すとすれば、それぞれのメモリ
バンクに対応したアドレスのビット幅は少なくとも２０
ビット必要になる。

【００５１】ここでは、少なくとも２０ビット（ｂｉ
ｔ）のビット幅を持つアドレスが４セット必要になるの
で、少なくとも８０本のアドレス信号線が配線されるこ
とになる。それぞれのメモリバンク容量をさらに半分に
し、８つのメモリバンクを有する構成にすると、少なく
とも１９ビットのビット幅を持つアドレスが８セット必
要になるので、少なくとも１５２本のアドレス信号線が
配線されることになる。

【００５２】このように、メモリバンクを細分化すれば
それだけアドレス信号の総数が大幅に増加する。さら
に、図示していない高電位関連の回路やセンス回路、デ
コーダ回路などの周辺回路比率が大きくなり、チップ面
積に対するメモリセル領域の割合（メモリセル占有率）
が低くなる。これらはチップ面積の拡大につながる。即
ち、チップ製造コストの増加と歩留まりの低下を招く。
また、メモリバンクの容量の組み合わせ数が増加するこ
とにより、開発時に必要不可欠な動作検証の組み合わせ
数が増加し、開発工数の増大をも招く。

【００５３】本発明は、上記事情に鑑みて為されたもの
で、特定のアドレスを選択的に反転させるなどして、ア
ドレス信号およびアドレス信号線の大幅な増加を招くこ
となく、細分化したメモリバンクの容量の組み合わせ数
を容易に増加させることができる不揮発性半導体記憶装
置およびこれを用いた情報機器を提供することを目的と
する。

【００５４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルからなる複数のメモリバ
ンクと、外部から入力されるコマンド信号を識別して識
別信号を出力するコマンド認識手段と、識別信号で指定
されたコマンドを実行するための制御信号を生成する内
部制御手段と、外部から入力される入力アドレス信号に
基づいて、アクセス対象となる該複数のメモリバンクを
任意に組み合せたメモリ領域に対して内部アドレス信号
を生成するアドレス制御手段とを有し、制御信号および
内部アドレス信号に基づいて所定のメモリセルにアクセ
スする不揮発性半導体記憶装置において、入力アドレス
信号の特定ビットの論理値を反転または非反転して該ア
ドレス制御手段に出力する第１アドレス反転手段を有す
るものであり、そのことにより上記目的が達成される。

【００５５】また、好ましくは、本発明の不揮発性半導
体記憶装置における複数のメモリセルからなる複数のメ
モリバンクと、外部から入力されるコマンド信号を識別
して識別信号を出力するコマンド認識手段と、識別信号
で指定されたコマンドを実行するための制御信号を生成
する内部制御手段と、外部から入力される入力アドレス
信号に基づいて、アクセス対象となる該複数のメモリバ
ンクを任意に組み合せたメモリ領域に対して内部アドレ
ス信号を生成するアドレス制御手段とを有し、制御信号
および内部アドレス信号に基づいて所定のメモリセルに
アクセスする不揮発性半導体記憶装置において、入力ア
ドレス信号の特定ビットを他の特定ビットと入れ替えて
該アドレス制御手段に出力する第２アドレス反転手段を
有するものであり、そのことにより上記目的が達成され
る。この場合、入力アドレス信号の特定ビットを他の特
定ビットとの入れ替えは、連続する二つの特定ビット
（例えば上位２ビット）を相互に入替える場合を含み、
さらには任意の二つの特定ビットを相互に入替える場合
をも含むものとする。

【００５６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における第１アドレス反転手段は、アドレ
ス信号の論理値を反転させる論理反転手段と、このアド
レス信号と同論理の出力および論理反転手段出力の何れ
かに切り換える第１出力切換手段とを有する。

【００５７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における第２アドレス反転手段は、入力ア
ドレス信号の特定ビットを他の特定ビットと入れ替える
ように切り換える第２出力切換手段を有する。

【００５８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における第１出力切換手段または前記第２
出力切換手段は、製造工程で形成される配線パターンに
より出力の切り換えを行う。

【００５９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における第１出力切換手段または第２出力
切換手段は、状態設定可能な記憶素子と、該記憶素子に
記憶された設定状態に応じて出力を切り替える論理素子
とを有する。

【００６０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における第１出力切換手段または前記第２
出力切換手段は、外部端子から入力される論理値に応じ
て出力を切り換える論理素子を有する。

【００６１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、メモリバンクの記憶容量は総記
憶容量の１／２ⁿ（ｎは自然数；２のｎ乗分の１）であ
る。

【００６２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、電気的に書き込みおよび消去可
能なフラッシュメモリで構成されている。

【００６３】さらに、本発明の不揮発性半導体記憶装置
は、マトリクス状に配置された複数のメモリセルからな
るメモリブロックと、いくつかのメモリブロックからな
る複数のメモリバンクを具備する不揮発性半導体記憶装
置であって、特定のアドレス信号を反転させるアドレス
反転部を具備することによりメモリバンクの論理的な配
置を変更可能にしたことで、上記目的が達成される。

【００６４】本発明の情報機器は、請求項１〜９の何れ
かに記載の不揮発性半導体記憶装置を用いてメモリ動作
を行うものであり、そのことにより上記目的が達成され
る。

【００６５】以下、本発明の作用について説明する。本
発明にあっては、特定のアドレス信号の特定ビットを反
転させたり、他の特定ビットと入れ替えたりすることに
より、メモリバンクの物理的な配置を変更することなし
に、論理的な配置のみを変更することが可能となる。つ
まり、メモリバンク容量比の組み合わせ数の中で、ｍ：
ｎとｎ：ｍの組み合わせ（例えば、１：２と２：１）
を、特定のアドレス信号を反転又は入替えることにより
同一の内部動作にすることができる。これにより、アド
レス信号のセット数を減らすことが可能となり、アドレ
ス信号およびアドレス信号線の増加、メモリセル占有率
の低下、検証パターンの増加による開発期間の長期化な
どを招くことなく、多数のメモリバンク容量比の組み合
わせを持った不揮発性半導体記憶装置を容易に実現する
ことが可能となる。

【００６６】

【発明の実施の形態】以下に、本発明の不揮発性半導体
記憶装置の実施形態１〜３について、図面を参照しなが
ら説明する。 （実施形態１）図１は、本発明の実施形態１における不
揮発性半導体記憶装置の要部構成を示すブロック図であ
る。なお、一般的な不揮発性半導体記憶装置において
は、メモリセルに書き込まれる情報を伝えるデータ信号
や、メモリセルに格納された情報を読み出すためのセン
ス回路、昇圧回路を始めとする高電圧関連の回路などが
含まれているが、本論には直接関係しないので、ここで
は図示せず、特に必要のない限り、これらの構成および
動作についてもその説明を省略する。

【００６７】図１において、本発明の不揮発性半導体記
憶装置１０は、入力バッファ１１と、アドレス制御手段
としてのアドレス制御回路１２と、コマンド認識手段と
してのコマンド認識部１３と、内部制御手段としての書
き込み／消去制御回路１４と、３つのメモリバンクａ〜
ｃと、それぞれに接続されるデコーダ回路１５〜１７
と、第１アドレス反転手段としてのアドレス反転部１９
とを有している。

【００６８】入カバッファ１１には、外部アドレスパッ
ド（図示せず）からアドレス信号Ａが入力されている。

【００６９】アドレス反転部１９には、入力バッファ１
１からのアドレス信号Ａｂｕｆが入力され、入力アドレ
ス信号の特定ビットの論理値を反転または非反転してア
ドレス制御回路１２に出力するようになっている。

【００７０】更に具体的に説明すると、アドレス反転部
１９は、図２に示すように、入力アドレス信号Ａｂｕｆ
の最上位ビット（ｂｉｔ）に接続されたインバータ１０
１と、入力アドレス信号Ａｂｕｆの最上位から２番目の
ビット（ｂｉｔ）のビット線に接続されたインバータ１
０２と、インバータ１０１の論理を無効にする切り替え
パターン１０３と、インバータ１０２の論理を無効にす
る切り替えパターン１０４とを有している。

【００７１】これらのインバータ１０１，１０２により
論理反転手段（論理反転回路）が構成され、論理反転手
段は、入力信号となるアドレス信号の論理値を反転させ
るものである。また、切り替えパターン１０３，１０４
により第１出力切換手段が構成され、第１出力切換手段
は、アドレス信号と同論理の出力および論理反転出力の
何れかに切り替えるようになっている。

【００７２】これらの切り替えパターン１０３，１０４
はそれぞれ、ハードマスクによりレイアウト配線パター
ンを切り替えることによって、図２に示すパターンＡと
パターンＢの何れかに切り替えることが可能である。切
り替えパターン１０３，１０４をそれぞれパターンＡと
した場合、インバータ１０１，１０２の論理が有効とな
り、アドレス反転部１９は、アドレス信号Ａｂｕｆの最
上位ビットと最上位から２番目のビットのみが反転した
信号を、アドレス信号Ａｂｕｆｉとして出力する。ま
た、切り替えパターン１０３，１０４をそれぞれパター
ンＢとした場合、インバータ１０１，１０２の論理が無
効となり、アドレス反転部１９は、アドレス信号Ａｂｕ
ｆをそのままアドレス信号Ａｂｕｆｉとして出力する。

【００７３】コマンド認識部１３にはコマンド信号Ｃが
入力され、入力コマンドを解釈して入力コマンドが有効
なコマンドであることが認識されると、コマンド認識部
１３からアドレス制御回路１２にラッチ制御信号Ｃｌａ
ｔｃｈが出力されると共に、コマンド認識部１３から書
き込み／消去制御回路１４に、コマンドの種類を識別す
る識別信号としての制御信号Ｃｗｓｍが出力される。

【００７４】アドレス制御回路１２は、アドレス反転部
１９からのアドレス信号Ａｂｕｆｉが入力されると共
に、コマンド認識部１３からのラッチ制御信号Ｃｌａｔ
ｃｈが入力され、バンク信号Ｃｂａｎｋ１が書き込み／
消去制御回路１４に出力されると共に、デコーダ回路１
５〜１７にそれぞれメモリバンク毎のアドレス信号Ａａ
〜Ａｃが出力されるようになっている。

【００７５】更に具体的に説明すると、アドレス制御回
路１２は、図３に示すように、アドレス信号Ａｂｕｆｉ
をコマンド認識部１３からのラッチ制御信号Ｃｌａｔｃ
ｈによってラッチ制御するアドレスラッチ回路９１と、
アドレス反転部１９から入力されたアドレス信号Ａｂｕ
ｆｉがどのメモリバンクに含まれるアドレスかをデコー
ドするバンクデコーダ９２と、ラッチ制御信号Ｃｌａｔ
ｃｈによって、バンクデコーダ９２によってデコードさ
れたバンク信号Ｃｂａｎｋを記憶するラッチ回路９３
と、このラッチ回路９３からのバンク信号Ｃｂａｎｋ１
に基づいて、アドレスラッチ回路９１でラッチされたア
ドレス信号Ａｌａｔｃｈとアドレス信号Ａｂｕｆｉをそ
れぞれ３系統のアドレス信号Ａａ〜Ａｃにそれぞれ対応
するように接続制御するマルチプレクサ回路９４とを有
している。

【００７６】メモリバンクａ，ｂは同一の記憶容量でそ
れぞれメモリバンクｃの半分とすると、アドレス反転部
１９で切り替えパターンＢを採用した場合、メモリバン
クの容量組み合わせは、（ａ）・（ｂ＋ｃ）とすると
１：３のメモリ容量比に、（ａ＋ｂ）・（ｃ）とすると
２：２（１：１）のメモリ容量比にすることができる。

【００７７】上記２種類の容量組み合わせの切り替え
は、外部からアドレス制御回路１２に入力される制御信
号Ｃｍｕｘによって行われる。制御信号Ｃｍｕｘが１：
３のメモリ容量比を指示すると、バンクデコーダ９２は
アドレス信号Ａｂｕｆｉがメモリバンクａに含まれるア
ドレスか、メモリバンクｂまたはｃに含まれるアドレス
かをデコードし、アドレス信号Ａｂｕｆｉがどのメモリ
バンクに含まれるかを、バンク信号Ｃｂａｎｋ１として
マルチプレクサ回路９４および書き込み／消去制御回路
１４に伝える。

【００７８】マルチプレクサ回路９４は、アドレスラッ
チ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈ
と、アドレス信号Ａｂｕｆｉとを、アドレス信号Ａａお
よびアドレス信号Ａｂ，Ａｃにそれぞれ対応させて接続
制御する。このとき、制御信号Ｃｍｕｘが１：３の容量
比を示しているので、マルチプレクサ回路９４では、ア
ドレス信号Ａａとアドレス信号Ａｂ，Ａｃとは論理的か
つ電気的に信号パスが異なるように分離され、アドレス
信号Ａｂとアドレス信号Ａｃとは同一のアドレス信号Ａ
ｂｕｆｉに対応するように論理的に接続制御が為され
る。

【００７９】制御信号Ｃｍｕｘが１：１のメモリ容量比
を指示した場合には、バンクデコーダ９２はアドレス信
号Ａｂｕｆｉがメモリバンクａまたはｂに含まれるアド
レスか、メモリバンクｃに含まれるアドレスかどうかを
デコードし、アドレス信号Ａｂｕｆｉがどのメモリバン
クに含まれるかを、バンク信号Ｃｂａｎｋ１としてマル
チプレクサ回路９４および書き込み／消去制御回路１４
に伝える。

【００８０】マルチプレクサ回路９４は、アドレスラッ
チ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈと
アドレス信号Ａｂｕｆｉとを、アドレス信号Ａａ，Ａｂ
およびアドレス信号Ａｃにそれぞれ対応するように接続
制御する。このとき、制御信号Ｃｍｕｘが１：１の容量
比を示しているので、マルチプレクサ回路９４では、ア
ドレス信号Ａａ，Ａｂとアドレス信号Ａｃとは論理的か
つ電気的に分離され、アドレス信号Ａａとアドレス信号
Ａｂとは対応するように論理的に接続制御される。

【００８１】ここで、本実施形態１の半導体記憶装置の
メモリマップについて図４を参照しながら説明する。

【００８２】図４において、アドレス信号Ａのビット幅
を２４ビット（ｂｉｔ）と仮定する。また、メモリバン
クａ，ｂの容量は等しいものとし、メモリバンクｃの容
量はメモリバンクａ，ｂの容量の２倍とする。つまり、
メモリバンクａ，ｂの容量はそれぞれメモリ総容量の１
／４、メモリバンクｃの容量はメモリ総容量の１／２と
なっている。

【００８３】アドレス反転部１９に含まれる切り替えパ
ターン１０３，１０４を、それぞれパターンＢとした場
合について考える。ここでは、アドレスの進む方向をメ
モリバンクａ→ｂ→ｃとしている。この場合は、前述の
ようにインバータ１０１，１０２の論理が無効となって
いるため、アドレス信号Ａｂｕｆとアドレス信号Ａｂｕ
ｆｉは対応して接続された状態になり、メモリマップは
図４の左側（切り替えパターンＢの時）のようになる。

【００８４】次に、アドレス反転部１９に含まれる切り
替えパターン１０３，１０４を、それぞれパターンＡと
した場合について考える。この場合は前述の通り、イン
バータ１０１，１０２の論理が有効となり、アドレス信
号Ａｂｕｆの最上位ビットと最上位から２番目のビット
のみが反転したアドレス信号を、アドレス信号Ａｂｕｆ
ｉとして出力する。

【００８５】このときのメモリマップは、図４の右側
（切り替えパターンＡの時）のようになる。図４の左右
の各メモリマップを比較すると、各メモリバンクの論理
的な位置（相対的な位置）が上下に入れ替わっているこ
とが解る。さらに、このときの内部動作は、パターンＢ
の切り替えを採用した構成において、最上位ビットと最
上位から２番目のビットを反転させたアドレス信号Ａを
入力したときと全く同様である。

【００８６】一方、書き込み／消去制御回路１４には、
バンク信号Ｃｂａｎｋ１がアドレス制御回路１２から入
力され、コマンドの種類を識別する制御信号Ｃｗｓｍが
コマンド認識部１３から入力されて、バンク信号Ｃｂａ
ｎｋ１で指示された所定のメモリバンク、例えばメモリ
バンクａのデコーダ回路１５に対して、制御信号Ｃｗｓ
ｍで指定されたコマンド（例えば書き込みモードなど）
を実行する、例えば書き込み制御信号Ｃａを生成し、デ
コーダ回路１５に制御信号Ｃａを出力する。

【００８７】デコーダ回路１５〜１７にはそれぞれ、ア
ドレス制御回路１２よりアドレス信号Ａａ〜Ａｃがそれ
ぞれ入力されると共に、書き込み／消去制御回路１４か
ら書き込み／消去制御信号Ｃａ〜Ｃｃがそれぞれ入力さ
れて、例えばメモリバンクａに含まれるアドレス信号Ａ
ａによって選択されたメモリセルを、例えば書き込むモ
ードにするものである。

【００８８】上記構成により、以下、その動作を説明す
る。

【００８９】これまでの説明を踏まえて、まず、切り替
えパターンＢを採用し且つ制御信号Ｃｍｕｘが１：３の
メモリ容量比を示している状態で、メモリバンクａに対
して書き込み動作を行っている間に、メモリバンクｃよ
り読み出し動作を行う場合のアドレス制御について説明
する。

【００９０】メモリバンクａに対する書き込み動作を指
示する場合、コマンド信号Ｃには書き込み動作に対する
コマンドが含まれ、アドレス信号Ａにはメモリバンクａ
に対するアドレスが含まれる。コマンド信号Ｃは、コマ
ンド認識部１３によって書き込みコマンド（有効なコマ
ンド）であることが認識され、ラッチ制御信号Ｃｌａｔ
ｃｈを活性化させる。また、コマンド信号Ｃの種類を識
別する識別信号である制御信号Ｃｗｓｍにより、書き込
み／消去制御回路１４に対して、入力されたコマンド信
号Ｃが書き込みコマンドであることを伝える。

【００９１】一方、入力バッファ１１は、アドレス信号
Ａを受けてアドレス反転部１９にアドレス信号Ａｂｕｆ
を伝えるが、切り替えパターンＢが採用されているた
め、アドレス制御回路１２にはアドレス信号Ａｂｕｆと
同じ論理のアドレス信号Ａｂｕｆｉが伝えられる。

【００９２】アドレス制御回路１２は、コマンド認識部
１３からのラッチ制御信号Ｃｌａｔｃｈが活性化された
のを受けて、アドレス信号Ａｂｕｆｉをアドレスラッチ
回路９１にて記憶する。即ち、アドレスラッチ回路９１
の出力であるアドレス信号Ａｌａｔｃｈは、書込みが行
われるメモリセルを選択するアドレスである。

【００９３】バンクデコーダ９２は、入力されたアドレ
ス信号Ａｂｕｆｉが何れのバンクに含まれるアドレスで
あるか（ここでは、メモリバンクａに含まれるアドレス
か、メモリバンクｂ〜ｃに含まれるアドレスか）をデコ
ードする。

【００９４】バンクデコーダ９２によりデコードされた
バンク信号Ｃｂａｎｋは、ラッチ制御信号Ｃｌａｔｃｈ
が活性化されたのを受けてラッチ回路９３に記憶され
る。さらに、マルチプレクサ回路９４は、ラッチ回路９
３に記憶されたバンク信号Ｃｂａｎｋ１により、アドレ
スラッチ回路９１にて記憶されたアドレス信号Ａｌａｔ
ｃｈをアドレス信号Ａａに、アドレス信号Ａｂｕｆｉを
アドレス信号Ａｂとアドレス信号Ａｃにそれぞれ対応す
るように接続制御する。

【００９５】これにより、メモリバンクａに対応するア
ドレス信号Ａａにはアドレスラッチ回路９１にて記憶さ
れたアドレス信号Ａｌａｔｃｈが、メモリバンクｂ，ｃ
に対応するアドレス信号Ａｂ，Ａｃにはアドレス反転部
１９の出力であるアドレス信号Ａｂｕｆｉがそれぞれ対
応するように接続制御される。

【００９６】書き込み／消去制御回路１４はバンク信号
Ｃｂａｎｋ１を受けて、メモリバンクａに対する書き込
み／消去制御信号Ｃａを活性化させ、デコーダ回路１５
を制御することによって、メモリバンクａに含まれるア
ドレス信号Ａａによって選択されたメモリセルを書き込
むモードにする。

【００９７】一方、メモリバンクｂ，ｃに対するアドレ
ス信号Ａｂ，Ａｃは、アドレス制御回路１２内のマルチ
プレクサ回路９４によって、メモリバンクａに対するア
ドレス信号Ａａとは論理的かつ電気的に分離されてお
り、アドレス反転部１９からのアドレス信号Ａｂｕｆｉ
と対応するように接続制御されている。この状態におい
ては、外部からの読み出し動作要求に伴うアドレス指定
を受けて、メモリバンクａ内で選択されているアドレス
に関わらず、メモリバンクｂ，ｃ内のメモリセルを自由
に選択することが可能である。

【００９８】逆に、メモリバンクｂ，ｃに対して書き込
み／消去動作を行っている間に、メモリバンクａより読
み出し動作を行う場合についても全く同様である。この
場合は、マルチプレクサ回路９４において、メモリバン
クａに対応するアドレス信号Ａａにはアドレス反転部１
９の出力であるアドレス信号Ａｂｕｆｉが直に、メモリ
バンクｂ，ｃに対応するアドレス信号Ａｂ，Ａｃにはア
ドレスラッチ回路９１にて記憶されたアドレス信号Ａｌ
ａｔｃｈが、それぞれ対応するように接続制御される。

【００９９】制御信号Ｃｍｕｘにより、メモリ容量比
１：１が指示された場合においても、マルチプレクサ回
路９４によってアドレス信号Ａａ，Ａｂとアドレス信号
Ａｃを論理的かつ電気的に分離することにより、上記し
た場合と同様の動作により実現が可能である。

【０１００】さて、上述した切り替えパターンＢにおい
ては、メモリ容量比１：３と１：１を実現することがで
きても、メモリ容量比３：１を実現することができな
い。ところが、本発明のアドレス反転部１９の切り替え
パターンＡを採用すれば、図４により、先に説明した切
り替えパターンＢにおけるメモリ容量比１：３の動作と
同様にメモリ容量比３：１の動作が実現可能であること
が解る。つまり、本実施形態１においては、アドレス信
号Ａの最上位ビットと最上位から２番目のビットが「０
０」ならばメモリバンクａを、「０１」ならばメモリバ
ンクｂを、「１０」または「１１」ならばメモリバンク
ｃを示している。このとき、前述の通り１：３と１：１
のメモリ容量の組み合わせが可能になる。

【０１０１】この場合、切り替えパターンＡを採用した
場合を考えると、アドレス信号Ａの最上位ビットと最上
位から２番目のビットが「０，０」または「０，１」な
らばメモリバンクｃを、「１，０」ならばメモリバンク
ｂを、「１，１」ならばメモリバンクａを示すことが解
る。このときに可能なメモリ容量の組み合わせは、３：
１と１：１である。切り替えパターンＡにてメモリ容量
の組み合わせを３：１にしたときの動作と、切り替えパ
ターンＢにてメモリ容量の組み合わせを１：３にしたと
きの動作とは、アドレス反転部１９の動作を除いて他の
動作は全く同様であることが解る。

【０１０２】このように、アドレス反転部１９で特定の
アドレス信号（本実施形態１では最上位ビットと最上位
から２番目のビットを示す）を反転させることにより、
ｍ：ｎとｎ：ｍのメモリ容量の組み合わせを同じ動作で
実現することが可能である。

【０１０３】以上で説明したように、本実施形態１によ
れば、従来例より１系統少ないアドレス信号にて、例え
ば上記したように１：３、１：１、３：１のメモリ容量
組み合わせを持つ不揮発性半導体記憶装置１０を実現す
ることができる。この効果は、最小メモリバンク容量が
少ないほど（メモリ容量比の組み合わせが多いほど）顕
著になる。

【０１０４】例えば、従来例に示した、８つのメモリバ
ンクからなり１：７〜７：１までのメモリ容量比の切り
替えが可能な不揮発性半導体記憶装置を実現するために
は合計８セットのアドレス信号が必要であったが、本発
明によると、容量が総メモリ容量の１／２、１／４、１
／８、１／８である４つのメモリバンクを用意すればよ
い。この場合、アドレス信号は合計４セットのみで良
く、半導体チップ面積の削減に大きく寄与することが解
る。このときのアドレス信号の反転対象が、最上位側か
ら３番目のビットまでのアドレス信号であることは言う
までもない。

【０１０５】なお、本実施形態１では、インバータおよ
び切り替えパターンによって、アドレス信号の特定ビッ
トの論理値を反転または非反転させる場合について説明
したが、これに限らず、アドレス信号の最上位ビットと
最上位ビットから２番目のビットを入力とし、各メモリ
バンクを選択するためのメモリバンクイネーブル信号を
出力するプリデコーダを用いる構成としてもよい。この
場合、プリデコーダ内の特定の内部信号を入れ替えるこ
とにより、アドレス反転部１９と同様の効果も得ること
ができる。

【０１０６】例えばメモリバンクの容量比が１：３の構
成の場合、アドレス信号の最上位ビットと最上位ビット
から２番目のビットが、「０，０」の場合はメモリバン
クａ、「０，１」の場合はメモリバンクｂ、「１，０」
または「１，１」の場合はメモリバンクｃをそれぞれイ
ネーブルする信号を出力する。これを３：１の構成にす
る場合は、「０，０」または「０，１」の場合はメモリ
バンクｃ、「１，０」の場合はメモリバンクｂ、「１，
１」の場合はメモリバンクａをそれぞれイネーブルにす
る信号を出力すればよい。この場合、アドレスの上位２
ビットの信号から生成される内部信号を、「０，０」→
「１，１」、「０，１」→「１，０」、「１，０」→
「０，１」、「１，１」→「０，０」と相互に入れ替え
れば所望の動作を得ることができる。 （実施形態２）上記実施形態１では、アドレス反転部１
９でアドレス信号を論理反転させた場合について説明し
たが、本実施形態２では、アドレス信号を論理反転させ
なくても、最上位ビットと最上位から２番目のビットを
入替えることによっても、アドレス信号の大幅な増加を
招くことなく、メモリバンクの容量の組み合わせ数を容
易に増加させることができる本発明の効果を奏する。

【０１０７】上記実施形態１では、メモリバンクの容量
をｍ：ｎとしているが、デュアルワーク動作をするメモ
リバンクの境界が、例えば「２４Ｍ＋８Ｍ」など一つの
場合を示している。本実施形態２では、メモリバンクの
境界が、例えば「１６Ｍ＋８Ｍ＋８Ｍ」など、複数ある
ことを想定している。説明を簡略化するために、図５に
示すように、それぞれのメモリバンクをＡ・Ｂとし、Ａ
・Ｂの物理的な容量比が３：１である場合を考える。

【０１０８】その一例として、特定ビットをアドレスの
最上位ビットと、他の特定ビットをアドレスの最上位か
ら２番目のビットとを、第２アドレス反転手段（ビット
線入替え手段）としてのアドレス反転部１９Ｂによって
相互に入替えてやると、外部から入力されたアドレス
が、図５のようにアドレス反転部出力として取り出され
る。図５から、メモリバンクＢと上から２番目のメモリ
バンクＡの位置とを相互に入れ替わっていることが判
る。このときのメモリマップは、入替え前と入替え後で
図６のようになる。このように、ビット線の入替えは、
図６のように、メモリ空間の中間位置にある二つのメモ
リバンクＡ，Ｂを入替えるのに有効な手段となってい
る。

【０１０９】この場合、ソフトウェアの都合などで特定
のアドレス空間をメモリバンクＡ（またはＢ）に配置す
る必要がある場合に、（８Ｍ＋８Ｍ＋１６Ｍ）と（１６
Ｍ＋８Ｍ＋８Ｍ）の二つのバリエーションを同一半導体
チップにて構成することにより、柔軟な対応が可能にな
る。これは、アドレスを反転させてメモリバンク容量の
構成を変える、例えば２４Ｍ＋８Ｍを８Ｍ＋２４Ｍに変
えるのと同様の効果がある。

【０１１０】前述したように、上記実施形態１では、独
立して動作可能なメモリ領域の境界が、１箇所の場合に
ついて説明したが、本実施形態２のように、システム構
成やソフトウエアなどの制限により、特定アドレス空間
を特定のメモリバンクに配置したい場合がある。この場
合には、前述した前提に拠らず、メモリ領域の境界を複
数にすることにより対応することができる。

【０１１１】メモリバンクの構成は、上記実施形態１を
基にすると、図７に示すようにアドレス入替えの有無に
よって、［（１／２）ｃ］・（ａ）・［ｂ＋（１／２）
ｃ］または［（１／２）ｃ＋ａ］・（ｂ）・［（１／
２）ｃ］の組み合わせが考えられる。前述した通り、メ
モリバンクｃの容量は、他のメモリバンク（ａ，ｂ）の
２倍あるので、前者は１：１：２の組み合わせ、後者は
２：１：１の組み合わせになる。これらの組み合わせを
切り替えるには、図１のアドレス反転部１９において、
アドレス信号を反転させるのではなく、第２出力切替手
段を持つ図５のアドレス反転部１９Ｂにより、アドレス
信号の最上位ビットと最上位ビットから２番目のビット
のビット線を相互に切り替える（入れ替える）。このと
きのメモリマップを図７に示している。上記メモリ容量
組み合わせの下線部分（ａ），（ｂ）が、図７の斜線部
分になっている。

【０１１２】まとめると、デュアルワーク動作の単位で
あるメモリ領域の境界が一つである場合は、アドレス信
号の反転操作（上記実施形態１）が有効であり、境界が
複数ある場合は、アドレス信号の入れ替え操作（本実施
形態２）が有効になる。

【０１１３】なお、本実施形態２の不揮発性半導体記憶
装置の構成としては、図１のアドレス反転部１９の代わ
りにアドレス反転部１９Ｂを用いればよい。このアドレ
ス反転部１９Ｂの第２出力切換手段は、製造工程で形成
される配線パターンにより出力の切り換えを行うように
してもよい。 （実施形態３）上記実施形態１では、特定アドレスの反
転をハードマスクによって行っていた。この場合、チッ
プ完成後にはメモリバンクの論理的な配置を反転または
入替えることができない。そこで、本実施形態３では、
外部端子から入力される論理値に応じてアドレスを反転
させる論理素子（または論理回路）を用いたアドレス反
転部１９Ａを、入力バッファ１１とアドレス制御回路１
２との間に設けることによって、チップ完成後であって
もメモリバンクの論理的な配置を反転（または入替え）
することができる場合である。

【０１１４】このアドレス反転部１９Ａは、図８に示す
ように、アドレス信号Ａｂｕｆの最上位ビット線に接続
されるＸＯＲゲート１２１（排他的論理和回路）と、ア
ドレス信号Ａｂｕｆの最上位から２番目のビット線に接
続されるＸＯＲゲート１２２（排他的論理和回路）と、
それぞれの別の入力である制御信号Ｃｉｎｖ１，Ｃｉｎ
ｖ２の各入力端を有している。

【０１１５】制御信号Ｃｉｎｖ１が「Ｈ」レベルの場
合、ＸＯＲゲート１２１の出力はアドレス信号Ａｂｕｆ
の最上位ビットを反転したものとなる。制御信号Ｃｉｎ
ｖ１が「Ｌ」レベルの場合、ＸＯＲゲート１２１の出力
はアドレス信号Ａｂｕｆの最上位ビットと同じ論理にな
る。無論、制御信号Ｃｉｎｖ２についても同様である。
このように、ＸＯＲゲートを用いることにより、制御信
号による特定アドレスの反転制御が可能になる。

【０１１６】この制御信号Ｃｉｎｖ１，Ｃｉｎｖ２を、
図示しないラッチ回路などに記憶された情報により生成
すれば、特定アドレスの反転の制御を容易に行うことが
できる。また、上記ラッチ回路ではなく、不揮発性半導
体記憶素子に記憶された情報により生成すれぱ、チップ
完成後に特定アドレスの反転の制御を行うことが可能で
ある。さらに、前記制御信号をチップの入力端子に接続
し、チップ外から制御可能にすることにより、チップを
実装した後にでも特定アドレスの反転の制御が可能にな
る。前記入力端子を電源電位または接地電位に接続する
ことにより、チップ動作時の特定アドレスの反転制御を
固定化することも可能である。

【０１１７】なお、本発明の実施形態１〜３はそれぞ
れ、一つの具体的な例に過ぎず、メモリバンク容量、総
メモリ量、反転アドレス数、メモリ容量組み合わせパタ
ーン、アドレス系統数などはこれに限定しない。また、
各回路構成も一例に過ぎず、様々な構成により同様の作
用効果を実現することが可能である。

【０１１８】また、本実施形態１〜３では、不揮発性半
導体記憶装置について説明したが、本発明の不揮発性半
導体記憶装置を携帯電話装置やコンピュータなどのよう
な情報機器に容易に組み込むことができて、不揮発性半
導体記憶装置において、信号線を増加させることなく、
メモリバックの容量の組み合わせ数を容易に増加させる
ことができる。例えば、図１６に示すように、情報機器
１００が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ
（フラッシュメモリなど）などの情報記憶手段と、操作
入力手段と、初期画面や情報処理結果などを表示する液
晶表示装置などの表示手段と、操作入力手段からの操作
指令を受けて、所定の情報処理プログラムやそのデータ
に基づいて、情報記憶手段に対して情報の読出／書込処
理（メモリ動作）やデータ転送動作などを行いつつ各種
情報処理するＣＰＵ（中央処理演算装置）とを有する場
合に、本発明の不揮発性半導体記憶装置を情報記憶手段
（ＲＯＭ）に容易に用いることができる。

【０１１９】

【発明の効果】以上詳述したように、本発明によれば、
特定アドレスの反転や入れ替えを行うことにより、メモ
リバンクの論理的な配置を変更することができて、より
少ないアドレス信号でより多くのメモリ容量の組み合わ
せ（容量比）を容易に実現することができる。よって、
本発明の不揮発性半導体記憶装置は、利便性を保ったま
までのチップコスト削減や開発期間短縮にも大きく寄与
する。

【０１２０】また、特定アドレスの反転を制御回路にて
行うことにより、チップ完成後またはチップ実装後のメ
モリ容量の組み合わせの変更を自由に行うことができ
る。これは、利便性を高めることに大きく寄与する。

【０１２１】さらに、少ないアドレス信号にて多数の容
量比を持つデュアルワークフラッシュメモリなどのフラ
ッシュメモリを実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１における不揮発性半導体記
憶装置の要部構成を示すブロック図である。

【図２】図１のアドレス反転部の一例を示すブロック図
である。

【図３】図１のアドレス制御回路の一例を示すブロック
図である。

【図４】（ａ）および（ｂ）はそれぞれ図１の不揮発性
半導体記憶装置のメモリマップを示す図である。

【図５】本発明の実施形態２におけるアドレス反転部の
動作の一例を示す図である。

【図６】図５のアドレス反転部による特定アドレスの入
替え前と入替え後のメモリバンクの状態を示す図であ
る。

【図７】図５のアドレス反転部を持つ不揮発性半導体記
憶装置のメモリマップを示す図である。

【図８】図１のアドレス反転部とは別の例（実施形態
３）を示すブロック図である。

【図９】従来の不揮発性半導体記憶装置の一例を示すブ
ロック図である。

【図１０】図９のアドレス制御回路の一例を示すブロッ
ク図である。

【図１１】図９の不揮発性半導体記憶装置のメモリマッ
プを示す図である。

【図１２】デュアルワークフラッシュメモリを用いたシ
ステム構成の一例を示すブロック図である。

【図１３】図９の不揮発性半導体記憶装置とは別の例を
示すブロック図である。

【図１４】図１３のアドレス制御回路の一例を示すブロ
ック図である。

【図１５】図１３の不揮発性半導体記憶装置のメモリマ
ップを示す図である。

【図１６】本発明の不揮発性半導体記憶装置を情報機器
に適用させた場合の情報機器の基本構成を示すブロック
図である。

【符号の説明】

１０ 不揮発性半導体記憶装置 １１ 入力バッファ １２ アドレス制御回路 １３ コマンド認識部 １４ 書込み／消去制御回路 １５〜１７ デコーダ回路 １９，１９Ａ，１９Ｂ アドレス反転部 ９１ アドレスラッチ回路 ９２ バンクデコーダ ９３ ラッチ回路 ９４ マルチプレクサ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 祐慈 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 福井 陽康 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B025 AD01 AE00

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなる複数のメモリ
   バンクと、 外部から入力されるコマンド信号を識別して識別信号を
   出力するコマンド認識手段と、 該識別信号で指定されたコマンドを実行するための制御
   信号を生成する内部制御手段と、 外部から入力される入力アドレス信号に基づいて、アク
   セス対象となる該複数のメモリバンクを任意に組み合せ
   たメモリ領域に対して内部アドレス信号を生成するアド
   レス制御手段とを有し、 該制御信号および内部アドレス信号に基づいて所定のメ
   モリセルにアクセスする不揮発性半導体記憶装置におい
   て、 該入力アドレス信号の特定ビットの論理値を反転または
   非反転して該アドレス制御手段に出力する第１アドレス
   反転手段を有する不揮発性半導体記憶装置。
2. 【請求項２】 複数のメモリセルからなる複数のメモリ
   バンクと、 外部から入力されるコマンド信号を識別して識別信号を
   出力するコマンド認識手段と、 該識別信号で指定されたコマンドを実行するための制御
   信号を生成する内部制御手段と、 外部から入力される入力アドレス信号に基づいて、アク
   セス対象となる該複数のメモリバンクを任意に組み合せ
   たメモリ領域に対して内部アドレス信号を生成するアド
   レス制御手段とを有し、 該制御信号および内部アドレス信号に基づいて所定のメ
   モリセルにアクセスする不揮発性半導体記憶装置におい
   て、 該入力アドレス信号の特定ビットを他の特定ビットと入
   れ替えて該アドレス制御手段に出力する第２アドレス反
   転手段を有する不揮発性半導体記憶装置。
3. 【請求項３】 前記第１アドレス反転手段は、前記アド
   レス信号の論理値を反転させる論理反転手段と、該アド
   レス信号と同論理の出力および該論理反転手段出力の何
   れかに切り換える第１出力切換手段とを有する請求項１
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記第２アドレス反転手段は、前記入力
   アドレス信号の特定ビットを他の特定ビットと入れ替え
   るように切り換える第２出力切換手段を有する請求項２
   記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記第１出力切換手段または前記第２出
   力切換手段は、製造工程で形成される配線パターンによ
   り出力の切り換えを行う請求項３または４記載の不揮発
   性半導体記憶装置。
6. 【請求項６】 前記第１出力切換手段または前記第２出
   力切換手段は、状態設定可能な記憶素子と、該記憶素子
   に記憶された設定状態に応じて出力を切り替える論理素
   子とを有する請求項３または４記載の不揮発性半導体記
   憶装置。
7. 【請求項７】 前記第１出力切換手段または前記第２出
   力切換手段は、外部端子から入力される論理値に応じて
   出力を切り換える論理素子を有する請求項３または４記
   載の不揮発性半導体記憶装置。
8. 【請求項８】 前記メモリバンクの記憶容量は総記憶容
   量の１／２ⁿ（ｎは自然数）である請求項１〜７の何れ
   かに記載の不揮発性半導体記憶装置。
9. 【請求項９】 電気的に書き込みおよび消去可能なフラ
   ッシュメモリで構成された請求項１〜８の何れかに記載
   の不揮発性半導体記憶装置。
10. 【請求項１０】 請求項１〜９の何れかに記載の不揮発
    性半導体記憶装置を用いてメモリ動作を行う情報機器。