JP2001167586A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JP2001167586A
JP2001167586A JP34938899A JP34938899A JP2001167586A JP 2001167586 A JP2001167586 A JP 2001167586A JP 34938899 A JP34938899 A JP 34938899A JP 34938899 A JP34938899 A JP 34938899A JP 2001167586 A JP2001167586 A JP 2001167586A
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circuit
semiconductor memory
memory device
nonvolatile semiconductor
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Hiroshi Sukegawa
博 助川
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Toshiba Corp
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    • G—PHYSICS
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    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Abstract

(57)【要約】 【課題】 １メモリチップを複数メモリチップと同様に
制御可能とした不揮発性半導体メモリ装置を提供する。 【解決手段】 メモリチップ１は、それぞれ内部に書き
込みシーケンス制御を行う制御回路を内蔵した複数のＥ
ＥＰＲＯＭ回路２を有する。ＥＥＰＲＯＭ回路２はデー
タバス３を共有する。各ＥＥＰＲＯＭ回路２はそれぞ
れ、イネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端子Ｒ
／Ｂを有し、各ＥＥＰＲＯＭ回路２での並列的なデータ
書き込み処理を可能としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）に係
り、特にベリファイ動作を含む一連のデータ書き換え動
作が内蔵制御回路により自動的にシーケンス制御される
ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】最近のＥＥＰＲＯＭフラッシュメモリで
は、チップ内部に書き込み／消去のシーケンス制御を行
う制御回路が内蔵されている。この種のＥＥＰＲＯＭで
は、外部からコマンドと書き込みデータを入力すれば、
データ書き込み動作とその後のベリファイ動作を含め
て、所定の書き込みが完了するまでの一連の動作が自動
的に行われる。書き込み動作開始から書き込み完了まで
は、外部にはビジー信号が出されて、アクセスが禁止さ
れる。
【０００３】この様なＥＥＰＲＯＭフラッシュメモリの
ビジー状態の待ち時間は、メモリシステムの高速性能を
損なう。そこで、複数のメモリチップを用いたフラッシ
ュメモリシステムで高速性能を実現するためには、デー
タバスを共通にして時分割的にコマンド及びデータ入力
を行い、複数のメモリチップで並列的に内部動作が実行
されるようにすることが有効である。本発明者等は、既
にその様な手法を提案している（特願平６−９５１２５
号，特願平６−９５１２６号，ＵＳＰ５，６０３，００
１等）。
【０００４】
【発明が解決しようとする課題】しかし近年、フラッシ
ュメモリの１チップの容量はますます増大している。必
要なメモリシステムの容量が１チップで間に合うとする
と、上述した複数チップを用いた場合の時分割制御の手
法が適用できず、高速性能が得られない。従って、１つ
のメモリチップであっても、上述した複数チップを用い
た場合と同様の時分割制御や並列処理により高速性能が
実現できるものが望まれる。
【０００５】また、メモリシステムを制御するＣＰＵ側
の都合として、要求されるメモリシステムの容量が増大
したとしても、取り扱うファイルのサイズは画像ファイ
ル等を除いて多くの場合著しい増大はなく、むしろ小サ
イズのファイルを多く扱う方が好ましいという事情もあ
る。パソコンのＣＰＵのページマッピングサイズも、例
えば４ｋバイトがＣＰＵの世代に拘わらず共通値として
維持されている。
【０００６】この様なホストシステム環境からすると、
メモリデバイス側がその記憶容量増大に伴って、書き込
みページサイズや消去ブロックサイズを大きくするのは
必ずしも適当ではなく、記憶容量が増大しても、小容量
単位での書き込みや消去ができることが好ましい場合が
多い。
【０００７】この発明は、上記事情を考慮してなされた
もので、１メモリチップを複数メモリチップと同様に制
御可能とした不揮発性半導体メモリ装置を提供すること
を目的としている。
【０００８】
【課題を解決するための手段】この発明は、電気的書き
換え可能な不揮発性半導体メモリ装置であって、１メモ
リチップ内に、それぞれ書き込みのシーケンス制御を行
う制御回路を有する複数のメモリ回路がデータバスを共
有して搭載され、且つ前記各メモリ回路毎に活性、非活
性を制御するイネーブル端子が設けられていることを特
徴としている。
【０００９】この発明はまた、電気的書き換え可能な不
揮発性半導体メモリ装置であって、１メモリチップ内
に、それぞれ書き込みのシーケンス制御を行う制御回路
を有する複数のメモリ回路がデータバスを共有して搭載
され、且つ前記各メモリ回路毎の活性、非活性がコマン
ド入力により制御されるようにしたことを特徴としてい
る。
【００１０】この発明は更に、電気的書き換え可能な不
揮発性半導体メモリ装置であって、１メモリチップ内
に、それぞれアドレス指定可能な複数のメモリ回路が搭
載され、且つ前記各メモリ回路毎に、アドレスに対応す
る書き込みデータを送出する少なくとも１段のデータバ
ッファが設けられ、前記データバッファを介して前記複
数のメモリ回路への書き込み動作が同時に行われること
を特徴とする。
【００１１】この発明によると、１チップ内の複数のメ
モリ回路（ＥＥＰＲＯＭ回路）をあたかも複数チップの
ように時分割動作或いは並列動作させることができる。
従って、１チップを一つの制御回路をもって単に大容量
化した場合と異なり、あるメモリ回路がビジー状態であ
っても他のメモリ回路に対してアクセスできるから、外
部からみると、待ち時間のない高速性能メモリシステム
が得られる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
メモリチップ１の構成を示している。メモリチップ１に
は、それぞれに書き込み及び消去のシーケンス制御を行
う制御回路を内蔵した複数個（図の場合４個）のＥＥＰ
ＲＯＭ回路２（２−１〜２−４）が搭載されている。こ
れらのＥＥＰＲＯＭ回路２はデータバス３を共有する。
また、各ＥＥＰＲＰＯＭ回路２はそれぞれが独立に通常
のＥＥＰＲＯＭチップ機能を有するものとし、従って図
示のように各ＥＥＰＲＯＭ回路２毎に活性、非活性を制
御するイネーブル端子ＣＥ１〜ＣＥ４、及びＲｅａｄｙ
／Ｂｕｓｙ信号端子Ｒ／Ｂ１〜Ｒ／Ｂ４が設けられてい
る。
【００１３】図２は、各ＥＥＰＲＯＭ回路２の構成を示
している。メモリセルアレイ２１は、スタックト・ゲー
ト構造を有する電気的書き換え可能な不揮発性メモリセ
ルがＮＡＮＤ型に配列接続されている。メモリセルアレ
イ２１のワード線、ビット線を選択するのがそれぞれロ
ウデコーダ２２、カラムデコーダ２５である。アドレス
信号はＩ／Ｏバッファ２６を介してアドレスレジスタ２
７に取り込まれ、ロウデコーダ２２及びカラムデコーダ
２５でデコードされて、メモリセル選択がなされる。メ
モリセルアレイ２１のビット線はセンスアンプ２３に接
続され、センスアンプ２３はデータレジスタ２４を介し
てＩ／Ｏバッファ２６に接続される。
【００１４】データ書き込み及び消去に用いられる各種
の高電圧を発生するために、昇圧電源回路３０が設けら
れている。制御回路２９は、ベリファイ動作を含めてデ
ータ書き込み及び消去のシーケンス制御を行い、同時に
動作モードに応じて昇圧電源回路３０を制御する。書き
込み、消去等のコマンドＣＭＤはＩ／Ｏバッファ２６を
介してコマンドレジスタ２８に取り込まれる。このコマ
ンレジスタ２８に取り込まれたコマンドは制御回路２９
でデコードされて、コマンドに対応して書き込み、消去
の制御がなされる。Ｉ／Ｏバッファ２６には、イネーブ
ル端子ＣＥからの回路全体の活性、非活性を指示するイ
ネーブル信号／ＣＥをはじめ、各種のイネーブル信号が
入る。これらの制御信号も制御回路２９に送られる。制
御回路２９は、イネーブル信号が／ＣＥ＝Ｈのとき、Ｒ
ｅａｄｙ／Ｂｕｓｙバッファ３１を介して端子Ｒ／Ｂに
ビジー信号を出す。
【００１５】この様に構成されたメモリチップ１では、
各ＥＥＰＲＯＭ回路２が通常のチップ機能を有するか
ら、各ＥＥＰＲＯＭ回路２に対して並列にデータ書き込
み又は消去を行わせることができる。
【００１６】以上のようにこの実施の形態によると、１
チップ内にそれぞれ自律的な制御機能を持つ複数のＥＥ
ＰＲＯＭ回路を搭載することにより、各ＥＥＰＲＯＭ回
路を並列的に動作させることができ、大容量メモリの高
速動作が可能になる。更に各ＥＥＰＲＯＭ回路毎にイネ
ーブル端子とこれに対応するＲｅａｄｙ／Ｂｙｓｙ端子
を設けることにより、外部からは各ＥＰＲＯＭ回路を独
立のメモリチップのように制御することができる。従っ
て、単に１チップの記憶容量を増大させた場合と異な
り、高速性能を実現することができ、また小容量単位の
データ入出力要求にも柔軟に対応可能になる。
【００１７】［実施の形態２］図３は、別の実施の形態
によるメモリチップ１ａの構成を示している。この実施
の形態が先の実施の形態と異なる点は、メモリチップ１
ａが、内部の各ＥＥＰＲＰＯＭ回路２のイネーブル端子
ＣＥ１〜ＣＥ４を持つ他、メモリチップ１ａ全体の活
性、非活性を制御するマスターイネーブル端子ＭＣＥを
持つことである。それ以外は、先の実施の形態と変わら
ない。マスターイネーブル信端子ＭＣＥと各ＥＥＰＲＯ
Ｍ回路２のイネーブル端子ＣＥとは、図３に示すように
ＡＮＤゲートＧ１〜Ｇ４の入力に接続され、二つの信号
のＡＮＤ出力が各ＥＥＰＲＯＭ回路２に供給される。
【００１８】この様な構成とすれば、例えば複数のメモ
リチップからなるメモリシステムを制御するチップセッ
トからのイネーブル信号線を減らすことが可能になる。
例えば、図４は、二つのメモリチップ１ａ１，１ａ２を
用いた場合の例を示している。この場合、二つのメモリ
チップ１ａ１，１ａ２のイネーブル端子ＣＥ１〜ＣＥ４
を互いに共通接続し、マスターイネーブル端子ＭＣＥ
は、一方にインバータＩを挿入して共通接続する。また
各メモリチップ１ａ１，１ａ２のＲｅａｄｙ／Ｂｕｓｙ
端子Ｒ／Ｂも共通接続する。これにより、共通化された
マスターイネーブル端子ＭＣＥの“０”，“１”によっ
て、メモリチップ１ａ１，１ａ２を選択的に活性化する
ことができ、少ない信号線で二つのメモリチップ１ａ
１，１ａ２の制御が可能になる。
【００１９】具体的に、図４に示すようなメモリシステ
ムを構成した時、ホスト側の要求に対してこのメモリシ
ステムを制御するチップセットでは、次のような動作が
行われる。即ち、ホストの要求が、イネーブルＣＥ〜Ｃ
Ｅ４の指定とアドレス指定のみとする。このときチップ
セットでは、メモリチップ１ａ１，１ａ２のＥＥＰＲＯ
Ｍ回路２の記憶容量レジスタを参照して、マスターイネ
ーブルＭＣＥの“０”，“１”を決定する。そしてチッ
プセットが、ホストの要求であるイネーブル端子ＣＥ１
〜ＣＥ４の指定、アドレス指定と共に、マスターイネー
ブル信号を発行する。これにより、メモリチップ１ａ
１，１ａ２のいずれかが選択される。
【００２０】［実施の形態３］図５は、別の実施の形態
によるメモリチップ１ｂの構成を示している。この実施
の形態が、図１の実施の形態と異なる点は、外部には一
つずつのイネーブル端子ＣＥとＲｅａｄｙ／Ｂｕｓｙ端
子Ｒ／Ｂのみが設けられることである。内部的にはＥＥ
ＰＲＰＯＭ回路２のイネーブル端子ＣＥ１〜ＣＥ４とＲ
ｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂ１〜Ｒ／Ｂ４は、メモリ
機能レジスタ４により選択される。
【００２１】メモリ機能選択回路３は、コマンド入力に
より制御されるものとする。例えば、チップイネーブル
ＣＥを活性にし、コマンド入力によりイネーブル端子Ｃ
Ｅ１、即ちＥＥＰＲＯＭ回路２−１の選択を指示する
と、メモリ機能レジスタ４によりチップイネーブルＣＥ
はＥＥＰＲＯＭ回路２−１についてイネーブルとなり、
このときＲｅａｄｙ／Ｂｕｓｙ端子Ｒ／Ｂは、ＥＥＰＲ
ＯＭ回路２−１のＲｅａｄｙ／Ｂｕｓｙ状態を出力す
る。チップイネーブルＣＥを非活性にすると、メモリチ
ップ１ｂ全体に対するチップイネーブルがＮｅｇａｔｅ
される。
【００２２】この様に、メモリチップ内の複数のＥＥＰ
ＲＯＭ回路に対して、コマンド入力によりアクセス仕分
けを行うことにより、一つのＥＥＰＲＯＭ回路の場合と
同じ信号端子数で大容量のメモリシステムの制御ができ
ることになる。従って、世代の異なるメモリチップに対
しても、ソフトウェアの変更のみで同じＣＰＵを接続す
ることが可能になる。また、チップイネーブル信号ＣＥ
が非活性化された場合、各ＥＥＰＲＯＭ回路に継続して
制御が入ることは少ないので、これと連動して各ＥＥＰ
ＲＯＭ回路への選択が解除されるようにすることで、選
択解除のコントロールが容易になり、以降の制御も容易
になる。
【００２３】また、ソフトウェア側からすれば、各ＥＥ
ＰＲＯＭ回路への活性、非活性の制御は、チップセット
を介してのコントロールになる。従って、実際に複数の
イネーブル端子の時分割的制御よりも、外部的にチップ
イネーブル端子は一つとして、内部ＥＥＰＲＯＭ回路の
イネーブルはコマンドによる制御とした方が、メモリの
ハードウェア構成としても整合性のとれたものとなる。
ソフトウェア制御上もバグの少ないものとなる。
【００２４】［実施の形態４］図６は、図５の実施の形
態を変形した実施の形態のメモリチップ１ｃを示してい
る。この実施の形態のメモリチップ１ｃは、外部にチッ
プイネーブル端子及びＲｅａｄｙ／Ｂｕｓｙ端子を持た
ず、その機能をソフトウェア的に実現するＲｅａｄｙ／
Ｂｕｓｙレジスタ５を備えている点で、図５と異なる。
そしてこの実施の形態の場合、各種コマンドＣＭＤの中
に、チップイネーブル制御コマンド及び、Ｒｅａｄｙ／
Ｂｕｓｙ参照コマンドが含められる。
【００２５】即ちこの実施の形態の場合、チップイネー
ブル制御コマンドを入力することにより、メモリチップ
１ｃの各ＥＥＰＲＯＭ回路２に対して内部イネーブル信
号ＣＥ１〜ＣＥ４が発生される。また、Ｒｅａｄｙ／Ｂ
ｕｓｙ参照コマンドの入力により、ソフト的にレジスタ
５を参照してその返値データからＲｅａｄｙ／Ｂｕｓｙ
状態情報を得る。
【００２６】この様な実施の形態によれば、各ＥＥＰＲ
ＯＭ回路のＲｅａｄｙ／Ｂｕｓｙ信号を監視するために
信号端子のスキャン操作を行う必要がない。従ってま
た、同一信号線を切り換えて各ＥＥＰＲＯＭ回路のＲｅ
ａｄｙ／Ｂｕｓｙ信号を出力する場合のような切り替え
遷移時間の遅れを見込むことが必要もなくなる。更に、
各ＥＥＰＲＯＭ回路のＲｅａｄｙ／Ｂｕｓｙ状態をコマ
ンドコントロールによって一括して取得できるようにす
れば、高速の動作制御が可能になる。
【００２７】コマンドコントロールを行わない初期設定
状態では、従来のメモリチップ仕様互換モード（即ち、
内部に複数のＥＥＰＲＯＭ回路機能を持つことを意識さ
せない仕様）で動作するようにすれば、従来機器にその
まま適用することもできる。更に、リセットコマンド発
行により初期状態に戻すことができるようにすれば、ソ
フトウェア側の異常処理時に、メモリチップを原点復帰
させることが出来、回復性の高いメモリシステムが得ら
れる。
【００２８】［実施の形態５］図７は、更に別の実施の
形態によるメモリチップ１ｄの構成である。この実施の
形態では、メモリチップ１内の各ＥＥＰＲＯＭ回路２に
共通のデータバス３と外部Ｉ／Ｏ端子の間に、コマンド
入力によりどのＥＥＰＲＯＭ回路２への書き込み／消去
を行うかを選択する領域選択デコーダ６が設けられてい
る。この領域選択デコーダ６により、各ＥＥＰＲＯＭ回
路２のＩ／Ｏバッファに対して時系列的にコマンド入
力、アドレス入力及びデータ入力を可能としている。こ
の場合、ＥＥＰＲＯＭ回路２の選択の順序は任意に設定
できるものとする。またＥＥＰＲＯＭ回路２は制御回路
を内蔵せず、これらの書き込み等を制御する制御回路７
が一つにまとめて設けられる。
【００２９】この実施の形態によれば、例えばＥＥＰＲ
ＯＭ回路２−１でデータ書き込みを行っている間、別の
ＥＥＰＲＯＭ回路２−２〜２−４に対して外部からデー
タを入力することが可能であり、外部からは待ち時間が
なく連続的なデータ書き込み動作が可能になる。
【００３０】具体的にこの実施の形態でのライトキャッ
シュの動作例を、図８及び図９を用いて説明する。図８
に示すように、ＥＥＰＲＯＭ回路２−１への書き込みの
ために、データ入力（書き込み）コマンド“８０”、ア
ドレスＡｄｄ１、データＤａｔａ１を入力し、その後に
ダミープログラムコマンド“１１”を入力する。これら
は、ＥＥＰＲＯＭ回路２−１に取り込まれる。ダミープ
ログラムコマンド“１１”は取り込まれたデータを内部
のデータレジスタ２４には転送せず、その間ビジーとす
るコマンドである。なおデータレジスタ２４は、キャッ
シュ動作を行うためには、２段構成が必要である。以下
同様にして、各ＥＥＰＲＯＭ回路２への書き込みのため
に、データ入力コマンド“８０”、アドレスＡｄｄ、デ
ータＤａｔａを入力し、その後にダミープログラムコマ
ンド“１１”を入力する。最後に書き込み開始コマンド
“１５”を入力する。
【００３１】この書き込み開始コマンド“１５”が入力
されると、各ＥＥＰＲＯＭ回路２でそれまでＩ／Ｏバッ
ファ内部のラッチに保持されていたデータが同時に内部
のデータレジスタ２４に転送される。これにより、各Ｅ
ＥＰＲＯＭ回路２で並行してアドレスにより選択された
ページへの書き込み動作が開始される。データ書き込み
が開始されると、各ＥＥＰＲＯＭ回路２は、自動的に書
き込み終了の条件を満たすまで書き込みとベリファイを
繰り返す。内部のデータレジスタ２４への一括データ転
送が終了すると、外部に対してはレディ状態になる。
【００３２】この実施の形態において好ましくは、各Ｅ
ＥＰＲＯＭ回路２の書き込み動作のＰａｓｓ／Ｆａｉｌ
結果を、各ＥＥＰＲＯＭ回路２毎にメモリセル単位で出
力する他、メモリチップ１ｄ全体のＰａｓｓ／Ｆａｉｌ
結果を出力する。これにより、各ＥＥＰＲＯＭ回路２毎
にＦａｉｌの場合の処理ができ、また全体のＰａｓｓ／
Ｆａｉｌがわかれば、個々のＥＥＰＲＯＭ回路２の書き
込み結果の如何を参照することなく、処理を継続又は停
止を判断することが可能になる。
【００３３】またこの実施の形態において、好ましくは
各ＥＥＰＲＯＭ回路２について繰り返し行われた書き込
み動作のＰａｓｓ／Ｆａｉｌ結果の累積を保持し、累積
中のＦａｉｌの有無情報が出力されるようにする。これ
により、一連の書き込み動作を全て終了した後に、全体
のＰａｓｓ／Ｆａｉｌを判断することができる。特に、
書き込みキャッシュ的な動作をしている場合に、一連の
動作を連続して行うことができるので、高速パフォーマ
ンスの処理が可能になる。
【００３４】更に、Ｐａｓｓ／Ｆａｉｌ結果の累積は、
各ＥＥＰＲＯＭ毎にする場合と、メモリチップ全体とし
て累積する場合とが考えられる。前者の場合には、各Ｅ
ＥＰＲＯＭ回路毎にＦｉａｌの場合の処理ができ、後者
の場合にはＰａｓｓのとき個々のＥＥＰＲＯＭ回路の参
照を必要としない。
【００３５】更にこの実施の形態において、データ書き
込みのＰａｓｓ／Ｆａｉｌ結果を参照してから、データ
バッファに対して次のデータ入力を行うモードと、Ｐａ
ｓｓ／Ｆａｉｌ結果を参照することなく、連続的にデー
タバッファにデータ入力を行うモードとを有し、これら
が選択ができるようにすることが望ましい。この場合、
Ｂｕｓｙ信号の出し方の意味づけがモードにより異な
る。即ち、前者のモードでは、書き込み結果の状態を参
照できるようになった時点で、Ｂｕｓｙ状態終了とす
る。この場合、実際にはデータ書き込みが完了している
ので、次のデータ入力が可能になっている。後者の場合
には、次のデータ書き込みが可能になった時点でＢｕｓ
ｙ状態終了とする。
【００３６】この様なモード選択を可能とすることによ
り、高速処理と安定処理の選択が可能になる。またこの
モード選択をコマンド入力によりできるようにすれば、
制御ソフトが簡易なものとなる。
【００３７】
【発明の効果】以上述べたようにこの発明によれば、１
メモリチップを複数メモリチップと同様に制御可能とし
た不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるメモリチップの構
成を示す図である。
【図２】同実施の形態の各ＥＥＰＲＯＭ回路の構成を示
す図である。
【図３】別の実施の形態によるメモリチップの構成を示
す図である。
【図４】同実施の形態のメモリチップを用いたメモリシ
ステム構成例を示す図である。
【図５】別の実施の形態によるメモリチップの構成を示
す図である。
【図６】別の実施の形態によるメモリチップの構成を示
す図である。
【図７】別の実施の形態によるメモリチップ構成を示す
図である。
【図８】同実施の形態での制御信号入力の例を示す図で
ある。
【図９】同実施の形態の各ＥＥＰＲＯＭ回路の書き込み
動作を示す図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ…メモリチップ、２…ＥＥ
ＰＲＯＭ回路、３…データバス。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 電気的書き換え可能な不揮発性半導体メ
    モリ装置であって、 １メモリチップ内に、それぞれ書き込みのシーケンス制
    御を行う制御回路を有する複数のメモリ回路がデータバ
    スを共有して搭載され、且つ前記各メモリ回路毎に活
    性、非活性を制御するイネーブル端子が設けられている
    ことを特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 前記イネーブル端子に対応して、各メモ
    リ回路毎にレディ／ビジー信号端子が設けられているこ
    とを特徴とする請求項１記載の不揮発性半導体メモリ装
    置
  3. 【請求項３】 前記複数のメモリ回路全体の活性、非活
    性を制御するマスターイネーブル端子が設けられ、この
    マスターイネーブル端子の信号と各メモリ回路毎のイネ
    ーブル端子の信号のＡＮＤ条件により、各メモリ回路の
    活性、非活性が制御されることを特徴とする請求項１記
    載の不揮発性半導体メモリ装置。
  4. 【請求項４】 電気的書き換え可能な不揮発性半導体メ
    モリ装置であって、 １メモリチップ内に、それぞれ書き込みのシーケンス制
    御を行う制御回路を有する複数のメモリ回路がデータバ
    スを共有して搭載され、且つ前記各メモリ回路毎の活
    性、非活性がコマンド入力により制御されるようにした
    ことを特徴とする不揮発性半導体メモリ装置。
  5. 【請求項５】 前記複数のメモリ回路に共通のイネーブ
    ル端子が設けられ、このイネーブル端子に入力されるイ
    ネーブル信号はコマンド入力により選択されたメモリ回
    路に供給されることを特徴とする請求項４記載の不揮発
    性半導体メモリ装置。
  6. 【請求項６】 前記複数のメモリ回路に共通のレディ／
    ビジー信号端子が設けられ、このレディ／ビジー信号端
    子にはコマンド入力により選択されたメモリ回路のレデ
    ィ／ビジー状態が出力されることを特徴とする請求項５
    記載の不揮発性半導体メモリ装置。
  7. 【請求項７】 電気的書き換え可能な不揮発性半導体メ
    モリ装置であって、 １メモリチップ内に、それぞれアドレス指定可能な複数
    のメモリ回路が搭載され、且つ前記各メモリ回路毎に、
    アドレスに対応する書き込みデータを送出する少なくと
    も１段のデータバッファが設けられ、 前記データバッファを介して前記複数のメモリ回路への
    書き込み動作が同時に行われることを特徴とする不揮発
    性半導体メモリ装置。
  8. 【請求項８】 書き込み動作毎のパス／フェイル結果が
    前記メモリ回路毎に出力されることを特徴とする請求項
    ７記載の不揮発性半導体メモリ装置。
  9. 【請求項９】 前記パス／フェイル結果がメモリセル単
    位で出力されることを特徴とする請求項８記載の不揮発
    性半導体メモリ装置。
  10. 【請求項１０】 前記パス／フェイル結果が累積して保
    持されることを特徴とする請求項８又は９記載の不揮発
    性半導体メモリ装置。
  11. 【請求項１１】 前記パス／フェイル結果を参照して前
    記データバッファへのデータ入力の可否を判断するモー
    ドと、前記パス／フェイル結果を参照することなく前記
    データバッファへのデータ入力の可否を判断するモード
    とを有することを特徴とする請求項８又は９記載の不揮
    発性半導体メモリ装置。
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