JP2002050188A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002050188A
JP2002050188A JP2000229690A JP2000229690A JP2002050188A JP 2002050188 A JP2002050188 A JP 2002050188A JP 2000229690 A JP2000229690 A JP 2000229690A JP 2000229690 A JP2000229690 A JP 2000229690A JP 2002050188 A JP2002050188 A JP 2002050188A
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Abstract

(57)【要約】 【課題】本発明は、データ入出力部分の信号ラインの配
線抵抗及び容量を小さくすることで、高速な動作が可能
になる半導体記憶装置を提供することを目的とする。 【解決手段】半導体記憶装置は、複数の入出力端子と、
該複数の入出力端子の各々に対応するブロックからなる
メモリセル配列と、該ブロックの各々に対して複数個隣
接して設けられ、該メモリセル配列のデータをセンスす
るセンスアンプと、該複数のセンスアンプに対応する複
数のスイッチと、該複数のセンスアンプを該複数のスイ
ッチを介して該複数の入出力端子の対応する１つに接続
する信号配線を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは複数のページに対して高速にアク
セス可能なページモードメモリに関する。
【０００２】
【従来の技術】メモリセル配列に対して高速にデータ読
み出し／書き込みを実現するメモリとして、ページモー
ドメモリがある。ページモードメモリでは、複数のペー
ジを一度の読み出し動作で同時に読み出してセンスアン
プに記憶しておき、外部よりのアドレス指定によりペー
ジを選択することで、選択されたページのデータを高速
に読み出すことができる。一度に読み出した複数のペー
ジ内であれば、ページが指定される度にメモリセル配列
にアクセスしてデータを読み出すのではなく、センスア
ンプからデータを読み出すだけの動作でよい。従ってア
ドレス指定からデータ読み出しまでの時間が短縮され
て、高速なデータ読み出しを実現することができる。
【０００３】図１は、従来のページモードメモリの構成
を示す。
【０００４】メモリセル配列１０は、４つのページＰａ
ｇｅ０からＰａｇｅ３にページ単位で分割され、更に各
ページ内で各入出力端子に対応する部分に分割されてい
る。例えば、入出力端子Ｉ／Ｏ０は、対応する入出力バ
ッファ１１及びセンスアンプ１２を介して、それぞれの
ページ内部の対応するメモリセル配列部分に接続されて
いる。他の入出力端子に関しても同様であり、それぞれ
の入出力端子は、４つのページＰａｇｅ０乃至Ｐａｇｅ
３の全てに接続されている。
【０００５】データ読み出し時には、４つのページＰａ
ｇｅ０乃至Ｐａｇｅ３の全てのデータをセンスアンプ１
２に呼び出しておき、選択されたページに対応するスイ
ッチ１３をＯＮにすることで、このページのデータをメ
モリ外部に読み出す。データ書き込み時には、選択され
たアドレスに対応する全ての入出力端子を一単位として
書き込みたいデータを指定し書き込み動作を行なう。
【発明が解決しようとする課題】図１の構成では、入出
力バッファ１１は信号ライン１４を介して、対応するセ
ンスアンプ１２に接続されている。各入出力端子が全て
のページに接続されている必要があるため、４つのペー
ジＰａｇｅ０乃至Ｐａｇｅ３に対応するメモリセル配列
の物理的広がりに対応して、信号ライン１４は長い距離
引き回されることになる。
【０００６】従って、信号ライン１４の配線抵抗及び容
量が大きくなり、信号の遅延も大きくなってしまう。こ
れによりデータ読み出し書き込み動作が遅くなり、メモ
リの高速化を妨げることになる。
【０００７】以上を鑑み、本発明は、装置入出力部分の
信号ラインの配線抵抗及び容量を小さくすることで高速
な動作が可能になる半導体記憶装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】請求項１の発明では、半
導体記憶装置は、複数の入出力端子と、該複数の入出力
端子の各々に対応するブロックからなるメモリセル配列
と、該ブロックの各々に対して複数個隣接して設けら
れ、該メモリセル配列のデータをセンスするセンスアン
プと、該複数のセンスアンプに対応する複数のスイッチ
と、該複数のセンスアンプを該複数のスイッチを介して
該複数の入出力端子の対応する１つに接続する信号配線
を含むことを特徴とする。
【０００９】請求項２の発明では、請求項１記載の半導
体記憶装置において、入力アドレスに応じて前記複数の
スイッチの一つを選択的に導通することで、前記複数の
センスアンプに対応する複数ページから一つのページを
選択してデータを読み出すことを特徴とする。
【００１０】請求項３の発明では、請求項１記載の半導
体記憶装置において、前記メモリセル配列はフラッシュ
メモリセルを含むことを特徴とする。
【００１１】請求項４の発明では、請求項３記載の半導
体記憶装置において、前記ブロックの複数個をまとめて
１つの消去単位として前記メモリセル配列のデータ消去
を該消去単位ごとに順次実行することを特徴とする。
【００１２】請求項５の発明では、半導体記憶装置は、
メモリセル配列から複数のページ分のデータを同時に読
み出して複数のセンスアンプに記憶し選択されたページ
のデータを選択されたセンスアンプから読み出す半導体
記憶装置であって、１つの入出力端子に対して該複数の
ページに対応するメモリセル領域が該メモリセル配列内
で互いに隣接して配置され、該１つの入出力端子に対し
て該複数のセンスアンプが互いに隣接して配置され、該
１つの入出力端子に対して設けられた該複数のセンスア
ンプを該１つの入出力端子に接続する配線を含むことを
特徴とする。
【００１３】請求項６の発明では、請求項５記載の半導
体記憶装置において、前記メモリセル配列はフラッシュ
メモリセルを含むことを特徴とする。
【００１４】請求項７の発明では、請求項６記載の半導
体記憶装置において、複数の入出力端子に対応する前記
メモリセル領域をまとめて１つの消去単位として前記メ
モリセル配列のデータ消去を該消去単位ごとに順次実行
することを特徴とする。
【００１５】請求項８の発明では、半導体記憶装置は、
メモリセル配列から複数のページ分のデータを同時に読
み出して複数のセンスアンプに記憶し選択されたページ
のデータを選択されたセンスアンプから読み出す半導体
記憶装置であって、１つの入出力端子に対して該複数の
ページに対応するメモリセル領域が該メモリセル配列内
で互いに隣接して配置されることを特徴とする。
【００１６】請求項９の発明では、半導体記憶装置は、
メモリセル配列から複数のページ分のデータを同時に読
み出して複数のセンスアンプに記憶し選択されたページ
のデータを選択されたセンスアンプから読み出す半導体
記憶装置であって、１つの入出力端子に対して該複数の
センスアンプが互いに隣接して配置され、該１つの入出
力端子に対して設けられた該複数のセンスアンプを該１
つの入出力端子に接続する配線を含むことを特徴とす
る。
【００１７】上記発明では、メモリセル配列内の各入出
力端子に対応したブロックにだけ入出力端子を接続すれ
ばよいため、入出力端子とセンスアンプとの間のデータ
伝送のための信号配線は、ブロックの物理的な広がりに
対応した配線長を有していればこと足りる。或いは別の
見方をするならば、入出力端子とセンスアンプを接続す
る信号配線は、複数のページに対応して一組をなす複数
個のセンスアンプにだけ接続されればよいため、隣接し
て配置される一組のセンスアンプの物理的な広がりに対
応した配線長を有していればこと足りる。従って本発明
の半導体記憶装置においては、装置入出力部分の信号ラ
インの配線抵抗及び容量を小さくすることが出来る。
【００１８】また請求項１０の発明では、複数のＩ／Ｏ
構成からなる電気的に書き換え可能な不揮発性メモリに
おいて、複数のＩ／Ｏを任意の数ごとに複数のＩ／Ｏ群
に分割され、ワードラインは分割されたＩ／Ｏ群と同数
に分割され、各々ワードラインドライバーを有し、読み出
し時はＩ／Ｏ分のワードラインがすべて選択され、Ｉ／
Ｏ分のデータを読み出し、プログラム時は１つ或いは複
数のＩ／Ｏ群分のワードラインに選択的に高電圧が印加
されることを特徴とする。
【００１９】上記発明では、書き込み動作時にワードラ
インへの高電圧印加によるメモリセルのゲートにかかる
ストレスを低減させ、データの信頼性を向上させること
が出来る。
【００２０】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【００２１】図２は、本発明による半導体記憶装置の構
成を示す図である。
【００２２】図２の半導体記憶装置では、メモリセル配
列２０は、対応する入出力端子ことにブロックに分割さ
れ、更に各ブロック内で複数のページに分割されてい
る。図２の例では、ページ数は４であり、各ブロックは
ページＰａｇｅ０乃至Ｐａｇｅ３に分割されている。以
下、特別な説明のない限り、ブロックと言った場合には、
各入出力端子に対応したブロックのことを指すこととす
る。
【００２３】例えば、入出力端子Ｉ／Ｏ０は、対応する
入出力バッファ２１及びセンスアンプ２２を介して、対
応するブロック内部の全てのページ部分に接続されてい
る。他の入出力端子に関しても同様であり、それぞれの
入出力端子は、対応するブロック内部の４つのページＰ
ａｇｅ０乃至Ｐａｇｅ３の全てに接続されている。
【００２４】データ読み出し時には、４つのページＰａ
ｇｅ０乃至Ｐａｇｅ３の全てのデータをセンスアンプ２
２に呼び出しておき、選択されたページに対応するスイ
ッチ２３をＯＮにすることで、このページのデータをメ
モリ外部に読み出す。
【００２５】図２の構成では、信号ライン２４は、メモ
リセル配列２０の各入出力端子に対応したブロックにだ
け、入出力端子を接続すればよいため、ブロックの物理
的な広がりに対応した配線長を有していればこと足り
る。即ち、図１の構成の場合と比較して大幅に配線長を
短縮することができ、信号ラインの配線抵抗及び容量を
小さくすることが出来る。従って、本発明による半導体
記憶装置では、装置入出力部分の信号ラインの配線抵抗
及び容量を小さくすることで、高速な動作が可能にな
る。
【００２６】図３は、図２の構成をフラッシュメモリに
適用した場合に、データ消去をする消去単位を示す図で
ある。
【００２７】図１のような従来技術の構成では、ページ
単位に消去を行う。即ちページＰａｇｅ０乃至Ｐａｇｅ
３の各ページを、順次１ページずつ消去して、４回の消
去動作で全てのページを消去する。これに対して図２の
構成では、４つのブロックを一つの消去単位として順次
消去を行い、４回の消去動作で全てのブロックを消去す
る。このような消去動作については、後で詳細に説明す
る。
【００２８】図４は、本発明による半導体記憶装置の実
施例を示す図である。なお以下に説明する実施例ではフ
ラッシュメモリを例として説明するが、図２に示す信号
ラインの配線等に関しては、特にフラッシュメモリに限
定されるものではない。また図４において、図２と同一
の要素は同一の番号で参照される。
【００２９】図４において、メモリセル配列２０は、Ｙ
選択ゲート３０を介して、センスアンプ２２に接続され
る。更に、センスアンプ２２は、スイッチとして機能す
るＮＭＯＳトランジスタ２３を介して、入出力バッファ
２１に接続される。
【００３０】データ読み出し時には、各ページ内の指定
されたアドレスのデータがメモリセル配列２０から読み
出され、センスアンプ２２に格納される。スイッチ信号
ＰＡ０乃至ＰＡ３の何れか１つをＨＩＧＨにすること
で、対応するＮＭＯＳトランジスタ２３を導通させる。
これによって、４ページに対応して４つで一組をなすセ
ンスアンプ２２のうちの一つを選択して、選択されたセ
ンスアンプ２２のデータを、入出力バッファ２１を介し
て装置外部に読み出す。
【００３１】入出力バッファ２１とセンスアンプ２２を
接続する信号ライン２４は、４つのページＰａｇｅ０乃
至Ｐａｇｅ３に対応して一組をなす４つのセンスアンプ
２２にだけ各入出力バッファ２１を接続すればよいた
め、一組のセンスアンプ２２の物理的な広がりに対応し
た配線長を有していればこと足りる。即ち、装置入出力
部分の信号ラインの配線抵抗及び容量を小さくすること
で、高速な動作が可能になる。
【００３２】図５は、メモリセル配列２０及びＹ選択ゲ
ート３０の部分を詳細に示す構成図である。
【００３３】図５においてメモリセル配列２０は、メモ
リセルＭＣ、ワード線ＷＬ０乃至ＷＬ５１２、ソースラ
イン４１、及びビット線４２を含む。ワード線ＷＬ０乃
至ＷＬ５１２の一本を選択して活性化すると、メモリセ
ルＭＣがプログラム状態かイレーズ状態かに応じて、記
憶されているデータがビット線４２に現れる。即ち、メ
モリセルＭＣがイレーズ状態のときには、ビット線４２
がメモリセルＭＣを介してソースライン４１に接続さ
れ、ビット線４２の電位がグランド電圧に落とされる。
またメモリセルＭＣがプログラム状態のときには、ビッ
ト線４２はソースライン４１に接続されずに、センスア
ンプ２２によってＨＩＧＨ状態に引き上げられる。
【００３４】こうしてビット線４２に現れたデータは、
Ｙ選択ゲート３０によって一つが選択される。Ｙ選択ゲ
ート３０は、複数のＮＭＯＳトランジスタ３１を含む。
ＮＭＯＳトランジスタ３１のゲートには、アドレス信号
ＹＤ０−０乃至ＹＤ２−１が供給される。このアドレス
信号を設定することで、適当なＮＭＯＳトランジスタ３
１を導通させ、複数のビット線４２の一本を選択して、
センスアンプ２２に接続する。
【００３５】データを消去するときには、ソースライン
４１を例えば５Ｖの高電位に設定して、ゲート電圧（ワ
ード線の電位）を例えば−９Ｖ程度の低電位に設定す
る。これによってメモリセルＭＣのデータを消去するこ
とが出来る。
【００３６】図５に示されるのは、１つのセンスアンプ
２２に対応する１つのページに対する構成であり、例え
ば全体が４ページからなるときには、各入出力バッファ
に対して図５の構成が４つ設けられることになる。
【００３７】図６は、本発明の実施例であるフラッシュ
メモリにおいて複数のブロック単位にデータを消去する
構成を示したブロック図である。
【００３８】メモリ消去制御においては、図６に示され
るように、メモリセル配列２０は、４ｎ個のローカルイ
レーズブロックＢ００乃至Ｂｎ３に分けて制御される。
ここで１つのローカルイレーズブロックは、図３に示さ
れる１つの消去単位に対応する。
【００３９】アドレスバッファ５３は、消去するローカ
ルイレーズブロックを列方向・行方向に指定するアドレ
スを保持するバッファである。消去制御回路５２は、ア
ドレスバッファ５３のアドレスが指定するローカルイレ
ーズブロックに対する消去動作を制御する。消去回路５
１は、消去制御回路５２の制御のもとで、ローカルイレ
ーズブロックに対する実際の消去動作を実行する。また
センスアンプ制御回路５４は、センスアンプ２２の動作
を制御する回路であり、メモリセル配列２０の消去動作
に直接に関わってくる回路ではない。
【００４０】各ローカルイレーズブロックは、Ｉ／Ｏブ
ロック（各Ｉ／Ｏに対応する図２に示されるブロック）
を複数個含んでおり、これらの複数に対する消去動作が
一単位として実行される。フラッシュメモリにおいて
は、消去動作に必要な電圧を、ポンプ回路を用いてメモ
リ装置内部で生成している。消去対象のメモリセル配列
２０の領域が大きくなると、消去動作の電流消費量がポ
ンプの容量を越えてしまうので、ポンプの容量に応じた
所定の大きさを一単位として消去動作が行なわれる。図
６の例では、この消去動作の一単位がローカルイレーズ
ブロックである。
【００４１】データ消去時には、ローカルイレーズブロ
ックを１つずつ消去して、例えばローカルイレーズブロ
ックＢ００乃至Ｂ０３を、一連の消去動作で消去する。
即ち、ローカルイレーズブロックＢ００を最初に消去し、
次に列方向のアドレスを１つ増やしてローカルイレーズ
ブロックＢ０１を消去し、更にローカルイレーズブロッ
クＢ０２を消去し、最後にローカルイレーズブロックＢ
ｎ３を消去する。
【００４２】このようにして、全ての入出力端子（図４
のＩ／Ｏ０乃至Ｉ／Ｏ１５）に対応するデータに対し
て、全てのページＰａｇｅ０乃至Ｐａｇｅ３を消去する
ことが出来る。
【００４３】データを書き込むときには、ビットライン
をおよそ６Ｖの高電圧に設定して、ゲート電圧（ワード
線の電位）をおよそ９Ｖの高電位に設定する。
【００４４】従来の技術においては、図１に示すように
各ページブロックに各々Ｉ／Ｏが存在しているため、書
き込みを行なう際、全てのページに対して書き込み動作
を行なわなければならない。また実際の書き込み動作は
各Ｉ／Ｏずつ行なわれるので、全てのＩ／Ｏの書き込み
が終了するまで各ページのワードラインは選択状態にあ
りかつ高電圧が印加されているため、メモリセルのゲー
トへのストレスがかかるためデータに悪影響を及ぼす。
この様子をタイミングチャートで表したのが図８であ
る。書き込み動作が実行されている間はＰＧＭＳ信号は
ＨＩＧＨである。まず、書き込み状態を調べるためベリ
ファイ（ＰＧＭＶ）が実行されその後書き込みが必要な
場合実際に書き込み（ＰＧＭ）が実行される。この間は
図の通りワードライン（ＷＬ）には高電圧が印加されて
いる。
【００４５】本特許の実施例である図７においては消去
動作と同様、ローカルブロック単位つまり複数のＩ／Ｏ
群を一単位として書き込み動作を行なう。また、各ロー
カルブロックにはワードラインを制御するドライバー
（Ｘｄｅｃ）が備わっているので、書き込みが行なわれ
ているローカルブロック、例えばＢ００が選択されてい
るとこのワードライン（ＷＬ０）のみに高電圧を印加し
て、その他のローカルブロックのワードライン（ＷＬ
１、ＷＬ２、ＷＬ３）はグランド電圧ＶＳＳにすること
が可能となり、これによりメモリセルのゲートにかかる
ストレスを低減させることが出来る。この様子をタイミ
ングチャートに示したのが図９である。
【００４６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４７】なお本発明は、以下に付記する発明を包含
するものである。 （付記１）複数の入出力端子と、該複数の入出力端子の
各々に対応するブロックからなるメモリセル配列と、該
ブロックの各々に対して複数個隣接して設けられ、該メ
モリセル配列のデータをセンスするセンスアンプと、該
複数のセンスアンプに対応する複数のスイッチと、該複
数のセンスアンプを該複数のスイッチを介して該複数の
入出力端子の対応する１つに接続する信号配線を含むこ
とを特徴とする半導体記憶装置。 （付記２）入力アドレスに応じて前記複数のスイッチの
一つを選択的に導通することで、前記複数のセンスアン
プに対応する複数ページから一つのページを選択してデ
ータを読み出すことを特徴とする付記１記載の半導体記
憶装置。 （付記３）前記メモリセル配列はフラッシュメモリセル
を含むことを特徴とする付記１記載の半導体記憶装置。 （付記４）前記ブロックの複数個をまとめて１つの消去
単位として前記メモリセル配列のデータ消去を該消去単
位ごとに順次実行することを特徴とする付記３記載の半
導体記憶装置。 （付記５）メモリセル配列から複数のページ分のデータ
を同時に読み出して複数のセンスアンプに記憶し選択さ
れたページのデータを選択されたセンスアンプから読み
出す半導体記憶装置であって、１つの入出力端子に対し
て該複数のページに対応するメモリセル領域が該メモリ
セル配列内で互いに隣接して配置され、該１つの入出力
端子に対して該複数のセンスアンプが互いに隣接して配
置され、該１つの入出力端子に対して設けられた該複数
のセンスアンプを該１つの入出力端子に接続する配線を
含むことを特徴とする半導体記憶装置。 （付記６）前記メモリセル配列はフラッシュメモリセル
を含むことを特徴とする付記５記載の半導体記憶装置。 （付記７）複数の入出力端子に対応する前記メモリセル
領域をまとめて１つの消去単位として前記メモリセル配
列のデータ消去を該消去単位ごとに順次実行することを
特徴とする付記６記載の半導体記憶装置。 （付記８）メモリセル配列から複数のページ分のデータ
を同時に読み出して複数のセンスアンプに記憶し選択さ
れたページのデータを選択されたセンスアンプから読み
出す半導体記憶装置であって、１つの入出力端子に対し
て該複数のページに対応するメモリセル領域が該メモリ
セル配列内で互いに隣接して配置されることを特徴とす
る半導体記憶装置。 （付記９）メモリセル配列から複数のページ分のデータ
を同時に読み出して複数のセンスアンプに記憶し選択さ
れたページのデータを選択されたセンスアンプから読み
出す半導体記憶装置であって、１つの入出力端子に対し
て該複数のセンスアンプが互いに隣接して配置され、該
１つの入出力端子に対して設けられた該複数のセンスア
ンプを該１つの入出力端子に接続する配線を含むことを
特徴とする半導体記憶装置。 （付記１０）複数のＩ／Ｏ構成からなる電気的に書き換
え可能な不揮発性メモリにおいて、複数のＩ／Ｏを任意
の数ごとに複数のＩ／Ｏ群に分割され、ワードラインは
分割されたＩ／Ｏ群と同数に分割され、各々ワードライ
ンドライバーを有し、読み出し時はＩ／Ｏ分のワードラ
インがすべて選択され、Ｉ／Ｏ分のデータを読み出し、プ
ログラム時は１つ或いは複数のＩ／Ｏ群分のワードライ
ンに選択的に高電圧が印加されることを特徴とする半導
体記憶装置。 （付記１１）プログラム時はＩ／Ｏ分全てにプログラム
が行なわれるまでＩ／Ｏ群毎にプログラムを行なうこと
を特徴とする付記１０記載の半導体記憶装置。 （付記１２）プログラム用シーケンサを有し、Ｉ／Ｏ分
のデータをプログラムする際はシーケンサにより内部で
自動的にＩ／Ｏ群毎に連続してプログラムを行なうこと
を特徴とする付記１１記載の半導体記憶装置。
【００４８】
【発明の効果】本発明では、メモリセル配列内の各入出
力端子に対応したブロックにだけ入出力端子を接続すれ
ばよいため、入出力端子とセンスアンプとの間のデータ
伝送のための信号配線は、ブロックの物理的な広がりに
対応した配線長を有していればこと足りる。別の見方を
するならば、入出力端子とセンスアンプを接続する信号
配線は、複数のページに対応して一組をなす複数個のセ
ンスアンプにだけ接続されればよいため、隣接して配置
される一組のセンスアンプの物理的な広がりに対応した
配線長を有していればこと足りる。従って本発明の半導
体記憶装置においては、データ入出力部分の信号ライン
の配線抵抗及び容量を小さくすることで、配線抵抗及び
容量によるデータ信号の無駄な遅延を無くすことが可能
になり、高速なデータ読み出し・書き込み動作を実現す
ることが出来る。
【００４９】更に、書き込み動作時にワードラインへの
高電圧印加によるメモリセルのゲートにかかるストレス
を低減させ、データの信頼性を向上させることが出来
る。
【図面の簡単な説明】
【図１】従来のページモードメモリの構成を示す図であ
る。
【図２】本発明による半導体記憶装置の構成を示す図で
ある。
【図３】図２の構成をフラッシュメモリに適用した場合
にデータ消去をする消去単位を示す図である。
【図４】本発明による半導体記憶装置の実施例を示す図
である。
【図５】メモリセル配列及びＹ選択ゲートの部分を詳細
に示す構成図である。
【図６】フラッシュメモリにおいて複数のブロック単位
にデータを消去する構成を示したブロック図である。
【図７】フラッシュメモリにおいて複数のブロック単位
にデータを書き込む構成を示したブロック図である。
【図８】従来技術の書き込み時における各信号のタイミ
ングを示したチャート図である。
【図９】本発明による書き込み時における各信号のタイ
ミングを示したチャート図である。
【符号の説明】
１０ メモリセル配列 １１ 入出力バッファ １２ センスアンプ １３ スイッチ １４ 信号線 ２０ メモリセル配列 ２１ 入出力バッファ ２２ センスアンプ ２３ スイッチ ２４ 信号線 ５１ 消去回路 ５２ 消去制御回路 ５３ アドレスバッファ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】複数の入出力端子と、該複数の入出力端子
    の各々に対応するブロックからなるメモリセル配列と、 該ブロックの各々に対して複数個隣接して設けられ、該
    メモリセル配列のデータをセンスするセンスアンプと、
    該複数のセンスアンプに対応する複数のスイッチと、該
    複数のセンスアンプを該複数のスイッチを介して該複数
    の入出力端子の対応する１つに接続する信号配線を含む
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】入力アドレスに応じて前記複数のスイッチ
    の一つを選択的に導通することで、前記複数のセンスア
    ンプに対応する複数ページから一つのページを選択して
    データを読み出すことを特徴とする請求項１記載の半導
    体記憶装置。
  3. 【請求項３】前記メモリセル配列はフラッシュメモリセ
    ルを含むことを特徴とする請求項１記載の半導体記憶装
    置。
  4. 【請求項４】前記ブロックの複数個をまとめて１つの消
    去単位として前記メモリセル配列のデータ消去を該消去
    単位ごとに順次実行することを特徴とする請求項３記載
    の半導体記憶装置。
  5. 【請求項５】メモリセル配列から複数のページ分のデー
    タを同時に読み出して複数のセンスアンプに記憶し選択
    されたページのデータを選択されたセンスアンプから読
    み出す半導体記憶装置であって、 １つの入出力端子に対して該複数のページに対応するメ
    モリセル領域が該メモリセル配列内で互いに隣接して配
    置され、 該１つの入出力端子に対して該複数のセンスアンプが互
    いに隣接して配置され、 該１つの入出力端子に対して設けられた該複数のセンス
    アンプを該１つの入出力端子に接続する配線を含むこと
    を特徴とする半導体記憶装置。
  6. 【請求項６】前記メモリセル配列はフラッシュメモリセ
    ルを含むことを特徴とする請求項５記載の半導体記憶装
    置。
  7. 【請求項７】複数の入出力端子に対応する前記メモリセ
    ル領域をまとめて１つの消去単位として前記メモリセル
    配列のデータ消去を該消去単位ごとに順次実行すること
    を特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】メモリセル配列から複数のページ分のデー
    タを同時に読み出して複数のセンスアンプに記憶し選択
    されたページのデータを選択されたセンスアンプから読
    み出す半導体記憶装置であって、１つの入出力端子に対
    して該複数のページに対応するメモリセル領域が該メモ
    リセル配列内で互いに隣接して配置されることを特徴と
    する半導体記憶装置。
  9. 【請求項９】メモリセル配列から複数のページ分のデー
    タを同時に読み出して複数のセンスアンプに記憶し選択
    されたページのデータを選択されたセンスアンプから読
    み出す半導体記憶装置であって、 １つの入出力端子に対して該複数のセンスアンプが互い
    に隣接して配置され、該１つの入出力端子に対して設け
    られた該複数のセンスアンプを該１つの入出力端子に接
    続する配線を含むことを特徴とする半導体記憶装置。
  10. 【請求項１０】複数のＩ／Ｏ構成からなる電気的に書き
    換え可能な不揮発性メモリにおいて、複数のＩ／Ｏを任
    意の数ごとに複数のＩ／Ｏ群に分割され、ワードライン
    は分割されたＩ／Ｏ群と同数に分割され、各々ワードラ
    インドライバーを有し、読み出し時はＩ／Ｏ分のワード
    ラインがすべて選択され、Ｉ／Ｏ分のデータを読み出し、
    プログラム時は１つ或いは複数のＩ／Ｏ群分のワードラ
    インに選択的に高電圧が印加されることを特徴とする半
    導体記憶装置。
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