JP2001052495A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 複数カラム不良やセルアレイのカラム方向境
界領域の不良に対する効果的な救済を可能とした半導体
メモリを提供する。 【解決手段】 メモリセルアレイ１０１に対してその不
良ビット線を置換するための複数カラムの冗長セルアレ
イ２０１を備える。メモリセルアレイ１０１のセンスア
ンプ回路１０３とは別に各冗長セルアレイ２０１に冗長
センスアンプ回路１０５を備える。不良アドレス記憶回
路１０８は、メモリセルアレイ１０１の不良アドレスと
これに対応するデータの入出力がなされるべき入出力端
子及び、この入出力端子に対応して置換されるべき冗長
セルアレイのなかのカラムセット番号を記憶する。アド
レス比較回路１０９により入力アドレスと不良アドレス
の一途検出がなされる。その一致検出出力により制御さ
れてセンスアンプ回路１０４の中の不良アドレス対応の
ものと冗長センスアンプ回路１０５のなかのセット番号
により選択されたものとを切り換えてデータ入出力バッ
ファ１１３に接続するスイッチ回路１１２を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＥＥＰＲＯＭ等
の電気的書き換え可能な半導体メモリに係り、特に不良
メモリセルの置換を行う冗長回路を備えた半導体メモリ
に関する。

【０００２】

【従来の技術】一般に大規模半導体メモリでは、製造歩
留まり向上のために、一定範囲の不良メモリセルのある
デバイスを救済する冗長回路方式が採用される。冗長回
路方式には、不良ビット線をスペアビット線により置換
するカラム冗長回路、不良ワードをスペアワード線によ
り置換するロウ冗長回路、及びこれらの併用の３つの態
様がある。

【０００３】冗長回路方式のメモリでは、不良アドレス
を不揮発に記憶するフューズ回路等の不良アドレス記憶
回路を備える。そして、入力されたアドレスと不良アド
レスの一致検出を行い、その一致検出出力により不良ア
ドレスのメモリセルを冗長回路のメモリセルで置換する
制御を行う。

【０００４】

【発明が解決しようとする課題】しかし、従来のＥＥＰ
ＲＯＭにおいては、冗長回路による救済効率は高いもの
ではない。メモリセルアレイの端部に１カラム分或いは
１ロウ分の冗長回路を配置しても、複数カラム或いは複
数ロウの不良に対応できないためである。またメモリセ
ルアレイ端部に１カラム分或いは１ロウ分の冗長回路を
配置しても、これらのセルアレイ端部の冗長回路自身が
不良になる確率が高いことも、救済効率を低下させてい
る。

【０００５】この発明は、複数カラム不良やセルアレイ
のカラム方向境界領域の不良に対する効果的な救済を可
能とした半導体メモリを提供することを目的としてい
る。この発明はまた、各バンクでの効率的なカラム救済
を可能としたＲＷＷ仕様の半導体メモリを提供すること
を目的とする。この発明は更に、データ消去時に無用な
貫通電流パスを生じることがないようにして効率的な不
良ロウ救済を可能とした半導体メモリを提供することを
目的とする。この発明は更に、不良検査工程の時間短縮
を図ることを可能とした不良アドレス記憶回路を持つ半
導体メモリを提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る半導体メ
モリは、電気的書き換え可能な不揮発性メモリセルを配
列してなるメモリセルアレイと、このメモリセルアレイ
の不良ビット線を救済するための複数カラムの冗長セル
アレイと、前記メモリセルアレイのメモリセルを選択す
るデコード回路と、前記メモリセルアレイの読出しデー
タを検知し、書き込みデータをラッチする複数のセンス
アンプ回路と、各センスアンプ回路と対応するデータ入
出力端子の間に設けられたデータ入出力バッファと、前
記メモリセルアレイの不良アドレス、この不良アドレス
に対応するデータの入出力がなされるべき入出力端子及
び、この入出力端子に対応して置換されるべき前記冗長
セルアレイのなかの複数カラムのセット番号を記憶する
不良アドレス記憶回路と、前記複数カラムの冗長セルア
レイの読出しデータを検知し、書込みデータをラッチす
る複数の冗長センスアンプ回路と、入力されたアドレス
と前記不良アドレス記憶回路に保持された不良アドレス
の一致を検出するアドレス比較回路と、このアドレス比
較回路の一致検出出力により制御されて前記複数のセン
スアンプ回路の中の不良アドレス対応のセンスアンプ回
路と前記複数の冗長センスアンプ回路のなかの前記セッ
ト番号により選択されたセンスアンプ回路とを切り換え
て前記データ入出力バッファに接続するスイッチ回路と
を有することを特徴としている。

【０００７】この発明によると、複数カラムの冗長セル
アレイを備えて、複数カラムの不良やセルアレイのカラ
ム方向端部の不良に対して効率的な救済を行うことがで
きる。またこの発明では、冗長セルアレイの出力は、正
規のメモリセルデータと同時に読み出されて、不良カラ
ムアドレスの出力を冗長セルアレイの出力により切り換
えるという制御を行っており、冗長セルアレイの読出し
が正規のセルアレイの出力に比べて遅れるということが
ない。

【０００８】この発明に係る半導体メモリはまた、電気
的書き換え可能な不揮発性メモリセルを配列して構成さ
れ、互いに独立してアクセス可能な少なくとも二つのバ
ンクに分割されたメモリセルアレイと、このメモリセル
アレイの不良ビット線を救済するために各バンク毎に設
けられた冗長カラムセルアレイと、前記メモリセルアレ
イの各バンク毎に設けられたデコード回路と、前記二つ
のバンクに共通に配設された、データ読み出し用の第１
のアドレスバス線及びデータ書込み又は消去用の第２の
アドレスバス線と、前記二つのバンクに共通に配設され
た、データ読み出し用の第１のデータバス線及びデータ
書込み又は消去用の第２のデータバス線と、前記第１の
データバス線に接続された前記メモリセルアレイの並列
読出しデータを検知増幅する複数個の第１のセンスアン
プ回路と、前記第２のデータバス線に接続された前記メ
モリセルアレイの並列ベリファイ読出しデータを検知増
幅する複数個の第２のセンスアンプ回路と、各バンク毎
に設けられて、あるバンクがデータ書込み又は消去モー
ドとして選択されていることを示すと同時に前記第１及
び第２のアドレスバス線の接続切り換え制御、及び前記
第１及び第２のデータバス線の接続切り換え制御に用い
られるビジー信号を出すビジー信号回路と、前記メモリ
セルアレイの不良アドレス及びこの不良アドレスに対応
するデータの入出力がなされるべき入出力端子を記憶す
る不良アドレス記憶回路と、前記冗長カラムセルアレイ
の読出しデータを検知増幅するための前記第１のデータ
バス線に接続された第１の冗長センスアンプ回路と、前
記冗長カラムセルアレイのベリファイ読出しデータを検
知増幅するための前記第２のデータバス線に接続された
第２の冗長センスアンプ回路と、データ読み出し時に前
記第１のアドレスバス線に供給されるアドレスと前記不
良アドレス記憶回路に保持された不良アドレスの一致を
検出する第１のアドレス比較回路と、データ書込み又は
消去時に前記第２のアドレスバス線に供給されるアドレ
スと前記不良アドレス記憶回路に保持された不良アドレ
スの一致を検出する第２のアドレス比較回路と、前記第
１のアドレス比較回路の一致検出出力により前記複数の
第１のセンスアンプ回路の出力の一部を前記第１の冗長
センスアンプ回路の出力により置き換える第１のデータ
スイッチ回路と、前記第２のアドレス比較回路の一致検
出出力により前記複数の第２のセンスアンプ回路の出力
の一部を前記第２の冗長センスアンプ回路の出力により
置き換える第２のデータスイッチ回路とを有することを
特徴としている。

【０００９】この発明によると、各バンクに冗長カラム
セルアレイを設けて、バンク毎の効率的なカラム救済を
可能としたＲＷＷ仕様のＥＥＰＲＯＭが得られる。

【００１０】この発明に係る半導体メモリは更に、電気
的書き換え可能な不揮発性メモリセルを配列して構成さ
れ、互いに独立してアクセス可能な少なくとも二つのバ
ンクに分割されたメモリセルアレイと、このメモリセル
アレイの不良ブロックを救済するために各バンク毎に設
けられた冗長セルアレイブロックと、前記各バンクのメ
モリセルアレイと冗長セルアレイブロックにそれぞれ設
けられたデコード回路と、前記二つのバンクに共通に配
設された、データ読み出し用の第１のアドレスバス線及
びデータ書込み又は消去用の第２のアドレスバス線と、
各バンク毎に設けられて、指定されたバンクがデータ書
込み又は消去モードとして選択されていることを示すビ
ジー信号を出すビジー信号回路と、このビジー信号回路
から出力されるビジー信号に応じて前記第１及び第２の
アドレスバス線の一方を選択して前記各バンクのメモリ
セルアレイと冗長セルアレイブロックに接続するアドレ
ス線スイッチ回路と、前記メモリセルアレイの不良ブロ
ックアドレスを記憶する不良アドレス記憶回路と、デー
タ読み出し時に前記第１のアドレスバス線に供給される
アドレスと前記不良アドレス記憶回路に保持された不良
ブロックアドレスの一致を検出する第１のアドレス比較
回路と、データ書込み又は消去時に前記第２のアドレス
バス線に供給されるアドレスと前記不良アドレス記憶回
路に保持された不良ブロックアドレスの一致を検出する
第２のアドレス比較回路と、前記第１及び第２のアドレ
ス比較回路の一致検出信号により各バンクにおいて、前
記メモリセルアレイを非活性とし、前記冗長セルアレイ
ブロックに活性にするヒットアドレススイッチ回路とを
有することを特徴としている。

【００１１】この発明によると、各バンクに冗長セルア
レイブロックを設けて、ブロック単位の救済を可能とし
たＲＷＷ仕様のＥＥＰＲＯＭが得られる。この発明にお
いて、各バンクのメモリセルアレイが、データ消去の最
小単位であるブロックの複数個の集合からなるコアが複
数個配列されて構成され、各バンクの冗長セルアレイブ
ロックが、一乃至複数のコアにより構成される場合に、
第１及び第２のアドレスバス線にコアデコーダを設けて
コア選択を行いその出力により各バンク内のデコード回
路の活性，非活性を制御するようにすることができる。
これにより、アドレススイッチ回路を簡単にすることが
可能である。また、不良アドレス記憶回路に不良ブロッ
クアドレスとその不良ブロックアドレスのブロックを置
換すべきスペアブロックのコアアドレスを記憶すると共
に、コアデコーダを、不良アドレスが検出されたときに
対応するスペアブロックのコアアドレスをデコードする
ように構成すると、各バンク内のあるコアの不良ブロッ
クを任意のコアのスペアブロックにより置換することが
可能になる。更に、二つのバンクの容量が異なる場合
に、容量の大きい方のバンクでの冗長セルアレイブロッ
クのメモリセルアレイに対する容量比に比べて、容量の
小さい方のバンクの冗長セルアレイブロックのメモリセ
ルアレイに対する容量比を大きく設定すると、容量の小
さい方のバンクでも救済効率を高いものとすることがで
きる。

【００１２】この発明に係る半導体メモリは更に、電気
的書き換え可能な不揮発性メモリセルを配列して構成さ
れて互いに独立してアクセス可能な少なくとも二つのバ
ンクに分割され、各バンクがデータ消去の最小単位であ
るブロックの複数個の集合からなるコアが複数個配列さ
れて構成されたメモリセルアレイと、このメモリセルア
レイの不良ブロックを救済するために各バンクとは独立
に設けられた一乃至複数のコアからなる冗長セルアレイ
ブロックと、前記各バンクのメモリセルアレイと前記冗
長セルアレイブロックにそれぞれ設けられたデコード回
路と、前記各バンクに共通に配設された、データ読み出
し用の第１のアドレスバス線及びデータ書込み又は消去
用の第２のアドレスバス線と、各バンク毎に設けられ
て、指定されたバンクがデータ書込み又は消去モードと
して選択されていることを示すビジー信号を出すビジー
信号回路と、各バンク毎に設けられて前記ビジー信号回
路から出力されるビジー信号に応じて前記第１及び第２
のアドレスバス線の一方を選択してメモリセルアレイに
接続する第１のアドレス線スイッチ回路と、前記冗長セ
ルアレイブロックに設けられて前記第１及び第２のアド
レスバス線を前記冗長セルアレイブロックに接続する第
２のアドレス線スイッチ回路と、前記メモリセルアレイ
の不良ブロックアドレスを記憶する不良アドレス記憶回
路と、データ読み出し時に前記第１のアドレスバス線に
供給されるアドレスと前記不良アドレス記憶回路に保持
された不良ブロックアドレスの一致を検出する第１のア
ドレス比較回路と、データ書込み又は消去時に前記第２
のアドレスバス線に供給されるアドレスと前記不良アド
レス記憶回路に保持された不良ブロックアドレスの一致
を検出する第２のアドレス比較回路と、前記各バンク毎
に設けられて前記第１及び第２のアドレス比較回路が一
致検出出力を出さないときに活性化され、前記第１及び
第２のアドレスバス線に供給されるアドレスのうちコア
アドレスをデコードして前記メモリセルアレイに供給す
る第１のコアデコーダと、この第１のコアデコーダの出
力を前記ビジー信号回路から出力されるビジー信号によ
り選択してメモリセルアレイに供給するコアスイッチ回
路と、前記冗長セルアレイブロックに設けられて前記第
１及び第２のアドレス比較回路が一致検出出力を出した
ときに活性化され、前記第１及び第２のアドレスバス線
に供給されるアドレスのうちコアアドレスをデコードし
て前記冗長セルアレイブロックに供給する第２のコアデ
コーダと、を有することを特徴とている。この発明によ
ると、バンクとは独立に冗長セルアレイブロックを用意
して、バンク間にまたがって不良ブロック救済を可能と
したＲＷＷ仕様のＥＥＰＲＯＭが得られる。

【００１３】この発明は更に、電気的書き換え可能な不
揮発性メモリセルを配列して構成され、データ消去の最
小単位となるメモリセルの範囲をブロックとして複数ブ
ロックにより構成されたメモリセルアレイと、このメモ
リセルアレイの不良ワード線を救済するための冗長セル
アレイと、前記メモリセルアレイのメモリセルを選択す
るデコード回路と、前記メモリセルアレイの読出しデー
タを検知し、書き込みデータをラッチするセンスアンプ
回路と、前記メモリセルアレイの不良アドレスを記憶す
る不良アドレス記憶回路と、入力されたアドレスと前記
不良アドレス記憶回路に保持された不良アドレスの一致
を検出するアドレス比較回路とを備えて、前記メモリセ
ルアレイの不良ロウを前記冗長セルアレイにより置換す
るようにした半導体メモリにおいて、前記デコード回路
のなかのロウデコーダは、データ消去時に消去対象ブロ
ックの不良ワード線に０Ｖを与え、その他のワード線に
負電圧を与え、消去対象ブロック以外のブロックで全ワ
ード線に０Ｖを与えるように構成されて、前記メモリセ
ルアレイのブロック単位で不良ワード線の置換を可能と
したことを特徴としている。

【００１４】この発明によると、ワード線に負電圧を与
えてブロック消去を行うＥＥＰＲＯＭにおいて、データ
消去時に無用な貫通電流を流すことなく、不良ロウの救
済を行うことができる。この場合例えば、不良アドレス
記憶回路は、不良ワード線を特定する不良ロウアドレス
とブロックアドレスを記憶するものとする。そして、デ
ータ消去時、不良アドレス記憶回路から読み出される不
良ロウアドレス及びブロックアドレスをロウデコーダに
よりデコードして、選択された消去対象ブロックの中の
不良ワード線に０Ｖ、他のワード線に負電圧を与えるこ
とができる。或いはまた、ロウデコーダに、各ロウ毎に
内部にラッチ回路を備える。そしてデータ消去に先立つ
全ロウアドレス選択により不良でないロウのラッチ回路
に選択情報をラッチする。この様にすれば、データ消去
時はこのラッチ回路の選択情報に基づいて不良でないロ
ウのワード線に負電圧を与え、不良ロウのワード線に０
Ｖが与えることができる。

【００１５】この発明は更に、メモリセルアレイと、こ
のメモリセルアレイの不良セルを救済するための冗長セ
ルアレイと、前記メモリセルアレイの不良アドレスを記
憶する不良アドレス記憶回路と、入力されたアドレスと
前記不良アドレス記憶回路に保持された不良アドレスの
一致を検出して前記メモリセルアレイの不良セルを前記
冗長セルアレイにより置換する制御を行うためのアドレ
ス比較回路とを備えた半導体メモリにおいて、前記不良
アドレス記憶回路は、ある不良検査工程で発見された不
良アドレスを電気的に一時保持するための一時記憶回路
と、複数の不良検査工程の後に前記一時記憶回路に保持
された不良アドレスを移し替えて固定的に記憶するメタ
ルフューズ回路とを有することを特徴とする。

【００１６】この様に不良アドレス記憶回路内に一時記
憶回路を設けると、ウェハ（或いはチップ）の不良検査
工程（ダイソート）で発見された不良アドレスを一時保
持し、複数の或いは全てのダイソートが終了した後にこ
の一時記憶した不良アドレスをメタルフューズ回路に移
し替えるという操作を行うことによって、総ダイソート
時間の短縮を図ることができる。この発明は、ＥＥＰＲ
ＯＭは勿論、ＤＲＡＭ等の他の半導体メモリに適用して
も有効である。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、カラム冗長回路を備えた実施
の形態１によるＥＥＰＲＯＭの構成を示している。メモ
リセルアレイ１０１は、複数本ずつのヒット線ＢＬとワ
ード線ＷＬが配設され、それらの各交差部に図２に示す
ようにメモリセルＭＣが配置されて構成される。メモリ
セルＭＣは、浮遊ゲートと制御ゲートを積層してなるＭ
ＯＳトランジスタ構造を有し、浮遊ゲートへの電荷の注
入の有無によるしきい値の差を二値データとして不揮発
に記憶する。図２では、ＮＯＲ型ＥＥＰＲＯＭを例を示
しているが、以下の各実施の形態においても同様のメモ
リセルアレイ構成を用いるものとする。

【００１８】このタイプのメモリセルでは、データ書込
みは選択されたビット線ＢＬに正電圧、選択されたワー
ド線ＷＬにビット線より高い正電圧を印加し、ホットエ
レクトロン注入により浮遊ゲートに電子を注入する。浮
遊ゲートに電子が注入されてしきい値が高くなった状態
が例えばデータ“０”である。データ消去は、ワード線
ＷＬが連続する範囲を消去の最小単位であるブロックと
して、ブロック単位で全ワード線に負電圧を印加し、浮
遊ゲートの電子を基板に放出させる。このように浮遊ゲ
ートの電子を放出してしきい値電圧が低くなった状態が
例えばデータ“１”である。

【００１９】アドレスバッファ１０６により取り込まれ
るアドレスはプリデコーダ１０７を介し、ロウデコーダ
１０２とカラムデコーダ１０３によりそれぞれロウアド
レスとカラムアドレスがデコードされる。これらのデコ
ード出力によりメモリセルアレイ１０１のワード線選択
及びビット線選択がなされる。カラムデコーダ１０３に
より選択されたビット線データは、センスアンプ回路１
０４により検知増幅される。センスアンプ回路１０４
は、データ書込み時には、入出力端子からデータバッフ
ァ１１３を介して取り込まれるデータをラッチする機能
を持つ。図の例は、１６ビット並列読出し／書込みを行
うもので、１６本の入出力端子に対して、１６個のセン
スアンプ回路１０４が設けられ、カラムデコーダ１０３
により選択された１６本のビット線ＢＬとの間でデータ
転送が行われることになる。

【００２０】通常のメモリセルアレイ１０１に対して、
その中の不良ビット線を置換するために、複数カラム分
（図の例では３カラム分）のスペアビット線ＳＢＬを含
む冗長カラムセルアレイ２０１（２０１ａ〜２０１ｃ）
が併設されている。各冗長カラムセルアレイ２０１に対
応してそれぞれ冗長センスアンプ回路１０５が接続され
ている。センスアンプスイッチ回路１１４はこれらの冗
長センスアンプ回路１０５の一つを選択するものであ
る。また、選択された冗長センスアンプ回路１０５を１
６個のセンスアンプ回路１０４のなかの一つと切り換え
てデータ入出力バッファ１１３に接続するために、デー
タスイッチ回路１１２が設けられている。

【００２１】即ちこの実施の形態では、冗長カラムセル
アレイ２０１のデータはメモリセルアレイ１０１の選択
されたデータと同時に読み出され、不良カラムが選択さ
れたときには、その不良カラムに対応するセンスアンプ
回路１０４に代わって、冗長カラムセルアレイ２０１に
接続された冗長センスアンプ回路１０５を用いるという
出力切り換えの制御が行われる。そしてこの置換制御の
ために、不良アドレス記憶回路１０８、アドレス比較回
路１０９、不良Ｉ／Ｏデコーダ１１０及びブロックセッ
ト番号デコーダ１１１を備えている。

【００２２】不良アドレス記憶回路１０８は例えばフュ
ーズ回路であり、テストにより検知された不良カラムア
ドレスと、この不良カラムアドレスに対応するデータの
入出力がなされるべき入出力端子データ（この実施の形
態では、４ビット）、及びこの入出力端子に対応して置
換されるべき冗長カラムセルアレイ２０１のなかのセッ
ト番号（この実施の形態では、２ビット）を記憶する。
アドレス比較回路１０９は、入力されたアドレスと不良
アドレス記憶回路１０８に保持された不良アドレスの一
致検出を行い、一致検出がなされると、その検出信号に
基づいて不良Ｉ／Ｏデコーダ１１０は、記憶されている
不良アドレスに対応するＩ／Ｏ端子をデコードして、ヒ
ット信号ＨＩＴ＜０：１５＞を出す。

【００２３】ブロックセット番号デコーダ１１０の論理
は例えば、３つの冗長センスアンプ回路１０５をそれぞ
れ、Ｓ／Ａ（ＲＤ０），Ｓ／Ａ（ＲＤ１），Ｓ／Ａ（Ｒ
Ｄ２）として、００＝Ｓ／Ａ（ＲＤ０）、０１＝Ｓ／Ａ
（ＲＤ０）、１０＝Ｓ／Ａ（ＲＤ１）、１１＝Ｓ／Ａ
（ＲＤ２）とする。この様な論理でセンスアンプスイッ
チ回路１１４を切り換えることにより、冗長センスアン
プ回路１０５の一つを選択することができる。このと
き、ブロックセット番号デコーダ１１０の論理を、００
でＨＩＴ＜０：１５＞が０固定となるようにすれば、こ
れをイネーブルビットとして用いることができる。

【００２４】具体的に、ブロックセット番号“０１”の
場合を例にとって説明する。不良アドレスと入力された
内部アドレスはアドレス比較回路１０９で一致検出され
る。一致が検出されない場合、不良Ｉ／Ｏデコーダ１１
０の出力ＨＩＴ＜０：１５＞は０固定である。このと
き、データスイッチ回路１１２は、本来のセンスアンプ
回路１０４の出力を取り出してデータバッファ１１３に
転送する。アドレス比較回路１０９で一致検出される
と、不良アドレス記憶回路１０８に記憶されている不良
ＩＯ端子情報が例えば、“０１０１”（＝ＩＯ５）であ
るとすると、ヒット信号ＨＩＴ５が“１”となり、ヒッ
ト信号ＨＩＴ＜０：４＞，ＨＩＴ＜６：１５＞は“０”
となる。一方、ブロックセット番号“０１”により、冗
長センスアンプ回路１０５の中のセンスアンプ回路Ｓ／
Ａ（ＲＤ０）が選択される。このセンスアンプ回路Ｓ／
Ａ（ＲＤ０）の出力がデータスイッチ回路１１２に入
り、ヒット信号ＨＩＴ５により選択されてデータ入出力
バッファ１１３に転送される。それ以外のＩＯ＝０〜
４，ＩＯ＝６〜１５のデータスイッチ回路１１２は、ヒ
ット信号ＨＩＴ＜０：４＞，ＨＩＴ＜６：１５＞＝
“０”であり、本来のセンスアンプ回路１０４の出力が
選択される。

【００２５】以上のようにこの実施の形態によると、３
カラム分の冗長カラムセルアレイ２０１に対してそれぞ
れ冗長センスアンプ回路１０５を設け、データ読み出し
時には同時に１６＋３ビットデータが読み出されるよう
にしている。そして、センスアンプスイッチ回路１１４
とデータスイッチ回路１２により、不良アドレスに対応
する不良データの置換を行うようにしている。これによ
り、複数カラム不良の救済が可能となる。またこの実施
の形態では複数カラム分の冗長回路を用いるとにより、
救済効率が高いものとなる。更にこの実施の形態の場
合、冗長カラムセルアレイの出力は、不良アドレスを含
む正規のメモリセルデータと同時に読み出されて、不良
カラムアドレスの読出し出力を冗長セルアレイの出力に
より切り換えるという制御を行っている。これにより、
冗長セルアレイの読出し出力が正規のセルアレイの読出
し出力に対して遅れるということがない。なお、冗長カ
ラムの数は３に限られず、更に多くすることもできる。
その場合にも各冗長カラム毎に冗長センスアンプ回路を
設けて、上記実施の形態の回路方式を用いればよい。

【００２６】［実施の形態２］図３及び図４は、ＲＷＷ
（Read While Write）仕様のＥＥＲＰＯＭについて、カ
ラム冗長回路を備えた実施の形態である。ＲＷＷ仕様の
ＥＥＰＲＯＭは、メモリセルアレイが少なくとも二つの
バンクに分けられ、一方のパンクでデータ書込み又は消
去が行われている間に、他方のバンクでのデータ読み出
しを並行して行うことを可能としたものである。図３の
例では、メモリセルアレイ１０１が二つのバンクＢＡＮ
Ｋ０，ＢＡＮＫ１により構成される場合を示している。

【００２７】二つのバンクＢＡＮＫ０，ＢＡＮＫ１に同
時アクセスを可能とするために、それぞれに３０１，ロ
ウデコーダ３０２、カラムデコーダ３０３が設けられて
いる。また各バンクＢＡＮＫ０，ＢＡＮＫ１にそれぞ
れ、一本のスペアビット線からなる冗長カラムセルアレ
イ３０４が設けられている。また二つのバンクＢＡＮＫ
０，ＢＡＮＫ１の一方でデータ書込み又は消去を行い、
他方でデータ読出しを行うことを可能とするために、二
つのバンクに共通にアドレスバス線とデータバス線が２
系統設けられている。即ち、アドレスバス線３０５ａが
データ読出し用であり、アドレスバス線３０５ｂがデー
タ書込み又は消去用である。データバス線３０６ａはデ
ータ読み出し用であり、データバス線３０６ｂはデータ
書込み又は消去用である。

【００２８】データ書込み又は消去のコマンドは、制御
回路３１０に入力される。書込みアドレスは、書込みコ
マンド入力時にアドレスラッチ３０８に取り込まれる。
データ消去は、メモリセルアレイの消去ブロック単位で
行われるが、消去ブロックアドレスは、消去コマンド入
力時に選択ブロックに対応するブロック選択レジスタ
（図示せず）にセットされる。データ読出し時は、アド
レスはアドレスバッファ３０７を介してアドレスバス線
３０５ａに供給される。アドレス切り換え回路３１１
は、データ書込み時はアドレスラッチ３０８にラッチさ
れたアドレスを、消去時はアドレスカウンタ３０９から
順次インクリメントされるアドレスを選択して、アドレ
スバス線３０５ｂに供給する。

【００２９】各バンクＢＡＮＫ０，ＢＡＮＫ１にはそれ
ぞれ、そのバンクがどの動作モードとして選択されてい
るかを示すビジーレジスタ３１５が設けられている。書
込み又は消去対象となるバンクについて、ビジーレジス
タ３１５には、制御回路３１０からのコマンドにより
“Ｈ”がセットされる。書込み又は消去対象でないバン
クについては、ビジーレジスタ３１５は“Ｌ”を保持す
る。

【００３０】各バンクＢＡＮＫ０，ＢＡＮＫ１には、そ
のバンクを読出し用のデータバス線３０６ａに接続する
ためのデータ線スイッチ回路（ＤＬＳＷ１）３１６ａ
と、書込み又は消去用のデータバス線３０６ｂに接続す
るためのデータ線スイッチ回路（ＤＬＳＷ２）３１６ｂ
を有する。図の例では、１６ビット並列読出しを行う場
合を示しており、１６個ずつのデータ線スイッチ回路３
１６ａ，３１６ｂが設けられている。冗長カラムセルア
レイ３０４についても同様に、２系統のデータ線スイッ
チ回路３１７ａ，３１７ｂが設けられている。

【００３１】これらの２系統のデータ線スイッチ回路の
オンオフは、ビジーレジスタ３１５のデータにより制御
される。即ち、ビジーレジスタ３１５の出力が“Ｈ”で
あれば、データ線スイッチ回路３１６ｂ，３１７ｂがオ
ンとなり、バンクは書込み又は消去用のデータバス線３
０６ｂに接続される。ビジーレジスタ３１５の出力が
“Ｌ”であれば、データ線スイッチ回路３１６ａ，３１
７ａがオンとなり、バンクは書込み又は消去用のデータ
バス線３０６ａに接続される。

【００３２】２系統のアドレスバス線３０５ａ，３０５
ｂに対しても同様に、各バンク毎に２系統のアドレス線
スイッチ回路（ＡｄｄＳＷ１，ＡｄｄＳＷ２）３１８
ａ，３１８ｂが設けられる。これらのアドレス線スイッ
チ回路３１８ａ，３１８ｂもビジーレジスタ３１５によ
り制御される。即ち、ビジーレジスタ３１５の出力が
“Ｈ”であれば、アドレス線スイッチ回路３１８ｂがオ
ンになり、書込み又は消去用のアドレスバス線３０５ｂ
のアドレスがプリデコーダ３０１に供給される。ビジー
レジスタ３１５の出力が“Ｌ”であれば、アドレス線ス
イッチ回路３１８ａがオンになり、読出し用のアドレス
バス線３０５ａのアドレスがプリデコーダ３０１に供給
される。

【００３３】読出しデータをセンスするセンスアンプ回
路３１９ａは、読出し用のデータバス線３０６ａに接続
される。書込み又は消去時のベリファイ読出しに用いら
れるセンスアンプ回路３１９ｂは、書込み又は消去用の
データバス線３０６ｂに接続される。図の例では、１６
ビット並列動作を行うため、それぞれセンスアンプ回路
３１９ａ，３１９ｂとして１６個配置される。この他、
冗長カラムセルアレイの出力を読み出すために、データ
バス線３０６ａ，３０６ｂには１個ずつの冗長センスア
ンプ回路３２０ａ，３２０ｂが設けられている。

【００３４】データ読み出し時、不良カラムアドレスが
選択された場合に、センスアンプ回路３１９ａの出力の
一つを冗長センスアンプ回路３２０ａの出力により置き
換えるために、データスイッチ回路３２１ａが設けられ
ている。このデータスイッチ回路３２１ａは、不良アド
レス検知により発生されるヒット信号ＨＩＴａ＜０：１
５＞により制御される。同様に、ベリファイ読み出し時
に、不良カラムアドレスが選択されたときにセンスアン
プ回路３１９ｂの出力の一つを冗長センスアンプ回路３
２０ｂの出力により置き換えるために、データスイッチ
回路３２１ｂが設けられている。このデータスイッチ回
路３２１ｂは、不良アドレス検知により発生されるヒッ
ト信号ＨＩＴｂ＜０：１５＞により制御される。そし
て、通常のデータ読み出し時、読出しデータはデータバ
ッファ３２３を介して外部に出力される。またベリファ
イ読み出し時の読出しデータは、判定回路３２２に送ら
れ、ベリファイ判定がなされる。

【００３５】データ読み出し時と、書込み又は消去ベリ
ファイ読出し時の不良カラム置換のためのヒット信号Ｈ
ＩＴａ，ＨＩＴｂをそれぞれ出力するために、図４に示
すように、２系統のアドレスバス線３０５ａ，３０５ｂ
に対応して、アドレス比較回路３１３ａ，３１３ｂと、
不良Ｉ／Ｏデコーダ３１４ａ，３１４ｂを有する。アド
レス記憶回路３１２には各バンクの不良カラムアドレス
とこれに対応する入出力端子（Ｉ／Ｏ）のデータが記憶
される。アドレス比較回路３１３ａ，３１３ｂはそれぞ
れ、データ読み出し時及びベリファイ読み出し時のアド
レスバス線３０５ａ，３０５ｂのアドレスと記憶回路３
１２の保持アドレスとの一致検出を行う。一致検出がな
されると、先の実施の形態と同様に不良Ｉ／Ｏデコーダ
３１４ａ，３１４ｂにより不良Ｉ／Ｏに応じてヒット信
号ＨＩＴａ＜０：１５＞，ＨＩＴｂ＜０：１５＞を出力
する。

【００３６】この実施の形態での不良カラム置換の動作
を具体的に説明する。データ読み出し時、アドレスバッ
ファ３０７から取り込まれたアドレスは、アドレス比較
回路３１３ａにおいて不良アドレス記憶回路２１３のア
ドレスと比較される。一致検出がない場合は、ヒット信
号ＨＩＴａ＜０：１５＞は全て“０”であり、このとき
センスアンプ回路３１９ａの出力がそのまま外部に取り
出される。アドレス比較回路３１３ａで一致検出がなさ
れ、Ｉ／Ｏ＝１５が不良であったとすると、ヒット信号
ＨＩＴａ＜０：１５＞は、ＨＩＴａ０〜１４が“０”、
ＨＩＴａ１５＝“１”となる。これにより、Ｉ／Ｏ＝１
５のセンスアンプ回路３１９ａの出力が冗長センスアン
プ回路３２０ａの出力により置換され、他はそのまま出
力される。

【００３７】データ書込み又は消去時、アドレスラッチ
３０８又はアドレスカウンタ３０９からのアドレスは、
アドレス比較回路３１３ｂにおいて不良アドレス記憶回
路３１２のアドレスと比較される。一致検出がない場合
は、ヒット信号ＨＩＴｂ＜０：１５＞は全て“０”であ
り、このときベリファイ用のセンスアンプ回路３１９ｂ
の出力がそのまま判定回路３２２に送られる。アドレス
比較回路３１３ｂで一致検出がなされ、Ｉ／Ｏ＝１５が
不良であったとすると、ヒット信号ＨＩＴｂ＜０：１５
＞は、ＨＩＴｂ０〜１４が“０”、ＨＩＴｂ１５＝
“１”となる。これにより、Ｉ／Ｏ＝１５のセンスアン
プ回路３１９ｂの出力が冗長センスアンプ回路３２０ｂ
の出力により置換され、他はそのまま判定回路３２２に
送られる。

【００３８】以上のようにこの実施の形態のＥＥＰＲＯ
Ｍにおいては、ＲＷＷ仕様のために２系統のアドレスバ
ス線とデータバス線を複数バンクに対して共通に配設
し、ビジー信号によりこれらの２系統のアドレスバス線
とデータバス線の接続切り換えを行って、一つのバンク
でのデータ書込み又は消去と他のバンクでのデータ読出
しを可能としている。冗長カラムセルアレイの出力は、
実施の形態１におけると同様に、本来のメモリセルアレ
イの出力と同時に冗長センスアンプ回路に取り出す。そ
して、２系統の動作モードに対応して、不良アドレスの
一致検出を行うアドレス比較回路を２系統用意して、各
動作モードでそれぞれセンスアンプ回路出力の切り換え
を行い、不良カラム置換を実現している。なおこの実施
の形態２では、説明を簡単にするため、冗長カラムセル
アレイ３０４が一つの場合を示したが、実施の形態１に
おけると同様に、複数の冗長カラムセルアレイを用意
し、実施の形態１と同様の回路方式により複数カラム置
換を可能とすることができる。

【００３９】［実施の形態３］図５及び図６は、ＲＷＷ
仕様のＥＥＰＲＯＭであって、メモリセルアレイのデー
タ消去の最小単位となる、複数のメモリセルの集合であ
るブロックを不良救済の置換単位とするブロック冗長回
路方式の実施の形態である。メモリセルアレイ４０１
は、基本的に先の実施の形態１，２と同じ構成のもので
あるが、実施の形態２と同様に少なくとも二つのバンク
ＢＡＮＫ０，ＢＡＮＫ１に分けられている。各バンクの
メモリセルアレイ４０１に対して、その中の不良ブロッ
クを置換するために、冗長セルアレイブロック（以下、
単に冗長ブロックという）４０３が設けられている。冗
長ブロック４０３は一乃至複数個のスペアブロックによ
り構成される。

【００４０】図では、メモリセルアレイ４０１及び冗長
ブロック４０３は、その中にロウデコーダ、カラムデコ
ーダ及びセンスアンプ回路を含むものとして示してい
る。メモリセルアレイ４０１と冗長ブロック４０３に
は、これらに供給されるロウアドレス及びカラムアドレ
スをデコードするプリデコーダ４０２，４０４がそれぞ
れ設けられている。

【００４１】先の実施の形態２と同様に、２系統のアド
レスバス線３０５ａ，３０５ｂが設けられ、また各バン
クＢＡＮＫ０，ＢＡＮＫ１にはビジーレジスタ３１５が
設けられて、このビジーレジスタ３１５によりオンオフ
制御されるアドレス線スイッチ回路３１８ａ，３１８ｂ
が設けられている。即ち、書込み又は消去モードのとき
は、アドレスバス線３０５ｂのアドレスが、アドレス線
スイッチ回路３１８ｂによりプリデコーダ４０２，４０
４に同時に供給される。読出しモードでは、アドレスバ
ス線３０５ａのアドレスがアドレス線スイッチ回路３１
８ａによりプリデコーダ４０２，４０４に同時に供給さ
れる。

【００４２】図６に示すアドレス供給部の構成は、先の
実施の形態の図４の構成と基本的に同様である。そして
２系統のアドレス比較回路３１３ａ，３１３ｂの出力信
号線４１１ａ，４１１ｂは二つのバンクＢＡＮＫ０，Ｂ
ＡＮＫ１に共通に配設され、不良アドレスとの一致が検
出されると、これらにヒット信号ＨＩＴａ＝“Ｈ”，Ｈ
ＩＴｂ＝“Ｈ”が出力される。

【００４３】各バンクＢＡＮＫ０，ＢＡＮＫ１には、２
系統のヒットアドレススイッチ回路４１０ａ，４１０ｂ
が設けられている。ヒット信号がＨＩＴａ＝ＨＩＴｂ＝
“Ｌ”のときは、ヒットアドレススイッチ回路４１０
ａ，４１０ｂにより、メモリセルアレイ４０１側のプリ
デコーダ４０２が活性、冗長ブロック４０３側のプリデ
コーダ４０４が非活性とされる。そして、ヒット信号Ｈ
ＩＴａ＝“Ｈ”になると、ヒットアドレススイッチ回路
４１０ａによりプリデコーダ４０２が非活性、プリデコ
ーダ４０４が活性とされる。ヒットアドレススイッチ回
路４１０ｂも同様に、ヒット信号ＨＩＴｂにより、メモ
リセルアレイ４０１側と冗長ブロック４０３側の活性、
非活性を制御する。

【００４４】この実施の形態においても、先の実施の形
態２と同様に、読出し用のデータバス線３０６ａと書込
み又は消去用のデータバス線３０６ｂが各バンクＢＡＮ
Ｋ０，ＢＡＮＫ１に対して共通に設けられる。そして、
メモリセルアレイ４０１と冗長ブロック４０３には同時
にアドレスが供給されているが、入力アドレスが不良ア
ドレスに一致しない場合にはメモリセルアレイ４０１側
が活性、不良アドレスにヒットした場合には、冗長ブロ
ック４０３側が活性になり、それぞれからデータが読み
出される。これらの読出しデータは、動作モードに応じ
て、読み出し用のデータバス線３０６ａに或いはベリフ
ァイ読出し用のデータバス線３０６ｂに切り換えられて
取り出される。

【００４５】以上のようにこの実施の形態によれば、デ
ータ読出し中のバンクとデータ書込み又は消去中のバン
クとでそれぞれ独立に、不良アドレスに対するブロック
単位の置換制御が行われる。但し、この実施の形態での
冗長ブロック４０３によるブロック置換は、その冗長ブ
ロックが属するバンク内に限られる。

【００４６】［実施の形態４］図７は、実施の形態３を
変形した実施の形態である。この実施の形態が図５と異
なる点は、各バンクＢＡＮＫ０，ＢＡＮＫ１に、２系統
のアドレスバス線３０５ａ，３０５ｂにそれぞれ対応し
て、バンク内のコア選択を行うコアデコーダ４２０ａ，
４２０ｂを設けている点である。ここで、“コア”と
は、データ消去の最小単位となるブロックの複数個の集
合であり、例えば８個のブロックで一つのコアを構成す
る。バンクは、一乃至複数個のコアで構成されることに
なる。

【００４７】コアデコーダ４２０ａ，４２０ｂは、ビジ
ーレジスタ３１５により選択的にオンオフ制御されるコ
アスイッチ回路４２１ａ，４２１ｂを介して、メモリセ
ルアレイ４０１側のプリデコーダ４０２及び冗長ブロッ
ク４０３側のプリデコーダ４０４に供給される。即ち、
ビジーレジスタ３１５の出力が“Ｈ”の側のバンクで
は、アドレスバス線３０５ｂのコアアドレスがコアデコ
ーダ４２０ｂによりデコードされ、コアスイッチ回路４
２１ｂを介してプリデコーダ４０２，４０４に供給され
る。プリデコーダ４０２，４０４がヒット信号ＨＩＴｂ
により選択的に活性、非活性となることは、先の実施の
形態３と同様である。ビジーレジスタ３１５の出力が
“Ｌ”の側のバンクでは、アドレスバス線３０５ａのコ
アアドレスがコアデコーダ４２０ａによりデコードさ
れ、コアスイッチ回路４２１ａを介してプリデコーダ４
０２，４０４に供給される。この場合も、不良アドレス
との一致検出の結果であるヒット信号ＨＩＴａに応じ
て、プリデコーダ４０２，４０４が選択的に活性、非活
性となる。

【００４８】この実施の形態４によっても、実施の形態
３と同様に、データ読出し中のバンクとデータ書込み又
は消去中のバンクとでそれぞれ独立に、不良アドレスに
対するブロック単位の置換制御が行われる。またこの実
施の形態の場合、プリデコーダより前にコアアドレスの
デコードを行うコアデコーダ４２０ａ，４２０ｂを設け
ることにより、先の実施の形態３に比べてアドレス線ス
イッチ回路３１８ａ，３１８ｂのスイッチ数を削減する
ことができる。

【００４９】図１０は、実施の形態３及び４のＲＷＷ型
ＥＥＰＲＯＭでの不良ブロック置換の様子を示す概念図
である。上では電源関係の説明を省略したが、ＲＷＷ仕
様を満たすために、図示のように読み出し用電源４３１
ａと書込み又は消去用電源４３１ｂに接続される別々の
電源線４３２ａ，４３２ｂがバンクＢＡＮＫ０，ＢＡＮ
Ｋ１に対して共通に配設される。そして、各バンクの動
作モードに応じてこれらの電源線４３２ａ，４３２ｂが
電源線スイッチ回路４３３，４３４により選択されて各
バンクＢＡＮＫ０，ＢＡＮＫ１に接続されるようになっ
ている。

【００５０】また、図１０では、一方のバンクＢＡＮＫ
０は容量が大きく、複数のコア０〜ｎから構成され、他
方のバンクＢＡＢＫ１は一つのコアで構成される場合を
示している。各コアには８個のブロックＢＬＫ０〜ＢＬ
Ｋ７が正規のブロックとして用意され、各コア毎にコア
アドレスを共通にするスペアブロックＲＢＬＫが設けら
れている。このスペアブロックＲＢＬＫが上述の冗長ブ
ロック４０３を構成している。

【００５１】実施の形態３，４においては、図１０に例
示したように、例えばバンクＢＡＮＫ０内でコア１のブ
ロックＢＬＫ７が×印で示したように不良である場合、
同じコア１に付属するスペアブロックＰＢＬＫにより置
換が行われる。即ち、実施の形態３，４でのブロック置
換の制約は、同じバンク内に限られるだけでなく、同じ
コア内に限られる。即ち、あるコアに不良があった場合
に、そのコアとコアアドレスを共通にするスペアブロッ
クでしか置換できないという制約がある。

【００５２】［実施の形態５］図８は、図７の実施の形
態を変形して、プロック置換の自由度を増した実施の形
態である。この実施の形態では、図７の実施の形態と異
なり、コアデコーダ４２０ａ，４２０ｂに対して、ヒッ
ト信号ＨＩＴａ，ＨＩＴｂが入るようにしている。但
し、この場合ヒット信号ＨＩＴａ，ＨＩＴｂは単なるア
ドレス一致検出信号のみではなく、置換すべきスペアブ
ロックを含むコアのコアアドレスを含むものとする。

【００５３】具体的には、図６に示した不良アドレス記
憶回路３１２に、不良ブロックアドレスと同時に、その
不良ブロックアドレスのブロックを置換すべきスペアブ
ロックのコアアドレスを記憶しておく。アドレス比較回
路３１３ａ，３１３ｂでは、不良アドレスの一致検出信
号と同時に置換すべきスペアブロックが属するコアアド
レスを含むヒット信号ＨＩＴａ，ＨＩＴｂを出力し、こ
れをコアデコーダ４２０ａ，４２０ｂに送る。これによ
り、コアデコーダ４２０ａ，４２０ｂは、不良アドレス
が検知されたときに指定されたコアアドレスをデコード
してスペアブロックを選択する。

【００５４】図１１は、この実施の形態でのブロック置
換の様子を図１０に対応させて示している。図示のよう
に、例えばコア１のブロックＢＬＫ７が不良の場合に、
そのコア１に属するスペアブロックＲＢＬＫに限らず、
コア０のスペアブロックＲＢＬＫによってコア１内の不
良ブロックＢＬＫ７を置換することが可能になる。従っ
てこの実施の形態によれば、不良ブロック置換の自由度
が更に増し、高い救済効率を実現することができる。

【００５５】［実施の形態６］図９は、バンク内でのブ
ロック置換という制約をなくして、更にブロック置換の
自由度を高めた実施の形態である。この実施の形態では
まず、先の実施の形態３〜５と異なり、バンクＢＡＮＫ
０，ＢＡＮＫ１のメモリセルアレイ４０１とは独立に冗
長ブロック４０３を有する。具体的に、冗長ブロック４
０３がバンクＢＡＮＫ０，ＢＡＮＫ１と独立ということ
は、冗長ブロック４０３のデコード回路には、バンクＢ
ＡＮＫ０，ＢＡＮＫ１のメモリセルアレイ４０１のデコ
ード回路とは独立に、不良アドレスが検知されたときの
みアドレスが供給されるということである。

【００５６】即ち、各バンクＢＡＮＫ０，ＢＡＮＫ１の
アドレス線スイッチ回路３１８ａ，３１８ｂとは別に、
冗長ブロック４０３にも２系統のアドレス線３０５ａ，
３０５ｂを切り換えるアドレス線スイッチ回路５０１
ａ，５０１ｂが設けられている。また、各バンクＢＡＮ
Ｋ０，ＢＡＮＫ１にそれぞれ、２系統のアドレスバス線
３０５ａ，３０５ｂに対応してコアデコーダ４２０ａ，
４２０ｂが設けられると共に、これらと別に冗長ブロッ
ク４０３側にも、アドレスバス線３０５ａ，３０５ｂに
それぞれ対応してコアデコーダ５０２ａ，５０２ｂが設
けられる。

【００５７】各バンクＢＡＮＫ０，ＢＡＮＫ１のコアデ
コーダ４２０ａ，４２０ｂには、２系統のアドレス比較
回路３１３ａ，３１３ｂの出力信号線４１１ａ，４１１
ｂに得られるヒット信号ＨＩＴａ，ＨＩＴｂが反転して
活性化信号として入る。冗長ブロック４０３側のコアデ
コーダ５０２ａ，５０２ｂには、出力信号線４１１ａ，
４１１ｂに得られるヒット信号ＨＩＴａ，ＨＩＴｂがそ
のまま活性化信号として入る。

【００５８】そして、コアデコーダ５０２ａの出力によ
り一方のアドレス線スイッチ回路５０１ａをオンとし、
コアデコーダ５０２ｂの出力により他方のアドレス線ス
イッチ回路５０２ｂをオンにする。また不良アドレス記
憶回路３１２には不良ブロックアドレスと共に置換すべ
きスペアブロックのアドレスを記憶し、ヒット信号ＨＩ
Ｔａ，ＨＩＴｂに一致検出信号と同時にスペアブロック
のアドレスを出力するようにする。コアデコーダ５０２
ａ，５０２ｂの出力は、オアゲートＧにより論理和がと
られ、これをコア選択信号として、冗長ブロック４０３
側のプリデコーダ４０４の活性，非活性を制御する。

【００５９】この実施の形態の場合、不良ブロックアド
レスが検知されなければ、各バンクＢＡＮＫ０，ＢＡＮ
Ｋ１のコアデコーダ４２０ａ，４２０ｂが活性であり、
ビジーレジスタ３１５の出力に応じて、各バンクＢＡＮ
Ｋ０，ＢＡＢＫ１について動作モードに対応したアクセ
スがなされる。不良ブロックアドレスが検出されると、
各バンクＢＡＮＫ０，ＢＡＮＫ１のコアデコーダ４２０
ａ，４２０ｂは非活性となり、代わって冗長ブロック４
０３側のコアデコーダ５０２ａ，５０２ｂが活性とな
る。そして、動作モードに応じて、アドレス信号線３０
５ａ，３０５ｂのアドレスにより、冗長プロック４０３
がアクセスされ、特定のスペアブロックが選択される。

【００６０】従ってこの実施の形態によると、冗長ブロ
ック４０３は、バンクＢＡＮＫ０，ＢＡＮＫ１のいずれ
の不良ブロックに対しても置換できることになる。この
実施の形態でのブロック置換の様子を概念的に示すと、
図１２のようになる。図示の例では、冗長ブロック４０
３の一つのスペアブロックＲＢＬＫ１は、バンクＢＡＮ
Ｋ０のコアｎ内の不良ブロックＢＬＫ７を置換し、他の
スペアブロックＲＢＬＫ２，ＲＢＬＫ３はバンクＢＡＮ
Ｋ１内のブロックＢＬＫ６，ＢＬＫ７をそれぞれ置換し
ている。以上のようにこの実施の形態によると、バンク
の制約を除いてブロック置換ができ、置換の自由度及び
救済効率が高いものとなる。

【００６１】但し、上述のようにバンクの制約を外して
ブロック置換を行う場合に、冗長ブロック４０３側では
各スペアブロック毎に動作モードに応じた電源関係の切
り換え制御が必要になる。そのため、図１２に示すよう
に、各スペアブロック毎に電源線スイッチ回路５０３が
設けられる。具体的に、バンクＢＡＮＫ０がデータ読み
出しモードにあり、そのバンク内のブロック置換を行う
場合には、スペアブロックには読出し用の電源線４３２
ａを接続するという制御が必要である。

【００６２】［実施の形態７］図１０及び図１１では、
バンクＢＡＮＫ０，ＢＡＮＫ１の容量が異なり、その容
量に応じてスペアブロックを配置した場合を示してい
る。この場合、容量の小さいバンクＢＡＮＫ１側ではス
ペアブロックの数が当然少ない。従って置換の範囲がバ
ンク内に限定されていると、容量の小さい方のバンクで
は多数のブロック置換ができなくなる。

【００６３】図１３は、この点を考慮した実施の形態
を、図１１に対応させて示している。バンクＢＡＮＫ０
では、一つのコアに対して一つのスペアブロックＲＢＬ
Ｋを配置したのに対し、一つのコアで構成されるバンク
ＢＡＮＫ１には二つのスペアブロックを配置している。
これにより、容量の小さいバンクＢＡＮＫ１内での置換
効率を高いものとすることができる。より一般的にいえ
ば、二つのバンクの容量が異なる場合に、容量の小さい
方のバンクでのスペアブロックのメモリセルアレイに対
する容量比を、容量の大きいバンクでのスペアブロック
のメモリセルアレイに対する容量比に比べて大きく設定
する。これにより、容量の小さいバンクでも効率的な不
良ブロック置換が可能になる。

【００６４】［実施の形態８］次に、メモリセルアレイ
に冗長ロウセルアレイを備えて、不良ロウ置換を行う実
施の形態を説明する。この実施の形態において、メモリ
セルアレイのロウ方向には複数のブロックにまたがって
連続するメインワード線が配設され、各ブロック毎に独
立のワード線が配設される。そして、ロウメインデコー
ダでメインワード線選択を行い、この選択されたメイン
ワード線に沿った複数ブロックのワード線がロウサブデ
コーダで選択される。この様なセルアレイ構成の場合、
不良ロウの置換は、メインワード線単位で行うようにす
るのが通常である。これに対しこの実施の形態では、ブ
ロック毎の不良ロウ置換を可能とする。同時に、ワード
線に負電圧を印加するブロック単位のデータ消去モード
において、不良ロウのワード線及び非選択ブロックのワ
ード線を０Ｖとして、無用な貫通電流が流れないように
することを可能とする。

【００６５】図１４は、この実施の形態でのメモリセル
アレイ６０１とそのロウ系の選択駆動回路部の構成を示
している。図ではメモリセルアレイ６０１は、ロウ方向
に８ブロックＢＬＫ０〜ＢＬＫ７により構成された一つ
のコア部分を示している。通常同様のコアが複数個配置
される。メモリセルアレイ６０１には、図１６に示すよ
うに、ブロックＢＬＫ０〜ＢＬＫ７に対して連続する、
相補信号線であるメインワード線Ｍｉ，ＭＢｉが配置さ
れ、このメインワード線Ｍｉ，ＭＢｉにより選択される
各ブロック毎のワード線ＷＬ０〜ＷＬ７が配置される。
このメモリセルアレイ６０１に対して、冗長ロウセルア
レイ６０２が配置されている。冗長ロウセルアレイ６０
２は、一乃至複数本の冗長メインワード線を有する。

【００６６】メモリセルアレイ６０１のメインワード線
Ｍｉ，ＭＢｉを選択するのが、ロウメインデコーダ６０
３であり、選択されたメインワード線Ｍｉ，ＭＢｉに基
づいて各ブロック内のワード線ＷＬの選択を行うのが、
各ブロック毎に設けられたロウサブデコーダ６０４（６
０４ａ，６０４ｂ，…）である。ロウサブデコーダ６０
４はこの実施の形態の場合、隣接する二つのブロックの
間に二つずつ配置されている。ロウサブデコーダ６０４
は具体的に、図１６に示すように、メインワード線Ｍ
ｉ，ＭＢｉにより駆動されるＮＭＯＳトランジスタＱＮ
１，ＱＰ１からなるトランスファゲートと、メインワー
ド線ＭＢｉにより駆動されてワード線ＷＬをＶSSにリセ
ットするためのＮＭＯＳトランジスタＱＮ２を有する。

【００６７】ロウサブデコーダ６０４は具体的に、ワー
ド線選択駆動回路６０６により動作モードに応じて発生
されるワード線駆動電圧ＢＬＫＦ１〜４を、各ブロック
のワード線ＷＬに転送するためのものである。この実施
の形態の場合、ワード線選択駆動回路６０６は、図１６
に示すように、隣接する２個ずつのブロックに共通の４
個のドライバＦ１〜Ｆ４から構成される。また、ロウサ
ブデコーダ６０４とワード線選択駆動回路６０６の間に
は更に、転送ゲート６０８（６０８ａ，６０８ｂ，…）
が設けられている。これらの転送ゲート６０８は、ワー
ド線選択駆動回路６０６の各ドライバＦ１〜Ｆ４の出力
をロウサブデコーダ６０４に選択的に転送するものであ
る。転送ゲート６０８は、ブロックアドレスをデコード
するブロックデコーダ７６０７の相補出力ＢＲ，ＢＲＢ
（ＢＲａ，ＢＲＢａ，ＢＲｂ，ＢＲＢｂ，…）により制
御されＮＭＯＳトランジスタＱＮ３とＰＭＯＳトランジ
スタＱＰ２と、ロウサブデコーダ６０４への入力信号線
をＶSSにリセットするためのＮＭＯＳトランジスタＱＮ
４により構成される。

【００６８】図１５に示すように、データ読み出し時の
外部アドレスを取り込むアドレスバッファ６１０と、デ
ータ消去ベリファイ時に順次更新するアドレスを発生す
るアドレスカウンタ６１１の出力は、アドレス切り換え
回路６１３により動作モードに応じて切り換えられて、
プリデコーダ６１５、ワード線選択駆動回路６０６及び
ブロックデコーダ６０７に送られる。プリデコーダ６１
５は、ロウアドレスとカラムアドレスを分離してそれぞ
れメインロウデコーダ６０３とカラムデコーダ（図示せ
ず）に供給する。ワード線選択駆動回路６０６には、８
ブロックを同時に選択するための信号（例えば、８ブロ
ックでコアを構成する場合のコア選択信号）が与えら
れ、ワード線駆動電圧を発生する。図１４では、カラム
系の構成を省略したが、通常のＥＥＰＲＯＭと同様にビ
ット線選択を行うカラムデコーダ、このカラムデコーダ
で選択されたビット線の読出しデータを検出し、また書
き込みデータをラッチするセンスアンプ回路を有する。

【００６９】不良アドレス記憶回路６１２はこの実施の
形態の場合、不良ロウアドレスと共に、不良ワード線を
含むブロックアドレスを記憶するものとする。アドレス
切り換え回路６１３により得られる内部アドレスと不良
アドレス記憶回路６１２に記憶された不良アドレスの一
致検出を行うアドレス比較回路６１４は、一致検出によ
りヒット信号ＨＩＴを出力し、これによりプリデコーダ
６１５が非活性化され、冗長ロウ選択回路６０５が活性
化されて、冗長ロウセルアレイ６０２による不良ロウの
置き換えが行われる。

【００７０】データ消去の場合は、アドレス切り換え回
路６１３は、制御回路６１６から得られる消去モード制
御信号ＥＲＳにより制御されて、不良アドレス記憶回路
６１２の不良のロウアドレス及びブロックアドレスを取
り込む。これにより、プリデコーダ６１５は不良ロウを
選択し、ロウメインデコーダ６０３では不良ロウだけを
“非選択”、その他のロウを“選択”とする。またブロ
ックデコーダ６０７は消去対象ブロックを選択し、転送
ゲート６０８を制御する。これにより、後に詳細を説明
するが、消去対象として選択されたブロックでは、不良
ワード線には０Ｖ、それ以外の全ワード線には負電圧Ｖ
ＢＢが与えられる。また、非選択ブロックではメインワ
ード線の選択、非選択に拘わらず、全ワード線が０Ｖと
なるように制御される。

【００７１】ロウメインデコーダ６０３は、図１７のよ
うに構成される。ＮＡＮＤゲートＧ１１は、メインワー
ド線を選択するデコード用ゲートである。このＮＡＮＤ
ゲートＧ１１の出力ノードＮ１の信号は、消去モード以
外のとき（即ち、消去制御信号ＥＲＳ＝“Ｌ”のとき）
は転送ゲートＴＧ１によりそのままノードＮ２に転送さ
れる。また消去モードのとき（即ち、ＥＲＳ＝“Ｈ”の
とき）は、クロックトインバータＣＩ１により反転され
て転送される。

【００７２】ノードＮ１の信号はインバータＩ１により
反転した信号とともに、レベルシフタＬＳ１に入力され
て、“Ｈ”レベルを正の昇圧回路出力ＶＳＷ、“Ｌ”レ
ベルをＶＳＳ（接地）とする信号に変換される。更にそ
の出力は、レベルシフタＬＳ２により、“Ｈ”レベルを
電圧ＶＳＷ、“Ｌ”レベルを負の昇圧回路出力ＶＢＢと
する信号に変換される。そして、レベルシフタＬＳ２の
出力は、インバータＩ２，Ｉ３，Ｉ４を介して一方のメ
インワード線ＭＢｉに、インバータＩ２の出力はインバ
ータＩ５で反転して他方のメインワード線Ｍｉにそれぞ
れ供給される。

【００７３】これにより、データ読出しモードでは、選
択されたメインワード線Ｍｉ，ＭＢｉは、Ｍｉ＝ＶＳＷ
（例えば、４．８Ｖ）、ＭＢｉ＝ＶＢＢ（例えば、０
Ｖ）となる。一方、データ消去モードでは、不良ロウと
して選択されたメインワード線Ｍｉ，ＭＢｉが、Ｍｉ＝
ＶＢＢ（例えば、−７．５Ｖ）、ＭＢｉ＝ＶＳＷ（例え
ば、２．５Ｖ）となる。つまり、データ読み出しとはロ
ジック反転した“選択”状態となる。なお、冗長ロウセ
ルアレイ６０２に対するロウメインデコーダ部分は、入
力ＧＡｉ，ＧＢｉ，ＧＣｉに代わって、アドレス比較回
路６１３での不良アドレスとの一致検出によるヒット信
号ＨＩＴとブロックアドレス及びＶCCが入るだけであ
り、構成は同じである。

【００７４】ワード線選択駆動回路６０６は、図１８の
ように構成される。各ドライバＦ１〜Ｆ４のＮＡＮＤゲ
ートＧ２１が８ブロックに対する４セットのロウサブデ
コーダ６０４のうち１セットを選択するデコード用ゲー
トであり、選択状態で出力が“Ｌ”となる。このＮＡＮ
ＤゲートＧ２１の出力は更に２段のＮＡＮＤゲートＧ２
２，Ｇ２３を介し、２段のレベルシフタＬＳ３，ＬＳ
４、及びインバータＩ８〜Ｉ１０を介して、ワード線駆
動信号ＢＬＫが作られる。

【００７５】ＮＡＮＤゲートＧ２２，Ｇ２３の制御入力
には、動作モードに応じて異なる信号が入る。即ち、デ
ータ読み出し及び書き込みモードのときは、消去制御信
号ＥＲＳ＝“Ｌ”であり、転送ゲートＴＧ２がオン、ク
ロックトインバータＣＩ２がオフである。このとき、８
ブロックを選択するコア選択信号Ｂｉが転送ゲートＴＧ
２を通り、ＮＡＮＤゲートＧ２３に入力される。ＮＡＮ
ＤゲートＧ２２には、コア選択信号ＢｉがインバータＩ
６により反転されて入る。従って、ＮＡＮＤゲートＧ２
３の出力ノードＮ３は、読出し及び書込みの選択状態で
“Ｌ”となる。

【００７６】ノードＮ３の信号は、レベルシフタＬＳ３
により、“Ｈ”レベルがＶＳＷ、“Ｌ”レベルがＶSSの
信号にレベル変換され、更にレベルシフタＬＳ４によ
り、“Ｈ”レベルがＶＳＷ、“Ｌ”レベルがＶＢＢの信
号に変換される。そしてレベル変換された信号はインバ
ータＩ８〜Ｉ１０を介して取り出され、ワード線駆動信
号ＢＬＫＦ１〜ＢＬＫＦ４のうち選択されたものが
“Ｈ”（＝ＶＳＷ）になる。

【００７７】消去モードでは、消去制御信号ＥＲＳ＝
“Ｈ”であり、このとき転送ゲートＴＧ２はオフ、クロ
ックトインバータＣＩ２がオンとなる。従って、ＮＡＮ
ＤゲートＧ２２には“Ｌ”が入り、ＮＡＮＤゲートＧ２
３には、コア選択信号ＢｉがクロックトインバータＣＩ
２により反転されて入力される。この結果、ＮＡＮＤゲ
ートＧ２３の出力ノードＮ３は、データ読み出し及び書
込みとは反転したロジックとなり、選択状態で“Ｈ”と
なる。これにより、ワード線駆動信号ＢＬＫＦ１〜ＢＬ
ＫＦ４の選択されたものが“Ｌ”（＝ＶＢＢ）になる。

【００７８】ワード線駆動信号ＢＬＫＦ１〜ＢＬＫＦ４
は、ブロックデコーダ６０７により選択される転送ゲー
ト６０８を介してロウサブデコーダ６０４に転送され
る。ロウサブデコー６０４においては、メインワード線
Ｍｉ，ＭＢｉの電位に応じて、選択されたワード線ＷＬ
に駆動電圧ＢＬＫＦが与えられる。

【００７９】具体的に消去モードにおいて、ワード線駆
動は次のように行われる。前述のようにロウメインデコ
ーダ６０３により、不良ロウが選択されて、そのメイン
ワード線の対は、Ｍｉ＝“Ｌ”（＝ＶＢＢ），ＭＢｉ＝
“Ｈ”（＝ＶＳＷ）となり、それ以外のロウでは、Ｍｉ
＝“Ｈ”（＝ＶＳＷ），ＭＢｉ＝“Ｌ”（＝ＶＢＢ）と
なる。一方、例えばブロックＢＬＫ０が選択されたとす
ると、ワード線選択駆動回路６０６により、ワード線駆
動信号は、ＢＬＫＦ１〜ＢＬＫＦ４＝“Ｌ”（＝ＶＢ
Ｂ）となり、またブロックデコーダ６０７により、転送
ゲート６０８ａのみ、制御信号がＢＲａ＝“Ｈ”，ＢＲ
Ｂａ＝“Ｌ”となり、オン状態になる。

【００８０】以上の結果、消去ブロックＢＬＫ０では、
ロウサブデコーダ６０４ａの転送ゲートがオフ、リセッ
ト用ＮＭＯＳトランジスタＱＮ２がオンとなり、不良ワ
ード線がＶSS（＝０Ｖ）になる。それ以外のワード線
は、ロウサブデコーダ６０４ａの転送ゲートがオンであ
り、ワード駆動信号ＢＬＫＦ１が転送ゲート６０８ａを
介してワード線まで転送されて、ワード線が負電圧ＶＢ
Ｂとなる。これにより、不良ワード線に負電圧ＶＢＢを
印加することなく、ブロック消去が行われる。従って、
不良ワード線に負電圧ＶＢＢを印加することによる無用
な貫通電流が流れなくなる。

【００８１】またこのとき、非選択ブロックでは、転送
ゲート６０８ｂ，６０８ｃ，…がオフであり、メインワ
ード線Ｍｉ，ＭＢｉの如何に拘わらず、全ワード線がＶ
SSに設定される。従ってこの実施の形態によると、ブロ
ック毎に異なる番地に不良が存在しても、昇圧回路から
の無用な貫通電流パスが形成されることはない。また、
不良アドレス情報としてロウアドレスと共にブロックア
ドレスを記憶しておくことにより、各ブロック毎に異な
る番地の不良ワード線を置換することができる。これに
より、高い救済効率を得ることができる。

【００８２】［実施の形態９］実施の形態８では、デー
タ消去時、不良アドレス記憶回路に保持した不良アドレ
スを内部アドレスとしてメインロウデコーダでデコード
して、不良ロウを“非選択”状態とするデコード方式を
用いている。従って、冗長ロウセルアレイにより置換で
きるのは、１ブロック内では１セット（４ワード線）に
限られるという制約がある。これに対して、実施の形態
９では、各ブロック内で複数ロウの置換を可能とする。

【００８３】そのためには、実施の形態８におけるメイ
ンロウデコーダ６０３を図１９に示すように変更する。
図示のように、各デコード用ＮＡＮＤゲートＧ１１の出
力ノードＮ１に、ロウ選択信号ＳＥＬＢにより制御され
るＮＯＲゲートＧ３１が設けられ、このＮＯＲゲートＧ
３１の出力により選択情報が取り込まれる、ＮＯＲゲー
トＧ３２，Ｇ３３からなるラッチ回路（レジスタ）７０
１を備える。このＮＯＲゲート７０１の出力がクロック
トインバータＣＩ１に入る。

【００８４】ＥＥＰＲＯＭの自動消去シーケンスでは、
データ消去に先立って、消去対象となるブロック内の未
書き込みのメモリセルに対するデータ書込みを行い、そ
のブロック内の全メモリセルを“書込み”状態に設定す
る。これは、消去後のメモリセルのしきい値を一定範囲
に追い込むためである。この実施の形態では、データ消
去に先立ち全ロウアドレスを更新してデータ書込みとベ
リファイ読出しを行う動作において、選択されたロウの
ロウメインデコーダのラッチ回路７０１に“１”（＝
“Ｈ”）をセットする。即ち、選択信号ＳＥＬＢ＝
“Ｌ”とＮＡＮＤゲートＧ２１の出力“Ｌ”によって、
対応するレジスタ７０１には、“Ｈ”がセットされる。
ロウメインデコーダが選択されたということは、そのロ
ウが不良ではないことを意味する。不良ロウは、ベリフ
ァイ読出しにおいて冗長ロウセルアレイにより置換され
るから、その不良ロウに対応するロウメインデコーダは
選択されない。この選択されないロウメインデコーダの
ラッチ回路７０１のデータは、“０”（＝“Ｌ”）を保
持する。

【００８５】このようにして、データ消去に先立つ書込
みとベリファイ動作において、ロウメインデコーダ６０
６のラッチ回路７０１に、不良でないロウについてロウ
選択情報である“１”をセットする。これにより、デー
タ消去時、不良アドレス記憶回路６１２の不良アドレス
を読み出してデコードすることなく、先の実施の形態８
と同様に、不良ロウのメインワード線Ｍｉ，ＭＢｉにつ
いて“非選択”状態、即ち、Ｍｉ＝“Ｌ”，ＭＢｉ＝
“Ｈ”とすることができる。従ってこの実施の形態９の
場合、実施の形態８の図１５における不良アドレス記憶
回路６１２からアドレス切り換え回路６１３へのアドレ
スデータ転送経路は要らなくなる。なお、ロウメインデ
コーダ６０３のレジスタ７０１にデータをセットするタ
イミングは、データ消去前の書込み動作に限らず、デー
タ消去前に全ロウアドレスを更新するシーケンスがあれ
ば、そのシーケンスにおいて行うことができる。

【００８６】図２０及び図２１は、実施の形態９のＥＥ
ＰＲＯＭでの自動データ消去シーケンスである。図２０
は、データ消去前のデータ書込みサイクルである。初期
条件を設定し（Ｓ１）、書込みベリファイをセットアッ
プして（Ｓ２）、書込みベリファイ読出しを行う（Ｓ
３）。このベリファイ読出しで選択されたロウアドレス
のロウメインレジスタのラッチ回路７０１にはロウ選択
情報である“１”をセットする（Ｓ４）。そして書込み
状態が所定のしきい値範囲に入っているか否かを判定す
るベリファイ判定を行う（Ｓ５）。

【００８７】判定結果がＮＧであれば、サイクルリミッ
ト判定を行う（Ｓ６）。サイクルリミットに達していな
い場合には、書込みを行い（Ｓ７）、サイクルをステッ
プアップして（Ｓ８）、再度ステップＳ２に戻り、ベリ
ファイと書込みを繰り返す。所定サイクルの書込みを行
っても判定がＯＫにならず、サイクルリミットに達した
場合には、書込みエラーｅｒｒｏｒ＝“１”をセットし
て（Ｓ９）、図２１のステップＳ３０に行く。

【００８８】ステップＳ５での判定がＯＫであれば、サ
イクルを初期化し（Ｓ１０）、最終アドレスに達したか
否かを判定して（Ｓ１１）、達していなければアドレス
を更新し（Ｓ１２）、次のアドレスの書込みとベリファ
イを繰り返す。最終アドレスに達したら、次に図２１の
データ消去のフローに移る。消去ベリファイをセットア
ップし（Ｓ２１）、ベリファイ読出しを行い（Ｓ２
２）、消去状態が所定のはきい値範囲に入っているか否
かを判定する（Ｓ２３）。判定結果がＮＧであれば、サ
イクルリミット判定を行う（Ｓ２４）。リミットに達し
ていない場合には、消去を行い（Ｓ２５）、サイクルを
ステップアップとして（Ｓ２６）、再度ステップＳ２１
に戻り、ベリファイと消去を繰り返す。所定サイクルの
消去を行っても判定がＯＫにならず、サイクルリミット
に達した場合には、消去エラーｅｒｒｏｒ＝“１”をセ
ットして、ステップＳ３０に行く。

【００８９】ステップＳ２３での判定がＯＫであれば、
サイクルを初期化し（Ｓ２８）、最終アドレスに達した
か否かを判定して（Ｓ２９）、達していなければアドレ
スを更新し（Ｓ３０）、次のアドレスの消去とベリファ
イを繰り返す。最終アドレスに達したら、読出し条件に
セットアップして（Ｓ３１）、終了する。実施の形態８
での自動消去シーケンスは、図２０におけるステップＳ
４がないだけで、他は図２０及び図２１と同じである。

【００９０】［実施の形態１０］図２２は、冗長ロウセ
ルアレイを持つＲＷＷ仕様のＥＥＰＲＯＭの実施の形態
の全体構成を示す。図では、メモリセルアレイ７０１が
二つのバンクＢＡＮＫ０，ＢＡＮＫ１に分けられ、その
一方でデータ書込み又は消去を行っている間、他方でデ
ータ読み出しを可能とする場合を示している。各バンク
ＢＡＮＫ０，ＢＡＮＫ１のメモリセルアレイ７０１に対
して、冗長ロウセルアレイ７０３が設けられている。こ
こでは、実施の形態３等におけると同様に、メモリセル
アレイ７０１と冗長ロウセルアレイ７０３にそれぞれ別
々にプリデコーダ７０２，７０４が設けられている。

【００９１】読出し用のアドレスバス線３０５ａと書込
み又は消去用のアドレスバス線３０５ｂが併設され、こ
れに対応して２系統のアドレス比較回路３１３ａ，３１
３ｂを持つこと、系統のアドレス線スイッチ回路３１８
ａ，３１８ｂ、ヒットアドレス線スイッチ回路４１０
ａ，４１０ｂが設けられること、制御回路３１０からの
制御信号により、バンクＢＡＮＫ０，ＢＡＮＫ１の一方
をデータ書込み又は消去モードに設定するためのビジー
レジスタ３１５を持つこと等、例えば先の実施の形態３
等と同じである。実施の形態３等と異なる点は、実施の
形態８で説明したように、不良アドレス記憶回路３１２
の不良アドレスがデータ消去時、アドレス切り換え回路
３１１により内部アドレスとして取り出されてデコード
されることである。この実施の形態によると、ＲＷＷ仕
様のＥＥＰＲＯＭにおいて、書込み又は消去モードにあ
るバンクと読出しモードにあるバンクとでそれぞれ独立
に、不良ロウに対する救済が可能になる。

【００９２】［実施の形態１１］ここまでの実施の形態
において、不良アドレス記憶回路としては、フューズ回
路が用いられる。フューズ回路には、機械的な切断によ
り固定的にデータ記憶を行うメタルフューズ回路と、不
揮発性メモリセルを用いた電気的書き換え可能なＲＯＭ
フューズがある。ＲＯＭフューズ回路は、読み出し時の
消費電流が小さいが、回路が複雑であり、大きな面積を
必要とする。これと比較して、メタルフューズ回路は面
積を小さくできるが、消費電流は大きくなる。従ってメ
モリ容量の増大にともなってエリアペナルティが大きな
問題になると、メタルフューズ回路が有効になる。

【００９３】しかし周知のように、メタルフューズ回路
は、プログラミングのためのフューズブロー工程が必要
であり、これはダイソート装置からウェハ（或いはチッ
プ）を取り出して実行しなければならない。例えばある
ダイソートで不良アドレスが発見され、これを冗長セル
アレイで置換するためには、ウェハをダイソート装置か
ら取り出さねばならない。そして、フューズブローを行
って再度そのウェハをダイソート装置に入れてダイソー
トを行うことが必要になる。従って、多くのウェハを検
査する場合には、ダイソート毎にフューズブロー工程を
設けることが必要となり、総ダイソート時間が長くな
る。図２３は、以上の点を考慮して、総ダイソート時間
の短縮を可能とした実施の形態の半導体メモリの概略チ
ップ構成を示している。なおこの実施の形態は、先に説
明した各実施の形態のＥＥＰＲＯＭに適用できることは
勿論、ＤＲＡＭやＳＲＡＭ等の他の半導体メモリにも同
様に適用が可能である。

【００９４】図２３では、メモリチップ内の本体セルア
レイと冗長セルアレイの置換に必要な回路部のみ示して
いる。不良アドレス記憶回路８００と、この不良アドレ
ス記憶回路８００に記憶された不良アドレスと入力アド
レスの一致検出を行うアドレス比較回路８０３を有し、
更に一致検出出力によりアドレス置換制御を行う制御回
路８０４を有する。

【００９５】不良アドレス記憶回路８００は、メタルフ
ューズとしてアルミニウム・フューズを用いたアルミフ
ューズ回路８０１の他に、ＲＯＭフューズ回路８０２を
有する。アルミフューズ回路８０１は、周知のようにフ
ューズブローにより機械的な切断を行うことで、不良ア
ドレスを固定的に記憶するものである。これに対して、
ＲＯＭフューズ回路８０２は、ダイソートで発見された
不良アドレスを一時的に書き込んで保持するための一時
記憶回路であり、適当な複数のアドレスを記憶できる容
量を有するものとする。このＲＯＭフューズ回路８０２
の書き込み・消去は、ウェハ（或いはチップ）をダイソ
ート装置内に保持したまま、制御回路８０４により行う
ことが可能である。

【００９６】ＲＯＭフューズ回路８０２は、図２４に示
すように、本体セルアレイのメモリセルと同様の電気的
書き換え可能な不揮発性メモリセルＭＣを用いて構成さ
れるＲＯＭフューズアレイ８１１を有する。ＲＯＭフュ
ーズアレイ８１１の容量は本体セルアレイに比べると極
めて小さいので、本体セルアレイと同様の加工条件が得
られるように、パターンの規則性を確保するためのダミ
ーセルが配列される。制御回路８０４からこのＲＯＭフ
ューズアレイ８１１の書き込み・消去を制御するため
に、高電圧等を発生するバイアス回路８１３が設けら
れ、また選択ゲートや書き込み負荷を内蔵するスイッチ
回路８１２が設けられている。スイッチ回路８１２で選
択された不良アドレスは、バッファ回路８１４を介して
出力される。

【００９７】この実施の形態でのダイソートフローを、
従来例と比較して、図２５を用いて説明する。図２５
（ｂ）は、アドレス記憶回路がフューズ回路のみで構成
された従来の場合である。この場合、ダイソートＡが終
了すると、ここで発見された不良アドレスは、ウェハ
（又はチップ）をダイソート装置から取り出し、フュー
ズブローを行って記憶する。そして再びウェハ（或いは
チップ）をダイソート装置に入れてダイソートＢを行
い、ダイソートＢが終了すると、ここで発見された不良
アドレスは、ウェハ（又はチップ）をダイソート装置か
ら取り出し、フューズブローを行う。以下、同様の操作
の繰り返しとなる。

【００９８】これに対して、図２５（ａ）は、ＲＯＭフ
ューズ回路８００を持つこの実施の形態の場合である。
ダイソートＡが終了し、ここで発見された不良アドレス
は、ＲＯＭフューズ回路８００に一時書き込んで保持す
る。この不良アドレス書き込みは、外部からの電気的信
号入力により行うことができるから、ウェハ（或いはチ
ップ）をダイソート装置に入れたまま可能である。そし
てこのＲＯＭフューズ回路８０２とアドレス比較回路８
０３によって、不良アドレスの置換制御が行われるよう
にして、次のダイソートＢを行う。このダイソートＢで
発見された不良アドレスも、ＲＯＭフューズ回路８００
に一時書き込んで保持する。

【００９９】図２５（ａ）では、ダイソートＣまで行っ
た後、これまでのダイソートＡ〜Ｃで一時保持された不
良アドレスを一括してアルミフューズ回路８０１に移し
替えるフューズブローを行う例を示している。即ち、こ
の段階でウェハ（或いはチップ）をダイソート装置から
取り出し、これまでにＲＯＭフューズ回路８０２に保持
された不良アドレスを読み出して、その不良アドレスの
フューズブローを行う。以下、ＲＯＭフューズ回路８０
２をリセットして、同様のシーケンスでダイソートを行
う。ＲＯＭフューズ回路８０２の容量が十分であれば、
総ダイソートが終了した後に、アルミフューズ回路８０
１に対して一回のプログラミングを行えばよい。

【０１００】以上のようにこの実施の形態によると、フ
ューズブローを複数のダイソート後に一括して行うこと
ができるから、フューズブローの工程数を削減すること
ができる。フューズブローを行うには、ダイソート装置
からウェハ（又はチップ）を取り出さなければならない
から、フューズブロー工程数の削減は、総ダイソート時
間の大幅な短縮を可能とする。

【０１０１】［実施の形態１２］図２６は、図２３の実
施の形態におけるＲＯＭフューズ回路８０２の部分に、
ラッチ回路８２１を用いた実施の形態である。ラッチ回
路８２１は、図２７に示すような周知のラッチを、必要
なアドレス情報を記憶するに足る個数分用いて構成され
る。ラッチ回路８２１に保持された不良アドレスとアル
ミフューズ回路８０１の保持された不良アドレスは、ス
イッチ８２２により切り換えてアドレス比較回路８０３
に送られるようになっている。

【０１０２】この実施の形態でのダイソートのフロー
も、図２５（ａ）と同様であり、ダイソートＡで発見さ
れた不良アドレスはラッチ回路８２１に一時保存する。
次のダイソートＢでは、ラッチ回路８２１に保持された
不良アドレスが比較回路８０３に入るように、スイッチ
８２２を制御する。これにより、ダイソートＡで発見さ
れた不良アドレスを置換してダイソートＢが行われる。
そして、複数の或いは全てのダイソートでラッチ回路８
２１に保持された不良アドレスは、一括してフューズ回
路８０１に書き込まれる。

【０１０３】この実施の形態によっても、フューズブロ
ー工程数の削減による総ダイソート時間の短縮が図られ
る。ラッチ回路はデータが揮発性であるが、ＲＯＭフュ
ーズ回路のような書き込み・消去の制御に要する回路部
が要らず、回路構成が簡単で、エリアペナルティも小さ
いという利点を有する。また、ラッチ回路は、不良アド
レスの一時保持以外の他の用途にも利用することができ
る。

【０１０４】

【発明の効果】以上述べたようにこの発明によれば、複
数カラム分の冗長カラムセルアレイに対してそれぞれ冗
長センスアンプ回路を設け、データ読み出し時には同時
に正規のセルアレイデータと冗長セルアレイデータが同
時に読み出されるようにして、センスアンプスイッチ回
路とデータスイッチ回路により、不良アドレスに対応す
る不良データの置換を行うようにしている。これによ
り、効率的な複数カラム不良の救済が可能となる。この
方式は特に、アドレスバス線とデータバス線とを複数バ
ンクに対して共通に配設するＲＷＷ仕様のＥＥＰＲＯＭ
に適用して効果がある。またこの発明によると、各バン
クに冗長セルアレイブロックを配置して、データ読出し
中のバンクとデータ書込み又は消去中のバンクとでそれ
ぞれ独立に、不良アドレスに対するブロック単位の置換
制御を可能としたＲＷＷ仕様のＥＥＰＲＯＭが得られ
る。更にこの発明によると、冗長ロウセルアレイを備え
て、データ消去モードにおいて、不良ワード線には０Ｖ
を与え、他のワード線には負電圧を与えるようにして、
無用な貫通電流パスを形成することなく、効率的なロウ
不良救済を可能としたＥＥＰＲＯＭが得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態による冗長カラムセルア
レイを持つＥＥＰＲＯＭの構成を示す図である。

【図２】同実施の形態におけるメモリセルアレイの構成
を示す図である。

【図３】冗長カラムセルアレイを持つ他の実施の形態に
よるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。

【図４】同実施の形態におけるアドレス供給部の構成を
示す図である。

【図５】冗長カラムセルアレイを持つ他の実施の形態に
よるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。

【図６】同実施の形態におけるアドレス供給部の構成を
示す図である。

【図７】冗長セルアレイブロックを持つ他の実施の形態
によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。

【図８】冗長セルアレイブロックを持つ他の実施の形態
によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。

【図９】冗長セルアレイブロックを持つ他の実施の形態
によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。

【図１０】図５及び図７の実施の形態における冗長セル
アレイブロックによるブロック置換の態様を示す図であ
る。

【図１１】図８の実施の形態における冗長セルアレイブ
ロックによるブロック置換の態様を示す図である。

【図１２】図９の実施の形態における冗長セルアレイブ
ロックによるブロック置換の態様を示す図である。

【図１３】図５及び図７の実施の形態を変形した実施の
形態における冗長セルアレイブロックによるブロック置
換の態様を示す図である。

【図１４】冗長ロウセルアレイを持つ実施の形態による
ＥＥＰＲＯＭの構成を示す図である。

【図１５】同実施の形態におけるアドレス供給部の構成
を示す図である。

【図１６】同実施の形態における要部の具体構成を示す
図である。

【図１７】同実施の形態におけるロウメインデコーダの
構成を示す図である。

【図１８】同実施の形態におけるワード線選択駆動回路
の構成を示す図である。

【図１９】冗長ロウセルアレイを持つ他の実施の形態に
よるＥＥＰＲＯＭのロウメインデコーダの構成を示す図
である。

【図２０】図１９のロウメインデコーダを持つ実施の形
態での自動データ消去のシーケンスの前半を示す図であ
る。

【図２１】同シーケンスの後半を示す図である。

【図２２】冗長ロウセルアレイを持つ他の実施の形態に
よるＲＷＷ仕様のＥＥＰＲＯＭの構成を示す図である。

【図２３】この発明の他の実施の形態による半導体メモ
リの概略構成を示す図である。

【図２４】同実施の形態におけるＲＯＭフューズ回路の
構成を示す図である。

【図２５】同実施の形態のダイソートフローを従来例と
比較して示す図である。

【図２６】この発明の他の実施の形態による半導体メモ
リの概略構成を示す図である。

【図２７】同実施の形態において用いられるラッチの構
成を示す図である。

【符号の説明】

１０１…メモリセルアレイ、２０１…冗長カラムセルア
レイ、１０２…ロウデコーダ、１０３…カラムデコー
ダ、１０４…センスアンプ回路、１０５…冗長センスア
ンプ回路、１０６…アドレスバッファ、１０７…プリデ
コーダ、１０８…不良アドレス記憶回路、１０９…アド
レス切り換え回路、１１０…不良Ｉ／Ｏデコーダ、１１
１…ブロックセット番号デコーダ、１１２…データスイ
ッチ回路、１１３…データバッファ、３０４…冗長カラ
ムセルアレイ、３０５ａ…読出し用アドレスバス線、３
０５ｂ…書込み又は消去用アドレスバス線、３０６ａ…
読み出し用データバス線、３０６ｂ…書込み又は消去用
データバス線、３１５…ビジーレジスタ、３１６ａ，３
１６ｂ…データ線スイッチ回路、３１７ａ，３１７ｂ…
データ線スイッチ回路、３１９ａ，３１９ｂ…センスア
ンプ回路、３２０ａ，３２０ｂ…冗長センスアンプ回
路、３２１ａ，３２１ｂ…データバッファ、３０７…ア
ドレスバッファ、３０８…アドレスラッチ、３０９…ア
ドレスカウンタ、３１０…制御回路、３１１…アドレス
切り換え回路、３１２…不良アドレス記憶回路、３１３
ａ，３１３ｂ…アドレス比較回路、３１４ａ，３１４ｂ
…不良Ｉ／Ｏデコーダ、４０１…メモリセルアレイ、４
０２…プリデコーダ、４０３…冗長セルアレイブロッ
ク、４０４…プリデコーダ、４１０ａ，４１０ｂ…ヒッ
トアドレススイッチ回路、４２０ａ，４２０ｂ…コアデ
コーダ、４２１ａ，４２１ｂ…コアスイッチ回路、６０
１…メモリセルアレイ、６０２…冗長ロウセルアレイ、
５０３…ロウメインデコーダ、６０４…ロウサブデコー
ダ、６０５…冗長ロウ選択回路、６１５…プリデコー
ダ、６０６…ワード線選択駆動回路、６０８…転送ゲー
ト、６０７…ブロックデコーダ、６１２…アドレスバッ
ファ、６１１…アドレスカウンタ、６１２…不良アドレ
ス記憶回路、５１３…アドレス切り換え回路、６１４…
アドレス比較回路、６１６…制御回路、７０１…ラッチ
回路、８００…不良アドレス記憶回路、８０１…アルミ
フューズ回路、８０２…ＲＯＭフューズ回路、８２１…
ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗山 正男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 本多 泰彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD13 AE08 5L106 AA10 CC04 CC05 CC16 CC17 EE02 FF04 FF05 GG00 GG05

Claims (14)

【特許請求の範囲】
1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
   ルを配列してなるメモリセルアレイと、 このメモリセルアレイの不良ビット線を救済するための
   複数カラムの冗長セルアレイと、 前記メモリセルアレイのメモリセルを選択するデコード
   回路と、 前記メモリセルアレイの読出しデータを検知し、書き込
   みデータをラッチする複数のセンスアンプ回路と、 各センスアンプ回路と対応するデータ入出力端子の間に
   設けられたデータ入出力バッファと、 前記メモリセルアレイの不良アドレス、この不良アドレ
   スに対応するデータの入出力がなされるべき入出力端子
   及び、この入出力端子に対応して置換されるべき前記冗
   長セルアレイのなかの複数カラムのセット番号を記憶す
   る不良アドレス記憶回路と、 前記複数カラムの冗長セルアレイの読出しデータを検知
   し、書込みデータをラッチする複数の冗長センスアンプ
   回路と、 入力されたアドレスと前記不良アドレス記憶回路に保持
   された不良アドレスの一致を検出するアドレス比較回路
   と、 このアドレス比較回路の一致検出出力により制御されて
   前記複数のセンスアンプ回路の中の不良アドレス対応の
   センスアンプ回路と前記複数の冗長センスアンプ回路の
   なかの前記セット番号により選択されたセンスアンプ回
   路とを切り換えて前記データ入出力バッファに接続する
   スイッチ回路とを有することを特徴とする半導体メモ
   リ。
2. 【請求項２】 電気的書き換え可能な不揮発性メモリセ
   ルを配列して構成され、互いに独立してアクセス可能な
   少なくとも二つのバンクに分割されたメモリセルアレイ
   と、 このメモリセルアレイの不良ビット線を救済するために
   各バンク毎に設けられた冗長カラムセルアレイと、 前記メモリセルアレイの各バンク毎に設けられたデコー
   ド回路と、 前記二つのバンクに共通に配設された、データ読み出し
   用の第１のアドレスバス線及びデータ書込み又は消去用
   の第２のアドレスバス線と、 前記二つのバンクに共通に配設された、データ読み出し
   用の第１のデータバス線及びデータ書込み又は消去用の
   第２のデータバス線と、 前記第１のデータバス線に接続された前記メモリセルア
   レイの並列読出しデータを検知増幅する複数個の第１の
   センスアンプ回路と、 前記第２のデータバス線に接続された前記メモリセルア
   レイの並列ベリファイ読出しデータを検知増幅する複数
   個の第２のセンスアンプ回路と、 各バンク毎に設けられて、あるバンクがデータ書込み又
   は消去モードとして選択されていることを示すと同時に
   前記第１及び第２のアドレスバス線の接続切り換え制
   御、及び前記第１及び第２のデータバス線の接続切り換
   え制御に用いられるビジー信号を出すビジー信号回路
   と、 前記メモリセルアレイの不良アドレス及びこの不良アド
   レスに対応するデータの入出力がなされるべき入出力端
   子を記憶する不良アドレス記憶回路と、 前記冗長カラムセルアレイの読出しデータを検知増幅す
   るための前記第１のデータバス線に接続された第１の冗
   長センスアンプ回路と、 前記冗長カラムセルアレイのベリファイ読出しデータを
   検知増幅するための前記第２のデータバス線に接続され
   た第２の冗長センスアンプ回路と、 データ読み出し時に前記第１のアドレスバス線に供給さ
   れるアドレスと前記不良アドレス記憶回路に保持された
   不良アドレスの一致を検出する第１のアドレス比較回路
   と、 データ書込み又は消去時に前記第２のアドレスバス線に
   供給されるアドレスと前記不良アドレス記憶回路に保持
   された不良アドレスの一致を検出する第２のアドレス比
   較回路と、 前記第１のアドレス比較回路の一致検出出力により前記
   複数の第１のセンスアンプ回路の出力の一部を前記第１
   の冗長センスアンプ回路の出力により置き換える第１の
   データスイッチ回路と、 前記第２のアドレス比較回路の一致検出出力により前記
   複数の第２のセンスアンプ回路の出力の一部を前記第２
   の冗長センスアンプ回路の出力により置き換える第２の
   データスイッチ回路とを有することを特徴とする半導体
   メモリ。
3. 【請求項３】 電気的書き換え可能な不揮発性メモリセ
   ルを配列して構成され、互いに独立してアクセス可能な
   少なくとも二つのバンクに分割されたメモリセルアレイ
   と、 このメモリセルアレイの不良ブロックを救済するために
   各バンク毎に設けられた冗長セルアレイブロックと、 前記各バンクのメモリセルアレイと冗長セルアレイブロ
   ックにそれぞれ設けられたデコード回路と、 前記二つのバンクに共通に配設された、データ読み出し
   用の第１のアドレスバス線及びデータ書込み又は消去用
   の第２のアドレスバス線と、 各バンク毎に設けられて、指定されたバンクがデータ書
   込み又は消去モードとして選択されていることを示すビ
   ジー信号を出すビジー信号回路と、 このビジー信号回路から出力されるビジー信号に応じて
   前記第１及び第２のアドレスバス線の一方を選択して前
   記各バンクのメモリセルアレイと冗長セルアレイブロッ
   クに接続するアドレス線スイッチ回路と、 前記メモリセルアレイの不良ブロックアドレスを記憶す
   る不良アドレス記憶回路と、 データ読み出し時に前記第１のアドレスバス線に供給さ
   れるアドレスと前記不良アドレス記憶回路に保持された
   不良ブロックアドレスの一致を検出する第１のアドレス
   比較回路と、 データ書込み又は消去時に前記第２のアドレスバス線に
   供給されるアドレスと前記不良アドレス記憶回路に保持
   された不良ブロックアドレスの一致を検出する第２のア
   ドレス比較回路と、 前記第１及び第２のアドレス比較回路の一致検出信号に
   より各バンクにおいて、前記メモリセルアレイを非活性
   とし、前記冗長セルアレイブロックに活性にするヒット
   アドレススイッチ回路とを有することを特徴とする半導
   体メモリ。
4. 【請求項４】 前記各バンクのメモリセルアレイは、デ
   ータ消去の最小単位であるブロックの複数個の集合から
   なるコアが複数個配列されて構成され、前記各バンクの
   冗長セルアレイブロックは、一乃至複数のコアにより構
   成されており、且つ前記第１及び第２のアドレスバス線
   にそれぞれ接続されてコア選択を行いその出力により各
   バンク内のデコード回路の活性，非活性を制御するコア
   コーダが設けられていることを特徴とする請求項３記載
   の半導体メモリ。
5. 【請求項５】 前記不良アドレス記憶回路に不良ブロッ
   クアドレスとその不良ブロックアドレスのブロックを置
   換すべきスペアブロックのコアアドレスを記憶すると共
   に、 前記コアデコーダは、不良アドレスが検出されたときに
   対応するスペアブロックのコアアドレスをデコードする
   ように構成され、 各バンク内のあるコアの不良ブロックを任意のコアのス
   ペアブロックにより置換できるようにしたことを特徴と
   する請求項４記載の半導体メモリ。
6. 【請求項６】 前記二つのバンクの容量が異なり、容量
   の大きい方のバンクでの冗長セルアレイブロックのメモ
   リセルアレイに対する容量比に比べて、容量の小さい方
   のバンクの冗長セルアレイブロックのメモリセルアレイ
   に対する容量比を大きく設定したことを特徴とする請求
   項３記載の半導体メモリ。
7. 【請求項７】 電気的書き換え可能な不揮発性メモリセ
   ルを配列して構成されて互いに独立してアクセス可能な
   少なくとも二つのバンクに分割され、各バンクがデータ
   消去の最小単位であるブロックの複数個の集合からなる
   コアが複数個配列されて構成されたメモリセルアレイ
   と、 このメモリセルアレイの不良ブロックを救済するために
   各バンクとは独立に設けられた一乃至複数のコアからな
   る冗長セルアレイブロックと、 前記各バンクのメモリセルアレイと前記冗長セルアレイ
   ブロックにそれぞれ設けられたデコード回路と、 前記各バンクに共通に配設された、データ読み出し用の
   第１のアドレスバス線及びデータ書込み又は消去用の第
   ２のアドレスバス線と、 各バンク毎に設けられて、指定されたバンクがデータ書
   込み又は消去モードとして選択されていることを示すビ
   ジー信号を出すビジー信号回路と、 各バンク毎に設けられて前記ビジー信号回路から出力さ
   れるビジー信号に応じて前記第１及び第２のアドレスバ
   ス線の一方を選択してメモリセルアレイに接続する第１
   のアドレス線スイッチ回路と、 前記冗長セルアレイブロックに設けられて前記第１及び
   第２のアドレスバス線を前記冗長セルアレイブロックに
   接続する第２のアドレス線スイッチ回路と、 前記メモリセルアレイの不良ブロックアドレスを記憶す
   る不良アドレス記憶回路と、 データ読み出し時に前記第１のアドレスバス線に供給さ
   れるアドレスと前記不良アドレス記憶回路に保持された
   不良ブロックアドレスの一致を検出する第１のアドレス
   比較回路と、 データ書込み又は消去時に前記第２のアドレスバス線に
   供給されるアドレスと前記不良アドレス記憶回路に保持
   された不良ブロックアドレスの一致を検出する第２のア
   ドレス比較回路と、 前記各バンク毎に設けられて前記第１及び第２のアドレ
   ス比較回路が一致検出出力を出さないときに活性化さ
   れ、前記第１及び第２のアドレスバス線に供給されるア
   ドレスのうちコアアドレスをデコードして前記メモリセ
   ルアレイに供給する第１のコアデコーダと、 この第１のコアデコーダの出力を前記ビジー信号回路か
   ら出力されるビジー信号により選択してメモリセルアレ
   イに供給するコアスイッチ回路と、 前記冗長セルアレイブロックに設けられて前記第１及び
   第２のアドレス比較回路が一致検出出力を出したときに
   活性化され、前記第１及び第２のアドレスバス線に供給
   されるアドレスのうちコアアドレスをデコードして前記
   冗長セルアレイブロックに供給する第２のコアデコーダ
   と、を有することを特徴とする半導体メモリ。
8. 【請求項８】 電気的書き換え可能な不揮発性メモリセ
   ルを配列して構成され、データ消去の最小単位となるメ
   モリセルの範囲をブロックとして複数ブロックにより構
   成されたメモリセルアレイと、 このメモリセルアレイの不良ワード線を救済するための
   冗長セルアレイと、 前記メモリセルアレイのメモリセルを選択するデコード
   回路と、 前記メモリセルアレイの読出しデータを検知し、書き込
   みデータをラッチするセンスアンプ回路と、 前記メモリセルアレイの不良アドレスを記憶する不良ア
   ドレス記憶回路と、 入力されたアドレスと前記不良アドレス記憶回路に保持
   された不良アドレスの一致を検出するアドレス比較回路
   とを備えて、前記メモリセルアレイの不良ロウを前記冗
   長セルアレイにより置換するようにした不揮発性半導体
   メモリにおいて、 前記デコード回路のなかのロウデコーダは、データ消去
   時に消去対象ブロックの不良ワード線に０Ｖを与え、そ
   の他のワード線に負電圧を与え、消去対象ブロック以外
   のブロックで全ワード線に０Ｖを与えるように構成され
   て、前記メモリセルアレイのブロック単位で不良ワード
   線の置換を可能としたことを特徴とする半導体メモリ。
9. 【請求項９】 前記不良アドレス記憶回路は、不良ワー
   ド線を特定する不良ロウアドレスとブロックアドレスを
   記憶するものとし、 データ読み出し時は前記アドレス比較回路の出力により
   前記ロウデコーダを制御することにより、前記メモリセ
   ルアレイが非活性、前記冗長セルアレイが活性とされ、 データ消去時は前記不良アドレス記憶回路から読み出さ
   れる不良ロウアドレス及びブロックアドレスを前記ロウ
   デコーダによりデコードして、選択された消去対象ブロ
   ックの中の不良ワード線に０Ｖ、他のワード線に負電圧
   が与えられるようにしたことを特徴とする請求項８記載
   の半導体メモリ。
10. 【請求項１０】 前記ロウデコーダは、各ロウ毎に内部
    にラッチ回路を有し、且つデータ消去に先立つ全ロウア
    ドレス選択により不良でないロウのラッチ回路に選択情
    報をラッチし、データ消去時はこのラッチ回路の選択情
    報に基づいて不良でないロウのワード線に負電圧が与え
    られ、不良ロウのワード線に０Ｖが与えられるようにし
    たことを特徴とする請求項８記載の半導体メモリ。
11. 【請求項１１】 メモリセルアレイと、 このメモリセルアレイの不良セルを救済するための冗長
    セルアレイと、 前記メモリセルアレイの不良アドレスを記憶する不良ア
    ドレス記憶回路と、 入力されたアドレスと前記不良アドレス記憶回路に保持
    された不良アドレスの一致を検出して前記メモリセルア
    レイの不良セルを前記冗長セルアレイにより置換する制
    御を行うためのアドレス比較回路とを備えた半導体メモ
    リにおいて、 前記不良アドレス記憶回路は、 ある不良検査工程で発見された不良アドレスを電気的に
    一時保持するための一時記憶回路と、 複数の不良検査工程の後に前記一時記憶回路に保持され
    た不良アドレスを移し替えて固定的に記憶するメタルフ
    ューズ回路とを有することを特徴とする半導体メモリ。
12. 【請求項１２】 前記不良アドレス記憶回路は、 ある不良検査工程で発見された不良アドレスを電気的に
    一時保持するための一時記憶回路と、 複数の不良検査工程の後に前記一時記憶回路に保持され
    た不良アドレスを移し替えて固定的に記憶するメタルフ
    ューズ回路とを有することを特徴とする請求項１，２，
    ３，７，８のいずれかに記載の半導体メモリ。
13. 【請求項１３】 前記一時記憶回路は、電気的書き換え
    可能な不揮発性メモリセルを用いて構成されていること
    を特徴とする請求項１１又は１２記載の半導体メモリ。
14. 【請求項１４】 前記一時記憶回路は、ラッチ回路を用
    いて構成されていることを特徴とする請求項１１又は１
    ２記載の半導体メモリ。