JPH073754B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH073754B2
JPH073754B2 JP63055250A JP5525088A JPH073754B2 JP H073754 B2 JPH073754 B2 JP H073754B2 JP 63055250 A JP63055250 A JP 63055250A JP 5525088 A JP5525088 A JP 5525088A JP H073754 B2 JPH073754 B2 JP H073754B2
Authority
JP
Japan
Prior art keywords
spare
row
word
level
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63055250A
Other languages
English (en)
Other versions
JPH01229498A (ja
Inventor
一康 藤島
吉雄 松田
幹雄 朝倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP63055250A priority Critical patent/JPH073754B2/ja
Priority to US07/271,492 priority patent/US4914632A/en
Publication of JPH01229498A publication Critical patent/JPH01229498A/ja
Publication of JPH073754B2 publication Critical patent/JPH073754B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/804—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout to prevent clustered faults
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に冗長回路を備え
た半導体記憶装置に関する。
［従来の技術］ 第９図は、冗長回路を備えた従来の半導体記憶装置の構
成を示すブロック図である。冗長回路とは、製造歩留り
を上げるための予備回路であり、スペアメモリセル、ス
ペアデコーダ等からなる。図はアドレス入力として８入
力A0〜A7を持つ64Kビットのダイナミック・ランダム・
アクセス・メモリ（DRAM）の例を示す。
第９図において、メモリセルアレイ１は、複数行および
複数列に配列された複数のメモリセルを含む。また、メ
モリセルアレイ１は、複数行に配列されたスペアメモリ
セルからなるスペア行２および複数列に配列されたスペ
アメモリセルからなるスペア列３を含む。メモリセルア
レイ１の複数行に対応して複数のワード線が設けられ、
複数列に対応して複数のビット線が設けられている。
一方、RASバッファ４は、外部から与えられるロウアド
レスストローブ信号▲▼に応答して、行アドレス
バッファ５、 ΦＸ発生回路７およびセンスアンプ制御回路８を活性化
させる。
およびΦＸ発生回路７は、所定のタイミングでそれぞれ および駆動信号ΦＸを発生する。行アドレスバッファ５
は、外部から与えられるアドレス信号A0〜A7をラッチ
し、それらの一部を行アドレス信号RA2〜RA7として行プ
リデコーダ９に与え、残りを行アドレス信号RA0〜RA1と
してΦｘサブデコーダ10に与える。行プリデコーダ９
は、行アドレスバッファ５から与えられる行アドレス信
号RA2〜RA7をプリデコードし、行選択信号Ｘｉ,Xｊ,Xｋ
を行デコーダ群11およびスペア行デコーダ12に与える。
行デコーダ群11は、 に応答して、行選択信号Ｘｉ,Xｊ,Xｋに基づいてメモリ
セルアレイ１の４行を選択する。ΦＸサブデコーダ10
は、ΦＸ発生回路７からの駆動信号ΦＸに応答して、行
アドレスバッファ５から与えられる行アドレス信号RA0,
RA1に基づいてサブデコード信号ΦX1〜ΦX4をワードド
ライバ群13に与える。ワードドライバ群13は、サブデコ
ード信号ΦX1〜ΦX4に応答して、行デコーダ群11または
スペア行デコーダ12により選択された４行のうち１行の
ワード線を駆動する。その駆動されたワード線に接続さ
れたメモリセル内の情報が各ビット線上に読出される。
センスアンプ制御回路８は所定のタイミングでセンスア
ンプ群14を動作させる。センスアンプ群14は各ビット線
上の情報を増幅する。
一方、CASバッファ15は、外部から与えられるコラムア
ドレスストローブ信号▲▼に応答して、列アドレ
スバッファ16およびリード・ライトバッファ17を活性化
させる。列アドレスバッファ16は、外部から与えられる
アドレス信号A0〜A7をラッチし、それらを列アドレス信
号として列プリデコーダ18に与える。列プリデコーダ18
は、列アドレス信号をプリデコードし、列選択信号を列
デコーダ群19およびスペア列デコーダ20に与える。列デ
コーダ群19は、列選択信号に基づいてメモリセルアレイ
１の１列を選択する。このようにして、１つのワード線
および１つのビット線が選択され、それらの交点にある
メモリセルに対して情報の読出または書込が行なわれ
る。第９図には、選択された１つのワード線WL、選択さ
れた１つのビット線BLおよびそれらの交点にあるメモリ
セルMCのみが示されている。
情報の読出および書込は、リード・ライトバッファ17に
より選択される。リード・ライトバッファ17は、外部か
ら与えれるリード・ライト信号R/Wに応答して入力バッ
ファ21または出力バッファ22を活性化させる。入力バッ
ファ21が活性化されると、入力データＤINが上記のよう
にして選択されたメモリセルMCに書込まれる。出力バッ
ファ22が活性化されると、上記のようにして選択された
メモリセルMCに蓄えられていた情報が出力データＤOUT
として読出される。なお、上記の各回路はすべて同一の
半導体チップ23上に形成されている。
ところで、製造段階において、不良のメモリセルが生じ
ることがある。また、断線したような不良のワード線が
生じることもある。このように一部分にのみ不良が生じ
た場合に半導体チップ上に形成された半導体記憶装置全
体を不良品として取扱うのは、経済上好ましくない。そ
こで、選択された行の中に不良のメモリセルや不良のワ
ード線が含まれている場合には、スペア行デコーダ12に
よってその不良の行の代わりにスペア行２が選択される
ように予め設定される。また、選択された列の中に不良
のメモリセルや不良のピット線が含まれている場合に
は、スペア列デコーダ20によってその不良の列の代わり
にスペア列３が選択されるように予め設定される。この
ようにして、製造歩留りの向上が図られている。
第10図は、第９図に含まれる行プリデコーダ９の一部分
の構成を示す図であり、特に行選択信号Ｘｉを発生する
ための回路部分が示されている。ここでＸｉはX1,X2,
X3,X4のいずれかを意味している。
ゲート回路91は、行アドレス信号RA2を受け、それと同
じ信号RA2とその行アドレス信号RA2を反転させた信号▲
２▼とを出力する。ゲート回路92は、行アドレス信
号RA3を受け、それと同じ信号RA3とその行アドレス信号
RA3を反転させた信号▲▼３とを出力する。ゲート
回路93,94,95,96には、それぞれ、信号RA2,▲▼２
のいずれか一方および信号RA3,▲▼３のいずれか一
方が入力される。ゲート回路93〜96に入力される信号RA
2または▲▼２および信号RA3または▲▼３の組
合わせは、互いに異なっている。ゲート回路93〜96から
は、それぞれ行選択信号X1〜X4が出力される。行アドレ
ス信号RA2およびRA3のレベルに応じて、行選択信号X1〜
X4のうちいずれか１つが「Ｈ」レベルとなり、他はすべ
て「Ｌ」レベルとなる。
なお、第９図における行選択信号ＸｊはX5,X6,X7,X8の
いずれかを意味し、ＸｋはX9,X10,X11,X12のいずれかを
意味している。行選択信号X5〜X8は行アドレス信号RA4
およびRA5により第10図の場合と同様にして作成され、
行選択信号X9〜X12は行アドレス信号RA6およびRA7によ
り第10図の場合と同様にして作成される。
第11図は、第９図に含まれるΦＸサブデコーダ10の構成
を示す図である。ΦX1発生回路101、ΦX2発生回路102、
ΦX3発生回路103およびΦX4発生回路104は、それぞれ行
アドレス信号RA0またはその反転信号▲▼０および
行アドレス信号RA1またはその反転信号▲▼１を受
け、駆動信号ΦＸに応答してサブデコード信号ΦX1，Φ
X2，ΦX3，ΦX4を出力する。行アドレス信号RA0,RA1お
よび反転信号▲▼0,▲▼１のレベルに応じて、
サブデコード信号ΦX1，ΦX2，ΦX3，ΦX4のうちいずれ
か１つが「Ｈ」レベルとなり、他はすべて「Ｌ」レベル
となる。
第12図は、第９図に含まれるメモリセルアレイ１および
その周辺部の詳細な構成を示す図である。
メモリセルアレイ１内には、4m本のワード線WLおよび複
数のビット線対BL,BLが互いに交差するように配置され
ている。ここでｍは正の整数である。また、これらのワ
ード線WLの側方には、４本のスペアワード線SWLが配置
されている。各ワード線WLとビット線BLまたは▲▼
との交点にはメモリセルMCが設けられ、各スペアワード
線SWLとビット線BLまたは▲▼との交点にはスペア
メモリセルSMCが設けられている。4m本のワード線WLお
よび４本のスペアワード線SWLに対応して（4m＋４）個
のワードドライバ13aが設けられている。各ワード線WL
および各スペアワード線SWLは対応するワードドライバ1
3aに接続されている。4m本のワード線WLおよびワードド
ライバ13aは、各々が４本のワード線WLおよび４つのワ
ードドライバ13aからなるｍ組に区分される。それらの
ｍ組に対応してｍ個の行デコーダ11aが設けられてい
る。各行デコーダ11aにより、対応する組の４つのワー
ドドライバ13aが選択される。また、４本のスペアワー
ド線SWLおよび４つのワードドライバ13aに対応して１つ
のスペア行デコーダ12が設けられている。そのスペア行
デコーダ12により、対応する４つのワードドライバ13a
が選択される。
一方、複数のビット線対BL,▲▼に対応して複数の
センスアンプ14aおよび複数の列デコーダ19aが設けられ
ている。各ビット線対BL,▲▼は対応するセンスア
ンプ14aおよび対応する列デコーダ19aに接続されてい
る。
次に、第12図に示される回路の動作について説明する。
行選択信号Ｘｉ,Xｊ,Xｋに基づいて、行デコーダ11aの
うちいずれか１つが選択される。その選択された行デコ
ーダ11aは、対応する組の４のワードドライバ13aを駆動
する。サブデコード信号ΦX1〜ΦX4に応じて、その４つ
のワードドライバ13aのうち１が対応するワード線WLを
駆動する。それにより、そのワード線WLに接続されたメ
モリセルMC内の情報が各ビット線BLまたは▲▼上に
読出され、センスアンプ14aにより増幅される。そし
て、列アドレス信号に応じて、列デコーダ19aのうちい
ずれか１が選択される。書込時には、その選択された列
デコーダ19aに接続されるビット線対BL,▲▼上に情
報が書込まれる。読出時には、その選択された列デコー
ダ19aに接続されるビット線対BL,▲▼上の情報が読
出される。
製造段階で不良のメモリセルまたは不良のワード線が形
成された場合には、その不良のメモリセルまたは不良の
ワード線に対応する行デコーダ11aが選択される代わり
に、スペア行デコーダ12が選択される。すなわち、不良
のメモリセルまたは不良のワード線に対応する行デコー
ダ11aを選択するためのアドレス信号が与えられると、
その行デコーダ11aの代わりにスペア行デコーダ12が選
択される。そして、サブデコード信号ΦX1〜ΦX4に応じ
て、そのスペア行デコーダ12に接続されるワードドライ
バ13aのうち１つが対応するスペアワード線SWLを駆動す
る。
第13図は、第12図に含まれる行デコーダ11aおよびワー
ドドライバ13aの具体的な回路構成を示す図である。
行デコーダ11aは、ＮチャネルMOSトランジスタQ1〜Q4、
ＰチャネルMOSトランジスタQ5〜Q7およびリンク素子LN0
からなる。リンク素子LN0はポリシリコン、アルミニウ
ム等により形成されており、レーザビーム等により溶断
可能になっている。トランジスタQ5,Q6は電源電位Ｖcc
とノードN1との間に結合されている。トランジスタQ5の
ゲートには が与えられ、トランジスタQ6のゲートはノードN2に接続
されている。ノードN1と接地電位との間にはリンク素子
LN0およびトランジスタQ1,Q2,Q3が直列に接続されてい
る。トランジスタQ1,Q2,Q3のゲートにはそれぞれ行選択
信号Ｘｉ,Xｊ,Xｋが与えられる。前述したように、Ｘｉ
はX1〜X4のいずれか１つを示し、ＸｊはX5〜X8のいずれ
か１つを示し、ＸｋはX9〜X12のいずれか１つを示す。
各行デコーダ11aに与えられる行選択信号Ｘｉ,Xｊ,Xｋ
の組合せは他の行デコータ11aとは異なっている。トラ
ンジスタQ7は電源電位ＶccとノードN2との間に結合さ
れ、そのゲートはノードN1に接続されている。トランジ
スタQ4はノードN2と接地電位との間に結合され、そのゲ
ートはノードN1に接続されている。トランジスタQ4およ
びトランジスタQ7がインバータを構成している。したが
って、ノードN2のレベルはノードN1のレベルとは反対に
なる。メモリセルやワード線の中に不良が存在する場合
には、対応する行デコーダ11aのリンク素子LN0がレーザ
ビームにより予め溶断される。
各行デコーダ11aのノードN1,N2は、対応する組の４つの
ワードドライバ13aに接続されている。各ワードドライ
バ13aはＮチャネルMOSトランジスタQ8,Q9,Q10からな
る。トランジスタQ9は、サブデコード信号ΦX1〜ΦX4の
いずれか１つとワード線WLとの間に結合され、そのゲー
トはトランジスタQ8を介して対応する行デコーダ11aの
ノードN2に接続されている。トランジスタQ10は、ワー
ド線WLと接地電位との間に結合され、そのゲートは対応
する行デコーダ11aのノードN1に接続されている。トラ
ンジスタQ8のゲートは電源電位Ｖccに結合されている。
各組内の各ワードドライバ13aはそれぞれ異なるサブデ
コード信号ΦX1、ΦX2、ΦX3またはΦX4に結合されてい
る。
次に、行デコーダ11aおよびワードドライバ13aの動作に
ついて説明する。
が「Ｌ」レベルのときには、トランジスタQ5がオン状態
になっており、ノードN1の電位は「Ｈ」レベル（Ｖccレ
ベル）となっている。このため、ワードドライバ13aの
トランジスタQ10がオン状態となっており、ワード線WL
の電位は「Ｌ」レベル（接地レベル）となっている。
が「Ｈ」レベルに立上がると、トランジスタQ5がオフす
る。トランジスタQ1,Q2,Q3のゲートに与えられる行選択
信号Ｘｉ,Xｊ,Xｋがすべて「Ｈ」レベルになると、トラ
ンジスタQ1,Q2,Q3がすべてオンし、ノードN1の電位は
「Ｌ」レベル、ノードN2の電位は「Ｈ」レベルとなる。
これにより、ワードドライバ13aのトランジスタQ10はオ
フする。そして、サブデコード信号ΦX1〜ΦX4のいずれ
か１つが「Ｈ」レベルに立上がると、それに対応するワ
ード線WLの電位が「Ｈ」レベルに立上がる。しかし、リ
ンク素子LN0が溶断されていると、ノードN1の電位は
「Ｈ」レベルのまま保たれ、その結果ワード線WLの電位
は「Ｌ」レベルのまま保たれる。したがって、リンク素
子LN0が予め溶断されていると、その行デコーダ11aに対
応する４つのワード線WLは選択されないこととになる。
第14図は、第12図に含まれるスペア行デコーダ12の具体
的な回路構成を示す図である。
このスペアデコーダ12は、ＮチャネルMOSトランジスタQ
11〜Q25、ＰチャネルMOSトランジスタQ26〜Q30、リンク
素子LN1〜LN12からなる。トランジスタQ29,Q30は、電源
電位VccとノードN3との間に並列に結合されている。ト
ランジスタQ11〜Q22は、それぞれリンク素子LN1〜LN12
を介してノードN3と接地電位との間に結合されている。
トランジスタQ11〜Q22のゲートは、それぞれ行選択信号
X1〜X12に結合されている。トランジスタQ26,Q27は、電
源電位ＶccとノードN1との間に並列に結合されている。
トランジスタQ23,Q24はノードN1と接地電位との間に直
列に結合されている。トランジスタQ26,Q23,Q29のゲー
トには が与えられる。また、トランジスタQ27,Q24のゲートは
ノードN3に接続されている。トランジスタQ28は電源電
位ＶccとノードN2との間に結合され、トランジスタQ25
はノードN2と接地電位との間に結合されている。トラン
ジスタQ28,Q25,Q30のゲートはノードN1に接続されてい
る。トランジスタQ23,Q24,Q26,Q27が２入力NANDゲート
を構成し、トランジスタQ25,Q28がインバータを構成し
ている。
或る行デコーダ11aの代わりにスペア行デコーダ12が選
択されるようにするには、リンク素子LN1〜LN12のうち
その行デコーダ11aに対応するリンク素子を予め溶断し
ておく。たとえば第14図に示される行デコーダ11aの代
わりにスペアデコーダ12が選択されるものとする。図示
される行デコーダ11aは、リンク素子LN0が切断されてい
ないならば、行選択信号X1,X5,X9がすべて「Ｈ」レベル
となったときに選択される。したがって、行デコーダ11
aのリンク素子LN0およびスペア行デコーダ12のリンク素
子LN1,LN5,LN9を予め溶断しておく。
が「Ｌ」レベルのときには、トランジスタQ26がオン状
態、トランジスタQ23がオフ状態となっており、ノードN
1は「Ｈ」レベルにプリチャージされている。このた
め、ノードN2は「Ｌ」レベルとなっている。また、この
ときトランジスタQ29がオン状態となっているので、ノ
ードN3は「Ｈ」レベルにプリチャージされており、トラ
ンジスタQ27はオフ状態、トランジスタQ24はオン状態と
なっている。
が「Ｈ」レベルに立上がると、トランジスタQ26がオフ
しかつトランジスタQ23がオンする。これにより、ノー
ドN1の電位は「Ｌ」レベルとなり、ノードN2の電位は
「Ｈ」レベルとなる。またこのとき、トランジスタQ29
はオフし、Q30はオンする。ここで行選択信号X1,X5,X9
がすべて「Ｈ」レベルになると、トランジスタQ11,Q15,
Q19がオンする。しかし、これらのトランジスタQ11,Q1
5,Q19に接続されるリンク素子LN1,LN5,LN9は切断されて
いるので、ノードN3の電位は「Ｈ」レベルのまま変化し
ない。したがって、ノードN1の電位は「Ｌ」レベル、ノ
ードN2の電位は「Ｈ」レベルに保たれる。この状態は、
スペア行デコーダ12が選択状態であることを意味する。
しかし、X1,X5,X9以外の少なくとも１つの行選択信号が
「Ｈ」レベルになると、Q11,Q15,Q19以外の少なくとも
１つのトランジスタがオンし、ノードN3の電位は「Ｌ」
レベルになる。これにより、トランジスタQ27がオンし
かつトランジスタQ24がオフし、その結果ノードN1は
「Ｈ」レベル、ノードN2は「Ｌ」レベルになる。この状
態は、スペア行デコーダ12が非選択状態であることを意
味する。このようにして、リンク素子LN1,LN5,LN9が切
断されている場合、、行選択信号X1,X5,X9が「Ｈ」レベ
ルとなったときに、行デコーダ11aの代わりにスペア行
デコーダ12が選択される。
次に、第９図〜第14図に示される半導体記憶装置の動作
を第15図のタイミングチャートを参照しながら説明す
る。
が「Ｌ」レベルのときのスタンドバイ期間には、すべて
の行デコーダ11aおよびスペア行デコーダ12のノードN1
の電位は「Ｈ」レベル、ノードN2の電位は「Ｌ」レベル
になっている。このため、すべてのワード線WLおよびす
べてのスペアワード線SWLの電位は「Ｌ」レベルとなっ
ている。
まず、正常なメモリセルMCおよび正常な４つのワード線
WLに対応する行デコーダ11a（以下、正常デコーダとい
う）が選択される場合について説明する。
が「Ｈ」レベルに立上がった後、その選択された行デコ
ーダ11aに与えられる信号Ｘｉ,Xｊ,Xｋはすべて「Ｈ」
レベルとなる。これにより、ノードN1の電位が「Ｌ」レ
ベルに立下がり、ノードN2の電位が「Ｈ」レベルに立上
がる。これにより、対応する４つのワードドライバ13a
が選択される。そして、サブデコード信号ΦX1〜ΦX4の
うち１つが「Ｈ」レベルに立上がると、ワードドライバ
13aにより対応するワード線WLの電位が「Ｈ」レベルに
立上げられる。このとき、スペアワード線SWLの電位は
「Ｌ」レベルのまま変化しない。
次に、不良のメモリセルMCまたは不良のワード線WLに対
応する行デコーダ11a（以下、不良デコーダという）が
選択される場合について説明する。
が「Ｈ」レベルに立上がった後、その選択された不良デ
コーダ11aに与えられる行選択信号Ｘｉ,Xｊ,Xｋはすべ
て「Ｈ」レベルとなる。しかし、その不良デコーダ11a
のリンク素子LN0は予め溶断されているので、ノードN1
の電位は「Ｈ」レベル、ノードN2の電位は「Ｌ」レベル
のまま変化しない。したがって、この不良デコーダ11a
に対応する４つのワードドライバ13aが選択されず、サ
ブデコード信号ΦX1〜ΦX4のいずれかが「Ｈ」レベルに
立上がっても対応するワード線WLの電位は「Ｌ」レベル
のまま変化しない。このとき、不良デコーダ11aの代わ
りにスペア行デコーダ12が選択され、その結果スペアワ
ード線SWLのうち１つが「Ｈ」レベルに立上がる。
上記の場合、アドレス信号により選択されない行デコー
ダ11a（非選択デコーダ）においては、与えられる行選
択信号Ｘｉ,Xｊ,Xｋのうち少なくとも１つが「Ｌ」レベ
ルとなるので、ノードN1の電位は「Ｈ」レベル、ノード
N2の電位は「Ｌ」レベルのまま変化しない。したがっ
て、対応するワード線WLの電位は「Ｌ」レベルに保たれ
る。
以上上のようにして、製造段階で不良のメモリセルが生
じたり不良のワード線が生じても、不良デコーダをスペ
アデコーダで置換することによって正常な半導体記憶装
置として使用することができる。
［発明が解決しようとする課題］ 上記の半導体記憶装置においては、メモリセルの不良
（ビット不良）、ワード線の断線、同一行デコーダ内に
おけるワード線の短絡等の不良が生じた場合には、対応
する行デコーダをスペア行デコーダで置換することによ
りそれらの不良を救済することができる。たとえば第16
図に示すように、行デコーダ11a−ｊに対応するワード
線WLの断線（d1で示す）や行デコーダ11a−ｊに対応す
るワード線WL間の短絡（d2で示す）は救済可能となる。
しかしながら、異なる行デコーダにおけるワード線間の
短絡等の不良が生じた場合には、１つのスペア行デコー
ダによる置換を行なっても不良が残るという問題があっ
た。たとえば、行デコーダ11a−ｊに属するワード線と
行デコーダ11a−ｋに属するワード線との間の短絡（d3
で示す）は２つのスペア行デコーダを用意しない限り救
済不可能であった。このような問題は、メモリ素子の大
容量化が進み素子が一層微細化されると益々顕著になる
ものと思われる。
この発明の目的は、製造段階で生じる種々の不良を救済
することが可能な半導体記憶装置を得ることである。こ
の発明の他の目的は、１つのスペアデコーダにより互い
に異なるデコーダに属する選択線間の短絡を救済するこ
とが可能な半導体記憶装置を得ることである。この発明
のさらに他の目的は、スペアデコーダおよびスペアメモ
リセルの数を増加させることなく種々の不良を救済する
ことである。この発明のさらに他の目的は、製造段階で
生じる種々の不良を救済することによって製造歩留りを
飛躍的に向上させることである。
［課題を解決するための手段］ この発明に係る半導体記憶装置は冗長回路を備えた半導
体記憶装置であって、複数の選択線、複数のスペア選択
線、各々が複数の選択線のいずれかに結合される複数の
メモリセル、各々が複数のスペア選択線のいずれかに結
合される複数のスペアメモリセルを備えている。複数の
選択線は、各々が所定の複数の選択線からなる第１の複
数組に区分されているとともに各々が所定の複数の選択
線からなる第２の複数組に区分されている。また、この
半導体記憶装置は、複数の選択手段、スペア選択手段、
および切換手段を備えている。各選択手段は、第１の各
組の複数の選択線または第２の各組の複数の選択線に選
択的に結合され、かつ所定の選択信号に応答して活性化
され第１の各組の選択線または第２の各組の選択線を選
択するものである。スペア選択手段は、複数のスペア選
択線に結合され、かつ選択手段のいずれかの代わりに活
性化され複数のスペア選択線を選択するものである。切
換手段は、各選択手段を第１の各組の複数の選択線また
は第２の各組の複数の選択線に選択的に結合させるもの
である。
［作用］ この発明に係る半導体記憶装置によれば、切換手段によ
り各選択手段を第１の各組の複数の選択線または第２の
各組の複数の選択線に選択的に結合させることができる
ので、複数の選択線にわたる不良が生じた場合には、そ
の不良の選択線が１つの選択手段に結合されるように選
択手段と複数の選択線との結合状態を切換えることがで
きる。したがって、その不良の選択線に結合された選択
手段を１つのスペア選択手段で置換することによって複
数の選択線にわたる不良を救済することができる。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例に従う半導体記憶装置の
構成を示すブロック図である。
第１図の半導体記憶装置が第９図の従来の半導体記憶装
置と相違するのは、メモリセルアレイ41およびワードド
ライバ群33の構成が異なる点、およびスイッチ帯34、設
定回路35およびクランプ回路36a,36bが新たに設けられ
ている点である。この実施例の他の部分の構成および動
作は第９図の半導体記憶装置と同様であるので、同一番
号を付し説明を省略する。
スイッチ帯34は、行デコーダ群31に含まれる行デコーダ
とワードドライバ群33に含まれるワードドライバとの結
合状態を変更するための回路である。設定回路35は、ス
イッチ帯34の状態を設定するために用いられる回路であ
る。クランプ回路36a,36bは、スイッチ帯34の働きによ
り行デコーダ群31から切離されたワードドライバを非活
性状態にするための回路である。
第２図は、第１図に含まれるメモリセルアレイ41および
その周辺部の詳細な構成を示すブロック図である。
メモリセルアレイ41内には、（4m＋２）本のワード線WL
および複数のビット線対BL,▲▼が互いに交差する
ように配置されている。ここで、ｍは正の整数である。
また、これらのワード線WLの側方には、４本のスペアワ
ード線SWLが配置されている。各ワード線WLとビット線B
Lまたは▲▼との交点にはメモリセルMCが設けら
れ、各スペアワード線SWLとビット線BLまたは▲▼
との交点にはスペアメモリセルSMCが設けられている。
（4m＋２）本のワード線WLに対応して（4m＋２）個のワ
ードドライバ331〜334 ｍ＋２が設けられ、４本のスペ
アワード線SWLに対応して４個のワードドライバ13aが設
けられている。各ワード線WL1〜WL4 ｍ＋２および各ス
ペアワード線SWLは対応するワードドライバ331〜334
ｍ＋２,33aに接続されている。また、ｍ個の行デコーダ
311〜31ｍおよび１個のスペア行デコーダ12が設けられ
ている。両端の行デコーダ311,31ｍのさらに外側にそれ
ぞれクランプ回路36a,36bが配置されている。これらの
ｍ個の行デコーダ311〜31ｍとワードドライバ331〜334
ｍ＋２との間にスイッチ帯34が設けられている。このス
イッチ帯34には設定回路35から設定信号ＡおよびＢが与
えられる。各行デコーダ311〜31ｍはスイッチ帯34を介
してそれぞれ４個のワードドライバに結合される。いず
れの行デコーダ311〜31ｍにも結合されない残りの２つ
のワードドライバはクランプ回路36aまたは36bにより非
活性状態にされる。行デコーダ311〜31ｍとワードドラ
イバ331〜334 ｍ＋２との結合状態は、設定回路35から
スイッチ帯34に与えられる設定信号A,Bのレベルに応じ
て設定される。
なお、第１図に示される行プリデコーダ９の構成は第10
図に示される構成と同様であり、ΦＸサブデコーダ10の
構成は第11図に示される構成と同様である。また、第１
図および第２図に示されるスペア行デコーダ12の構成は
第14図に示される構成と同様であり、スペア行デコーダ
12とワードドライバ13aとの接続も第12図に示される接
続と同様である。
第3A図、第3B図および第3C図は、それぞれ第２図におけ
るＡ−１、Ａ−２およびＡ−３の部分をさらに詳細に示
す図である。
第3A図〜第3C図において、ワードドライバ331〜334
ｍ＋２は、第13図に示すワードドライバ13aと同様に、
トランジスタQ8,Q9,Q10からなる。トランジスタQ9はノ
ードｒとワード線WLとの間に接続され、そのゲートはト
ランジスタQ8を介してノードｐに接続されている。トラ
ンジスタQ10はワード線WLと接地電位との間に結合さ
れ、そのゲートはノードｑに接続されている。トランジ
スタQ8のゲートは電源電位Ｖccに結合されている。ワー
ドドライバ334 ｋ＋１〜334 ｋ＋４のノードｒはそれぞ
れサブデコード信号ΦX1〜ΦX4に結合されている。ここ
で、ｋは０〜ｍ−１の整数である。ワードドライバ334
ｍ＋１および334 ｍ＋２のノードｒは、それぞれサブデ
コード信号ΦX1およびΦX2に結合されている。
スイッチ帯34は、ｍ個の第１のＮチャネルMOSトランジ
スタS11〜S1ｍ、ｍ個の第２のＮチャネルMOSトランジス
タS21〜S2ｍ、第３のＮチャネルMOSトランジスタS31〜S
3ｍおよび第４のＮチャネルMOSトランジスタS41〜S4ｍ
からなる。クランプ回路36aはＰチャネルMOSトランジス
タQ31およびＮチャネルMOSトランジスタQ32からなる。
クランプ回路36bはＰチャネルMOSトランジスタQ33およ
びＮチャネルMOSトランジスタQ34からなる。トランジス
タQ31およびトランジスタQ34のゲートには設定回路35か
ら設定信号Ａが与えられる。トランジスタQ32およびト
ランジスタQ33のゲートには設定回路35から設定信号Ｂ
が与えられる。
クランプ回路36aのトランジスタQ32の一方の導通端子お
よびクランプ回路36bのトランジスタQ34の一方導通端子
は接地電位に結合されている。トランジスタQ32の他方
の導通端子とトランジスタQ34の他方の導通端子との間
には、スイッチ帯34の第１のトランジスタS11〜S1ｍお
よび第２のトランジスタS21〜S2ｍが交互に直列に接続
されている。第１のトランジスタS11〜S1ｍのゲートに
は設定回路35から設定信号Ａが与えられ、第２のトラン
ジスタS21〜S2ｍのゲートには設定回路35から設定信号
Ｂが与えられる。クランプ回路36aのトランジスタQ31の
一方の導通端子およびクランプ回路36bのトランジスタQ
33の一方の導通端子は電源電位Ｖccに結合されている。
トランジスタQ31の他方の導通端子とトランジスタQ33の
他方の導通端子との間には、第３のトランジスタS31〜S
3ｍおよび第４のトランジスタS41〜S4ｍが交互に直列に
接続されている。第３のトランジスタS31〜S3ｍのゲー
トには設定回路35から設定信号Ａが与えられ、第４のト
ランジスタS41〜S4ｍのゲートには設定回路35から設定
信号Ｂが与えられる。
行デコーダ311〜31ｍの構成は、第13図に示される行デ
コーダ11aの構成と全く同様である。各行デコーダ31ｋ
のノードN2は第１のトランジスタS1ｋと第２のトランジ
スタS2ｋとの接続点に接続され、ノードN1は第３のトラ
ンジスタS3ｋと第４のトランジスタS4ｋとの間の接続点
に接続されている。ここで、ｋ＝１〜ｍの整数である。
また、ワードドライバ331,332のノードｐはクランプ回
路36aのトランジスタQ32と第１のトランジスタS11との
接続点に接続されている。ワードドライバ331,332のノ
ードｑはクランプ回路36aのトランジスタQ31と第３のト
ランジスタS31との接続点に接続されている。ワードド
ライバ334 ｋ−１,334 ｋのノードｐは第１のトランジ
スタS1ｋと第２のトランジスタS2ｋとの接続点に接続さ
れている。ワードドライバ334 ｋ−１,334 ｋのノード
ｑは第３のトランジスタS3ｋと第４のトランジスタS4ｋ
との接続点に接続されている。ここで、ｋは１〜ｍの整
数である。ワードドライバ334 ｋ＋１,334 ｋ＋２のノ
ードｐは第２のトランジスタS2ｋと第１トランジスタS1
ｋ＋１との接続点に接続されている。ワードドライバ33
4 ｋ＋１,334 ｋ＋２のノードｑは第４のトランジスタS
4ｋと第３のトランジスタS3ｋ＋１との接続点に接続さ
れている。ここで、ｋは１〜ｍ−１の整数である。さら
に、ワードドライバ334 ｍ＋１,334 ｍ＋２のノードｐ
は第２のトランジスタS2ｍとクランプ回路36bのトラン
ジスタQ34との接続点に接続されている。ワードドライ
バ334 ｍ＋１,334 ｍ＋２のノードｑは第４のトランジ
スタS4ｍとクランプ回路36bのトランジスタQ33との接続
点に接続されている。
設定回路35は、第４図に示すように、リンク素子LN23、
抵抗37およびインバータ38からなる。電源電位Ｖccと接
地電位との間にリンク素子LN23と抵抗37とが直列に接続
されている。リンク素子LN23と抵抗37との接続点N4にイ
ンバータ38の入力端子が接続されている。接続点N4から
設定信号Ａが出力され、インバータ38から設定信号Ｂが
出力される。
第3A図〜第3C図において、設定回路35からの設定信号Ａ
が「Ｈ」レベルでかつ設定信号Ｂが「Ｌ」レベルのとき
には、第１のトランジスタS11〜S1ｍおよび第３のトラ
ンジスタS31〜S3ｍがオンし、第２のトランジスタS21〜
S2ｍおよび第４のトランジスタS41〜S4ｍがオフする。
これにより、行デコーダ31ｋのノードN2およびノードN1
がワードドライバ334 ｋ−３,334 ｋ−２,334 ｋ−１,3
34 ｋのそれぞれノードｐおよびノードｑに接続され
る。ここで、ｋは１〜ｍの整数である。このときクラン
プ回路36aのトランジスタQ31,Q32はオフする。逆に、ク
ランプ回路36bのトランジスタQ33,Q34はオンし、これに
よりワードドライバ334 ｍ＋１,334 ｍ＋２のノードｐ
の電位が「Ｌ」レベル、ノードｑの電位が「Ｈ」レベル
となる。このため、ワードドライバ334 ｍ＋１,334
ｍ＋２は非活性状態となる。
逆に、設定回路35からの設定信号Ａが「Ｌ」レベルでか
つ設定信号Ｂが「Ｈ」レベルのときには、第２のトラン
ジスタS21〜S2ｍおよび第４のトランジスタSS41〜S4ｍ
がオンし、第１のトランジスタS11〜S1ｍおよび第３の
トランジスタS31〜S3ｍがオフする。これにより、行デ
コーダ31ｋのノードN2およびN1がワードドライバ334
ｋ−１,334 ｋ,334 ｋ＋１,334 ｋ＋２のそれぞれノー
ドｐおよびノードｑに接続される。このとき、クランプ
回路36aのトランジスタQ31,Q32はオンし、これによりワ
ードドライバ331,332のノードｐの電位が「Ｌ」レベ
ル、ノードｑの電位が「Ｈ」レベルとなる。このため、
ワードドライバ331,332は非活性状態となる。逆に、ク
ランプ回路36bのトランジスタQ33,Q34はオフする。
このように、設定信号Ａが「Ｈ」レベルでかつ設定信号
Ｂが「Ｌ」レベルのときには、各行デコーダ31ｋは４つ
のワードドライバ334 ｋ−３〜334 ｋの組に結合され
る。すなわち、行デコーダ31ｋにより４つのワードドラ
イバ334 ｋ−３〜334 ｋが選択される。逆に、設定信号
Ａが「Ｌ」レベルでかつ設定信号Ｂが「Ｈ」レベルのと
きには、各行デコーダ31ｋは４つのワードドライバ334
ｋ−１〜334 ｋ＋２の組に結合される。すなわち、行デ
コーダ33ｋにより４つワードドライバ334 ｋ−１〜334
ｋ＋２が選択される。
たとえば第５図に実線で示すように、ワード線WL4
ｋ−２とワード線WL4 ｋ−１との間に短絡d4が生じたと
きには、設定回路35のリンク素子LN23を溶断せず、設定
信号Ａを「Ｈ」レベル、設定信号Ｂを「Ｌ」レベルに設
定する。それにより、行デコーダ31ｋはワードドライバ
334 ｋ−３〜334 ｋに結合されることになる。したがっ
て、行デコーダ31ｋをスペア行デコーダ12で置換するこ
とによってワード線WL4 ｋ−３〜WL4 ｋがスペアワード
線SWLにより置換されることなり、ワード線WL4 ｋ−２,
WL4 ｋ−１間の短絡が救済され得る。
また、第５図に破線で示すように、ワード線WL4 ｋとワ
ード線WL4 ｋ＋１との間に短絡d5が生じたときには、設
定回路35のリンク素子LN23を予め溶断し、設定信号Ａを
「Ｌ」レベル、設定信号Ｂを「Ｈ」レベルに設定する。
それにより、行デコーダ31ｋはワードドライバ334
ｋ−１〜334 ｋ＋２に結合されることになる。したがっ
て、行デコーダ31ｋをスペア行デコーダ12で置換するこ
とによってワード線WL4 ｋ−１〜WL4 ｋ＋２がスペアワ
ード線SWLにより置換されることになり、ワード線WL4
ｋ,WL4 ｋ＋１間の短絡が救済され得る。
なお、この半導体記憶装置における各行デコーダの動作
は第15図を用いて説明した動作と同様である。
第６図には、この実施例の半導体記憶装置において救済
され得る不良の種類が示されている。
この半導体記憶装置においては、１つの行デコーダ31ｋ
を１つのスペア行デコーダ12で置換することによって、
ワード線WLの断線、２本のワード線WL間の短絡および３
本のワード線WLにわたる巨大欠陥が救済されることにな
る。
第7A図は、上記実施例を模式的に示した図である。すな
わち、上記実施例では、スイッチSWaがオンされ、スイ
ッチSWbがオフされることによって、行デコーダ31がワ
ード線WL1〜WL4の組ａに結合され、スイッチSWaがオフ
され、スイッチSWbがオンされることによって、行デコ
ーダ31がワード線WL3〜WL6の組ｂに結合される。しかし
ながら、行デコーダとワード線との結合状態は、上記の
実施例に限られない。たとえば、第7B図に示されるよう
に、スイッチSWaがオンされ、スイッチSWbがオフされる
ことによって、行デコーダ31がワード線WL1〜WL4の組ａ
に対応づけられ、スッチSWaがオフされ、スイッチSWbが
オンされることによって、行デコーダ31がワード線WL4
〜WL7の組ｂに結合されてもよい。但し、デコーダの総
数がｍ個であり各デコーダがｎ個のドライバに結合され
る場合には、ドライバの総数はスペアのためのドライバ
を除いて2mn＋ｎ個以上となる。
第８図は、この発明を列デコーダに適用した場合の実施
例を示す図である。
設定回路39からの設定信号Ｃが「Ｈ」レベル、設定信号
Ｄが「Ｌ」レベルのときには、第１のＮチャネルMOSト
ランジスタSC11〜SC1ｌがオンし、第２のＮチャネルMOS
トランジスタSC21〜SC2ｌがオフする。これにより、各
列デコーダ19ｋがセンスアンプ144 ｋ−３〜144 ｋに結
合さされる。ここで、ｋは１〜ｌの整数である。このと
き、ＮチャネルMOSトランジスタQ35がオフし、Ｎチャネ
ルMOSトランジスタQ36がオンするので、センスアンプ14
4 ｌ＋１,144 ｌ＋２はそれぞれI/O線対I/O1,I/O2から切
離される。したがって、列デコーダ19ｋをスペア列デコ
ーダ20aにより置換すると、対応するセンスアンプ144
ｋ−３〜144 ｋおよびそれに接続される４組のビット線
対BL,▲▼の代わりに、４つのセンスアンプ14aおよ
びそれに接続される４組のスペアビット線対SBL,,▲
▼が選択される。なお、設定回路39の構成は、第４
図に示される設定回路35の構成と同様である。
逆に、設定回路39からの設定信号Ｃが「Ｌ」レベル、設
定信号Ｄが「Ｈ」レベルのときには、第１のＮチャネル
MOSトランジスタSC11〜SC1ｌがオフし、、第２のＮチャ
ネルMOSトランジスタSC21〜SC2ｌがオンする。これによ
り、各列デコーダ19ｋがセンスアンプ144 ｋ−１〜144
ｋ＋２に結合される。このとき、ＮチャネルMOSトラン
ジスタQ35がオンし、ＮチャネルMOSトランジスタQ36が
オフするので、センスアンプ141,142はそれぞれI/O線対
I/O1,I/O2から切離される。したがって、列デコーダ19
ｋをスペア列デコーダ20aにより置換すると、対応する
センスアンプ144 ｋ−１〜144 ｋ＋２およびそれに接続
される４組のビット線対BL,▲▼の代わりに４つの
センスアンプ14aおよびそれに接続される４組のスペア
ビット線対SBL,▲▼が選択される。
このように、上記実施例においては、１つのスペア列デ
コーダ20aにより１つの列デコーダ19ｋを置換すること
によって、ビット線BL,▲▼の断線および２組のビ
ット線対BL,▲▼間の短絡だけでなく、３組のビッ
ト線対BL,▲▼にわたる巨大欠陥も救済されること
になる。
なお、上記実施例では、１つのデコーダにより４本のワ
ード線または４組のビット線対が選択される場合が示さ
れているが、これに限られず、この発明は、たとえば１
つのデコーダにより８本のワード線または８組のビット
線対が選択される場合、その他の場合にも適用される。
［発明の効果］ 以上のようにこの発明によれば、切換手段によって各選
択手段と複数の選択線との結合状態を変更することがで
きるので、従来１つのスペア選択手段により救済するこ
とが不可能であった不良を１つのスペア選択手段により
救済することが可能となり、製造歩留りの高い半導体記
憶装置が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に従う半導体記憶装置の構
成を示すブロック図である。第２図は第１図に示される
メモリセルアレイおよびその周辺部の詳細な構成を示す
図である。第3A図は第２図のＡ−１の部分のさらに詳細
な構成を示す回路図である。第3B図は第２図のＡ−２の
部分のさらに詳細な構成を示す回路図である。第3C図は
第２図のＡ−３の部分のさらに詳細な構成を示す回路図
である。第４図は第１図および第２図に示される設定回
路の具体的な回路図である。第５図はワード線間の短絡
が生じた場合の救済方法を説明するための図である。第
６図は第１図〜第４図に示される実施例により救済され
得る不良の種類を示す図である。第7A図は第１図〜第４
図に示される実施例を模式的に示した図である。第7B図
はこの発明の他の実施例を模式的に示した図である。第
８図はこの発明の列デコーダに適用した場合の実施例を
示す図である。第９図は従来の半導体記憶装置の構成を
示すブロック図である。第10図は第１図および第９図に
示される行プリデコーダの主要部の詳細な構成を示す図
である。第11図は第１図および第９図に示されるΦＸサ
ブデコーダの詳細な構成を示す図である。第12図は第９
図に示されるメモリセルアレイおよびその周辺部の詳細
な構成を示す図である。第13図は第12図の主要部のさら
に詳細な構成を示す回路図である。第14図は第２図およ
び第12図に示されるスペア行デコーダの具体的な回路図
である。第15図はこの発明の一実施例に従う半導体記憶
装置および従来の半導体記憶装置の行デコーダおよびス
ペア行デコーダの動作を説明するためのタイミングチャ
ートである。第16図は従来の半導体記憶装置により救済
され得る不良について説明するための図である。 図において、41はメモリセルアレイ、２はスペア行、３
はスペア列、９は行プリデコーダ、10はΦＸサブデコー
ダ、31は行デコーダ群、12はスペア行デコーダ、14はセ
ンスアンプ群、18は列プリデコーダ、19は列デコーダ
群、20はスペア列デコーダ311〜31ｍは行デコーダ、33
はワードドライバ群、331〜334 ｍ＋２はワードドライ
バ、34はスイッチ群、35は設定回路、36a,36bはクラン
プ回路、WLはワード線、SWLはスペアワード線、MCはメ
モリセル、SMCはスペアメモリセルである。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−165099（ＪＰ，Ａ) 特開 昭63−302497（ＪＰ，Ａ) 特開 昭61−61300（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤーＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, Ｖｏｌ．26，Ｎｏ．４ ＡＰＲＩＬ 1991，Ｐ．507−511

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数の選択線、 複数のスペア選択線、 各々が前記複数の選択線のいずれかに結合される複数の
    メモリセル、および 各々が前記複数のスペア選択線のいずれかに結合される
    複数のスペアメモリセルを備え、 前記複数の選択線は、各々が所定の複数の選択線からな
    る第１の複数組に区分されているとともに、各々が所定
    の複数の選択線からなる第２の複数組に区分されてお
    り、 各々が前記第１の各組の複数の選択線または前記第２の
    各組の複数の選択線に選択的に結合され、かつ所定の選
    択信号に応答して活性化され前記第１の各組の選択線ま
    たは前記第２の各組の選択線を選択する複数の選択手
    段、 前記複数のスペア選択線に結合され、かつ前記選択手段
    のいずれかの代わりに活性化され前記複数のスペア選択
    線を選択するスペア選択手段、および 前記各選択手段を前記第１の各組の複数の選択線または
    前記第２の各組の複数の選択線に選択的に結合させる切
    換手段をさらに備える、半導体記憶装置。
JP63055250A 1988-03-08 1988-03-08 半導体記憶装置 Expired - Lifetime JPH073754B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP63055250A JPH073754B2 (ja) 1988-03-08 1988-03-08 半導体記憶装置
US07/271,492 US4914632A (en) 1988-03-08 1988-11-15 Semiconductor devices having redundancy circuitry and operating method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63055250A JPH073754B2 (ja) 1988-03-08 1988-03-08 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH01229498A JPH01229498A (ja) 1989-09-13
JPH073754B2 true JPH073754B2 (ja) 1995-01-18

Family

ID=12993351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63055250A Expired - Lifetime JPH073754B2 (ja) 1988-03-08 1988-03-08 半導体記憶装置

Country Status (2)

Country Link
US (1) US4914632A (ja)
JP (1) JPH073754B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349219A (en) * 1989-06-15 1994-09-20 Fujitsu Limited Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device
JP2997486B2 (ja) * 1989-12-01 2000-01-11 三菱電機株式会社 半導体記憶回路装置
JPH03245400A (ja) * 1990-02-21 1991-10-31 Mitsubishi Electric Corp 半導体メモリ装置
US5053999A (en) * 1990-03-28 1991-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy and capable of sequentially selecting memory cell lines
JPH041991A (ja) * 1990-04-18 1992-01-07 Nec Corp 冗長構成ｌｓｉメモリ
JP2632089B2 (ja) * 1990-06-07 1997-07-16 三菱電機株式会社 半導体回路装置
US5297086A (en) * 1990-07-31 1994-03-22 Texas Instruments Incorporated Method for initializing redundant circuitry
WO1993005512A1 (en) * 1991-08-28 1993-03-18 Oki Electric Industry Co., Ltd. Semiconductor storage device
JP2687785B2 (ja) * 1991-09-27 1997-12-08 日本電気株式会社 半導体記憶装置
US5235549A (en) * 1991-12-23 1993-08-10 Intel Corporation Semiconductor device with apparatus for performing electrical tests on single memory cells
JP2730375B2 (ja) * 1992-01-31 1998-03-25 日本電気株式会社 半導体メモリ
JP2501993B2 (ja) * 1992-02-24 1996-05-29 株式会社東芝 半導体記憶装置
JP2870320B2 (ja) * 1992-09-29 1999-03-17 日本電気株式会社 半導体メモリ回路
JP3076195B2 (ja) * 1994-04-27 2000-08-14 日本電気株式会社 不揮発性半導体記憶装置
DE69532376T2 (de) * 1995-05-31 2004-06-09 United Memories, Inc., Colorado Springs Schaltung und Verfahren zum Zugriff auf Speicherzellen einer Speicheranordnung
EP0766175B1 (de) * 1995-08-09 2002-07-17 Infineon Technologies AG Integrierter Halbleiterspeicher mit Redundanzspeicherzellen
US5970002A (en) * 1996-04-24 1999-10-19 Samsung Electronics Co., Ltd. Semiconductor memory device having redundancy function
US5748545A (en) * 1997-04-03 1998-05-05 Aplus Integrated Circuits, Inc. Memory device with on-chip manufacturing and memory cell defect detection capability
US5987577A (en) * 1997-04-24 1999-11-16 International Business Machines Dual word enable method and apparatus for memory arrays
US5963489A (en) * 1998-03-24 1999-10-05 International Business Machines Corporation Method and apparatus for redundancy word line replacement in a repairable semiconductor memory device
JP3380852B2 (ja) * 1999-04-13 2003-02-24 松下電器産業株式会社 半導体記憶装置
JP2001052495A (ja) 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
JP2002074991A (ja) * 2000-08-31 2002-03-15 Fujitsu Ltd メモリを有する半導体装置
JP2003077282A (ja) * 2001-08-31 2003-03-14 Fujitsu Ltd 不揮発性半導体記憶装置
US6992937B2 (en) * 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
JP2005092963A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
US8902676B2 (en) * 2012-04-26 2014-12-02 SK Hynix Inc. Wordline coupling reduction technique

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494220A (en) * 1982-11-24 1985-01-15 At&T Bell Laboratories Folded bit line memory with one decoder per pair of spare rows
JPS59151398A (ja) * 1983-02-17 1984-08-29 Mitsubishi Electric Corp 半導体記憶装置
JPS60130000A (ja) * 1983-12-15 1985-07-11 Mitsubishi Electric Corp 半導体記憶装置
JPS60195797A (ja) * 1984-03-16 1985-10-04 Mitsubishi Electric Corp 半導体記憶装置の冗長回路
JPS6192200A (ja) * 1984-10-09 1986-05-10 Mitsubishi Heavy Ind Ltd 主軸発電システムの制御装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤーＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖｏｌ．２６，Ｎｏ．４ＡＰＲＩＬ１９９１，Ｐ．５０７−５１１

Also Published As

Publication number Publication date
JPH01229498A (ja) 1989-09-13
US4914632A (en) 1990-04-03

Similar Documents

Publication Publication Date Title
JPH073754B2 (ja) 半導体記憶装置
US6172916B1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
JP2545490B2 (ja) 冗長構成を有する半導体記憶装置
US6418066B1 (en) Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area
KR0172393B1 (ko) 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치
KR100368367B1 (ko) 반도체 기억 장치
US5796664A (en) Semiconductor memory device having divided word line
JPH1050099A (ja) 多重化された冗長コラムデータ経路を備えた集積回路メモリ
JPH0666120B2 (ja) 半導体記憶装置の冗長部
JP3605135B2 (ja) メモリ用の列冗長回路装置
US6178127B1 (en) Semiconductor memory device allowing reliable repairing of a defective column
KR100230393B1 (ko) 반도체 메모리장치
JP3268823B2 (ja) 半導体記憶装置
JP3938803B2 (ja) ダイナミック型ｒａｍ
JPH01251397A (ja) 半導体メモリ装置
JP2003173680A (ja) 半導体記憶装置およびそれを用いた電子機器
US6195299B1 (en) Semiconductor memory device having an address exchanging circuit
US6404695B1 (en) Semiconductor memory device including a plurality of memory blocks arranged in rows and columns
KR100291132B1 (ko) 각각의 뱅크에 대한 용장 치환 선택 신호를 출력하기 위한 반도체 메모리 장치
KR100301039B1 (ko) 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더
JP2999477B2 (ja) 半導体記憶装置
JPH07282597A (ja) 半導体記憶装置
US6069835A (en) Semiconductor memory device
JPS58125299A (ja) 冗長度を有するメモリ装置