JP2999477B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に冗長回路を
備えた半導体記憶装置に関するものである。

〔従来の技術〕

第９図は、冗長回路を備えた従来の半導体記憶装置の
構成を示すブロック図である。冗長回路とは、製造歩留
りを上げるための予備回路であり、スペアメモリセル、
スペアデコーダ等からなる。第９図ではアドレス入力と
してA₀からA₇の信号をもつ64Kビットの記憶装置の例を
示している。

第９図において、メモリセルアレイ１は、複数行およ
び複数列に配列された複数のメモリセルを含む。また、
メモリセルアレイ１は、複数行に配置されたスペアメモ
リセルからなるスペア行２および複数列に配列されたス
ペアメモリセルからなるスペア列３を含む。メモリセル
アレイ１の複数行に対応して複数のワード線が設けら
れ、複数列に対応して複数のビット線が設けられてい
る。

一方、RASバッファ４は、外部から与えられるロウア
ドレスストローブ信号▲▼に応答して、行アドレ
スバッファ5,▲▼発生回路6,φ_Ｘ発生回路7,および
センスアンプ制御回路８を活性化させる。▲▼発生
回路６およびφ_Ｘ発生回路７は、所定のタイミングでそ
れぞれプリチャージ▲▼および駆動信号φ_Ｘを発生
する。行アドレスバッファ５は、外部から与えられるア
ドレス信号A₀〜A₇をラッチし、それらの一部を行アドレ
ス信号RA₂〜RA₇として行プリデコーダ９に与え、残りを
行アドレス信号RA₀〜RA₁としてφ_Ｘサブデコーダ10に与
える。行プリデコーダ９は、行アドレスバッファ５から
与えられる行アドレス信号RA₂〜RA₇をプリデコードし、
行選択信号X_i,X_j,X_kを行デコーダ群11およびスペア行デ
コーダ12に与える。行デコーダ群11は、▲▼発生回
路６からのプリチャージ信号▲▼に応答して、行選
択信号X_i,X_j,X_kに基づいてメモリセルアレイ１の４行を
選択する。φ_Ｘサブデコーダ10は、φ_Ｘ発生回路７から
の駆動信号φ_Ｘに応答して、行アドレスバッファ５から
与えられる行アドレス信号RA₀,RA₁に基づいてサブデコ
ード信号φ_X1〜φ_X4をワードドライバ群13に与える。ワ
ードドライバ群13は、サブデコード信号φ_X1〜φ_X4に応
答して、行デコーダ群11またはスペア行デコーダ12によ
り選択された４行のうち１行のワード線を駆動する。そ
の駆動されたワード線に接続されたメモリセル内の情報
が各ビット線上に読出される。センスアンプ制御回路８
は所定のタイミングでセンスアンプ群14を動作させる。
センスアンプ群14は各ビット線上の情報を増幅する。

一方、CASバッファ15は、外部から与えられるコラム
アドレスストローブ信号▲▼に応答して、列アド
レスバッファ16およびリード・ライトバッファ17を活性
化させる。列アドレスバッファ16は、外部から与えられ
るアドレス信号A₀〜A₇をラッチし、それらを列アドレス
信号として列プリデコーダ18に与える。列プリデコーダ
18は、列アドレス信号をプリデコードし、列選択信号を
列デコーダ群19およびスペア列デコーダ20に与える。列
デコーダ群19は、列選択信号に基づいてメモリセルアレ
イ１の１列を選択する。このようにして、１つのワード
線および１つのビット線が選択され、それらの交点にあ
るメモリセルに対して情報の読出または書込が行われ
る。第９図には、選択された１つのワード線WL,選択さ
れた１つのビット線BL,およびそれらの交点にあるメモ
リセルMCのみが示されている。

情報を読出および書込は、リード・ライトバッファ17
により選択される。リード・ライトバッファ17は、外部
から与えられるリード・ライト信号R/Wに応答して、入
力バッファ21または出力バッファ22を活性化させる。入
力バッファ21が活性化されると、入力データD_INが上記
のようにして選択されたメモリセルMCに書込まれる。出
力バッファ22が活性化されると、上記のようにして選択
されたメモリセルMCに蓄えられていた情報が出力データ
D_OUTとして読出される。なお、上記の各回路はすべて同
一の半導体チップ23上に形成されている。

ところで、製造段階において、不良のメモリセルが生
じることがある。また、断線したような不良のワード線
が生じることもある。このように一部分にのみ不良が生
じた場合に半導体チップ上に形成された半導体記憶装置
全体を不良品として取扱うのは、経済上好ましくない。
そこで、選択された行の中に不良のメモリセルや不良の
ワード線が含まれている場合には、スペア行デコーダ12
によってその不良の行の代わりにスペア行２が選択され
るように予め設定される。また、選択された列の中に不
良のメモリセルや不良のビット線が含まれている場合に
は、スペア列デコーダ20によってその不良の列の代わり
にスペア列３が選択されるように予め設定される。この
ようにして、製造歩留りの向上が図られている。

第10図は、第９図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号X_iを発生する
ための回路部分が示されている。ここでX_iはX_i,X₂,X₃,X
₄のいずれかを意味している。

ゲート回路91は、行アドレス信号RA₂を受け、それと
同じ信号RA₂とその行アドレス信号RA₂を反転させた信号
▲▼とを出力する。ゲート回路92は、行アドレス
信号RA₃を受け、それと同じ信号▲▼とその行ア
ドレス信号RA₃を反転させた信号RA₃とを出力する。ゲー
ト回路93,94,95,96には、それぞれ信号RA₂,▲▼
のいずれか一方および信号RA₃,▲▼のいずれか一
方が入力される。ゲート回路93〜96に入力される信号RA
₂または▲▼および信号RA₃または▲▼の組
合わせは、互いに異なっている。ゲート回路93〜96から
は、それぞれ行選択信号X₁〜X₄が出力される。行アドレ
ス信号RA₂およびRA₃のレベルに応じて、行選択信号X₁〜
X₄のうちいずれか１つが“H"レベルとなり、他はすべて
“L"レベルとなる。

なお、第９図における行選択信号X_jはX₅,X₆,X₇,X₈の
いずれかを意味し、X_kはX₉,X₁₀,X₁₁,X₁₂のいずれかを意
味している。

行選択信号X₅〜X₈は行アドレス信号RA₄およびRA₅によ
り第10図の場合と同様にして作成され、行選択信号X₉〜
X₁₂は行アドレス信号RA₆およびRA₇により第10図の場合
と同様にして作成される。

第11図は、第９図に含まれるφ_Ｘサブデコーダ10の構
成を示す図である。φ_X1発生回路101,φ_X2発生回路102,
φ_X3発生回路103,およびφ_X4発生回路104は、それぞれ
行アドレス信号RA₀またはその反転信号▲▼およ
び行アドレス信号RA₁またはその反転信号▲▼を
受け、駆動信号φ_Ｘに応答してサブデコード信号φ_X1,
φ_X2,φ_X3,φ_X4を出力する。行アドレス信号RA₀,RA₁お
よび反転信号▲▼，▲▼のレベルに応じ
て、サブデコード信号φ_X1,φ_X2,φ_X3,φ_X4のうちいず
れか１つが“H"レベルとなり、他はすべて“L"レベルと
なる。

第12図は、第９図に含まれるメモリセルアレイ１およ
びその周辺部の詳細な構成を示す図である。

メモリセルアレイ１内には、4m本のワード線WLおよび
複数のビット線対BL,▲ ▼が互いに交差するよう
に配置されている。ここでｍは正の整数である。また、
これらのワード線WLの側方には、４本のスペアワード線
SWLが配置されている。各ワード線WLとビット線BLまた
は▲▼との交点にはメモリセルMCが設けられ、各ス
ペアワード線SWLとビット線BLまたは▲▼との交点
にはスペアメモリセルSMCが設けられている。4m本のワ
ード線WLおよび４本のスペアワード線SWLに対応して（4
m＋４）個のワードドライバ13aが設けられている。各ワ
ード線WLおよび各スペアワード線SWLは対応するワード
ドライバ13aに接続されている。4m本のワード線WLおよ
びワードドライバ13aは、各々が４本のワード線WLおよ
び４つのワードドライバ13aからなるｍ組に区分され
る。それらのｍ組に対応してｍ個の行デコーダ11aが設
けられている。各行デコーダ11aにより、対応する組の
４つのワードドライバ13aが選択される。また、４本の
スペアワード線SWLおよび４つのワードドライバ13aに対
応して１つのスペア行デコーダ12が設けられている。そ
のスペア行デコーダ12により、対応する４つのワードド
ライバ13aが選択される。

一方、複数のビット線対BL,▲ ▼に対応して複
数のセンスアンプ14aおよび複数の列デコーダ19aが設け
られている。各ビット線対BL,▲ ▼は対応するセ
ンスアンプ14aおよび対応する列デコーダ19aに接続され
ている。

次に、第12図に示される回路の動作について説明す
る。

行選択信号X_i,X_j,X_kに基づいて、行デコーダ11aのう
ちいずれか１つが選択される。その選択された行デコー
ダ11aは、対応する組の４つのワードドライバ13aを駆動
する。サブデコード信号φ_X1〜φ_X4に応じて、その４つ
のワードドライバ13aのうち１つが対応するワード線WL
を駆動する。それにより、そのワード線WLに接続された
メモリセルMC内の情報が各ビット線BLまたは▲▼上
に読出され、センスアンプ14aにより増幅される。そし
て、列アドレス信号に応じて、列デコーダ19aのうちい
ずれか１つが選択される。書込時には、その選択された
列デコーダ19aに接続されるビット線対BL,▲ ▼上
に情報が書込まれる。読出時には、その選択された列デ
コーダ19aに接続されるビット線対BL,▲ ▼上の情
報が読出される。

製造段階で不良のメモリセルまたは不良のワード線が
形成された場合には、その不良のメモリセルまたは不良
のワード線に対応する行デコーダ11aが選択される代わ
りに、スペア行デコーダ12が選択される。すなわち、不
良のメモリセルまたは不良のワード線に対応する行デコ
ーダ11aを選択するためのアドレス信号が与えられる
と、その行デコーダ11aの代わりにスペア行デコーダ12
が選択される。そして、サブデコード信号φ_X1〜φ_X4に
応じて、そのスペア行デコーダ12に接続されるワードド
ライバ13aのうち１つが対応するスペアワード線SWLを駆
動する。

第13図は、第12図に含まれる行デコーダ11aおよびワ
ードドライバ13aの具体的な回路構成を示す図である。

行デコーダ11aは、ＮチャネルMOSトランジスタQ1〜Q
4,PチャネルMOSトランジスタQ5〜Q7,およびリンク素子L
N0からなる。リンク素子LN0はポリシリコン，アルミニ
ウム等により形成されており、レーザビーム等により溶
断可能になっている。トランジスタQ5,Q6は電源電位V_CC
とノードN1との間に結合されている。トランジスタQ5の
ゲートにはプリチャージ信号▲▼が与えられ、トラ
ンジスタQ6のゲートはノードN2に接続されている。ノー
ドN1と接地電位との間にはリンク素子LN0およびトラン
ジスタQ1,Q2,Q3が直列に接続されている。トランジスタ
Q1,Q2,Q3のゲートにはそれぞれ行選択信号X_i,X_j,X_kが与
えられる。前述したように、X_iはX₁〜X₄のいずれか１つ
を示し、X_jはX₅〜X₈のいずれか１つを示し、X_kはX₉〜X
₁₂のいずれか１つを示す。各行デコーダ11aに与えられ
る行選択信号X_i,X_j,X_kの組合わせは他の行デコーダ11a
とは異なっている。トランジスタQ7は電源電位V_CCとノ
ードN2との間に結合され、そのゲートはノードN1に接続
されている。トランジスタQ4はノードN2と接地電位との
間に結合され、そのゲートはノードN1に接続されてい
る。トランジスタQ4およびトランジスタQ7がインバータ
を構成している。したがって、ノードN2のレベルはノー
ドN1のレベルとは反対になる。メモリセルやワード線の
中に不良が存在する場合には、対応する行デコーダ11a
のリンク素子LN0がレーザビームにより予め溶断され
る。

各行デコーダ11aのノードN1,N2は、対応する組の４つ
のワードドライバ13aに接続されている。各ワードドラ
イバ13aはＮチャネルMOSトランジスタQ8,Q9,Q10からな
る。トランジスタQ9は、サブデコード信号φ_X1〜φ_X4の
いずれか１つとワード線WLとの間に結合され、そのゲー
トはトランジスタQ8を介して対応する行デコーダ11aの
ノードN2に接続されている。トランジスタQ10は、ワー
ド線WLと接地電位との間に結合され、そのゲートは対応
する行デコーダ11aのノードN1に接続されている。トラ
ンジスタQ8のゲートは電源電位V_CCに結合されている。
各組内の各ワードドライバ13aはそれぞれ異なるサブデ
コード信号φ_X1,φ_X2,φ_X3,またはφ_X4に結合されてい
る。

次に、行デコーダ11aおよびワードドライバ13aの動作
について説明する。プリチャージ信号▲▼が“L"レ
ベルのときには、トランジスタQ5がオン状態になってお
り、ノードN1の電位は“H"レベル（V_CCレベル）となっ
ている。このため、ワードドライバ13aのトランジスタQ
10がオン状態となっており、ワード線WLの電位は“L"レ
ベル（接地レベル）となっている。プリチャージ信号▲
▼が“H"レベルに立上がると、トランジスタQ5がオ
フする。トランジスタQ1,Q2,Q3のゲートに与えられる行
選択信号X_i,X_j,X_kがすべて“H"レベルになると、トラン
ジスタQ1,Q2,Q3がすべてオンし、ノードN1の電位は“L"
レベル、ノードN2の電位は“H"レベルとなる。これによ
り、ワードドライバ13aのトランジスタQ10はオフする。
そして、サブデコード信号φ_X1〜φ_X4のいずれか１つか
“H"レベルに立上がると、それに対応するワード線WLの
電位が“H"レベルに立上がる。しかし、リンク素子LN0
が溶断されていると、ノードN1の電位は“H"レベルのま
ま保たれ、その結果ワード線WLの電位は“L"レベルのま
ま保たれる。したがって、リンク素子LN0が予め溶断さ
れていると、その行デコーダ11aに対応する４つのワー
ド線WLは選択されないことになる。

第14図は、第12図に含まれるスペア行デコーダ12の具
体的な回路構成を示す図である。

このスペアデコーダ12は、ＮチャネルMOSトランジス
タQ11〜Q25、ＰチャネルMOSトランジスタQ26〜Q30,リン
ク素子LN1〜LN12からなる。トランジスタQ29,Q30は、電
源電位V_CCとノードN3との間に並列に結合されている。
トランジスタQ11〜Q22は、それぞれリンク素子LN1〜LN1
2を介してノードN3と接地電位との間に結合されてい
る。トランジスタQ11〜Q22のゲートは、それぞれ行選択
信号X₁〜X₁₂に結合されている。トランジスタQ23,Q24は
ノードN1と接地電位との間に直列に結合されている。ト
ランジスタQ26,Q27は、電源電位V_CCとノードN1との間に
並列に結合されている。トランジスタQ23,Q24はノードN
1と接地電位との間に直列に接続されている。トランジ
スタQ26,Q23,Q29のゲートにはプリチャージ信号▲
▼が与えられる。また、トランジスタQ27,Q24のゲート
はノードN3に接続されている。トランジスタQ28は電源
電位V_CCとノードN2との間に結合され、トランジスタQ25
はノードN2と接地電位との間に結合されている。トラン
ジスタQ28,Q25,Q30のゲートはノードN1に接続されてい
る。トランジスタQ23,Q24,Q26,Q27が２入力NANDゲート
を構成し、トランジスタQ25,Q28がインバータを構成し
ている。

或る行デコーダ11aの代わりにスペア行デコーダ12が
選択されるようにするには、リンク素子LN1〜LN12のう
ちその行デコーダ11aに対応するリンク素子を予め溶断
しておく。例えば第14図に示される行デコーダ11aの代
わりにスペア行デコーダ12が選択されるものとする。図
示される行デコーダ11aは、リンク素子NL0が切断されて
いないならば、行選択信号X₁,X₅,X₉がすべて“H"レベル
となったときに選択される。したがって、行デコーダ11
aのリンク素子LN0およびスペア行デコーダ12のリンク素
子LN1,LN5,LN9を予め溶断しておく。

プリチャージ信号▲▼が“L"レベルのときには、
トランジスタQ26がオン状態，トランジスタQ23がオフ状
態となっており、ノードN1は“H"レベルにプリチャージ
されている。このため、ノードN2は“L"レベルとなって
いる。また、このときトランジスタQ29がオン状態とな
っているので、ノードN3は“H"レベルにプリチャージさ
れており、トランジスタQ27はオフ状態，トランジスタQ
24はオン状態となっている。プリチャージ信号▲▼
が“H"レベルに立上がると、トランジスタQ26がオフし
かつトランジスタQ23がオンする。これにより、ノードN
1の電位は“L"レベルとなり、ノードN2の電位は“H"レ
ベルとなる。またこのとき、トランジスタQ29はオフ
し、トランジスタQ30はオンする。ここで、行選択信号X
₁,X₅,X₉がすべて“H"レベルになると、トランジスタQ1
1,Q15,Q19がオンする。しかし、これらのトランジスタQ
11,Q15,Q19に接続されるリンク素子LN1,LN5,LN9は切断
されているので、ノードN3の電位は“H"レベルのまま変
化しない。したがって、ノードN1の電位は“L"レベル、
ノードN2は電位は“H"レベルに保たれる。この状態は、
スペア行デコーダ12が選択状態であることを意味する。

しかし、X₁,X₅,X₉以外の少なくとも１つの行選択信号
が“H"レベルになると、Q11,Q15,Q19以外の少なくとも
１つのトランジスタがオンし、ノードN3の電位は“L"レ
ベルになる。これにより、トランジスタQ27がオンしか
つトランジスタQ24がオフし、この結果ノードN1は“H"
レベル、ノードN2は“L"レベルになる。この状態は、ス
ペア行デコーダ12が非選択状態であることを意味する。
このようにして、リンク素子LN1,LN5,LN9が切断されて
いる場合、行選択信号X₁,X₅,X₉が“H"レベルとなったと
きに、行デコーダ11aの代わりにスペア行デコーダ12が
選択される。

次に、第９図〜第14図に示される半導体記憶装置の動
作を第15図のタイミングチャートを参照しながら説明す
る。

プリチャージ信号▲▼が“L"レベルのときのスタ
ンドバイ期間には、すべての行デコーダ11aおよびスペ
ア行デコーダ12のノードN1の電位は“H"レベル，ノード
N2の電位は“L"レベルになっている。このため、すべて
のワード線WLおよびすべてのスペアワード線SWLの電位
は“L"レベルとなっている。

まず、正常なメモリセルMCおよび正常な４つのワード
線WLに対応する行デコーダ11a（以下、正常デコーダと
いう）が選択される場合について説明する。プリチャー
ジ信号▲▼が“H"レベルに立上がった後、その選択
された行デコーダ11aに与えられる信号X_i,X_j,X_kはすべ
て“H"レベルとなる。これにより、ノードN1の電位が
“L"レベルに立下がり、ノードN2の電位が“H"レベルに
立上がる。これにより、対応する４つのワードドライバ
13aが選択される。そして、サブデコード信号φ_X1〜φ
_X4のうち１つが“H"レベルに立上がると、ワードドライ
バ13aにより対応するワード線WLの電位が“H"レベルに
立上げられる。このとき、スペアワード線SWLの電位は
“L"レベルのまま変化しない。

次に、不良のメモリセルMCまたは不良のワード線WLに
対応する行デコーダ11a（以下、不良デコーダという）
が選択される場合について説明する。プリチャージ▲
▼が“H"レベルに立上がった後、その選択された不良
デコーダ11aに与えられる行選択信号X_i,X_j,X_kはすべて
“H"レベルとなる。しかし、その不良デコーダ11aのリ
ンク素子LN0は予め溶断されているので、ノードN1の電
位は“H"レベル、ノードN2の電位は“L"レベルのまま変
化しない。したがって、この不良デコーダ11aに対応す
る４つのワードドライバ13aが選択されず、サブデコー
ド信号φ_X1〜φ_X4のいずれかが“H"レベルに立上がって
も対応するワード線WLの電位は“L"レベルのまま変化し
ない。このとき、不良デコーダ11aの代わりにスペア行
デコーダ12が選択され、その結果スペアワード線SWLの
うち１つが“H"レベルに立上がる。

上記の場合、アドレス信号により選択されない行デコ
ーダ11a（非選択デコーダ）においては与えられる行選
択信号X_i,X_j,X_kのうち少なくとも１つが“L"レベルとな
るので、ノードN1の電位は“H"レベル、ノードN2の電位
は“L"レベルのまま変化しない。したがって、対応する
ワード線WLの電位は“L"レベルに保たれる。

以上のようにして、製造段階で不良のメモリセルが生
じたり不良のワード線が生じても、不良デコーダをスペ
アデコーダで置換することによって正常な半導体記憶装
置として使用することができる。

〔発明が解決しようとする課題〕

上記の半導体記憶装置においては、メモリセルの不良
（ビット不良），ワード線の断線，同一行デコーダ内に
おけるワード線の短絡等の不良が生じた場合には、対応
する行デコーダをスペア行デコーダで置換することによ
りそれらの不良を救済することができる。例えば第16図
に示すように、行デコーダ11a−ｊに対応するワード線W
Lの断線（d1で示す）や行デコーダ11a−ｊに対応するワ
ード線WL間の短絡（d2で示す）は救済可能となる。しか
しながら、異なる行デコーダにおけるワード線間の短絡
等の不良が生じた場合には、１つのスペア行デコーダに
よる置換を行っても不良が残るという問題があった。例
えば、行デコーダ11a−ｉに属するワード線と行デコー
ダ11a−ｋに属するワード線との間の短絡（d3で示す）
は２つのスペア行デコーダを用意しない限り救済不可能
であった。このような問題は、メモリ素子の大容量化が
進み素子が一層微細化されると益々顕著になるものと思
われる。

この発明は上記のような問題点を解決するためになさ
れたもので、スペアメモリセル数の増大を抑えつつ、製
造段階で生じる種々の不良，特に異なるデコーダにまた
がる選択線間の短絡を救済することが可能な半導体記憶
装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明（請求項１）に係る半導体記憶装置は、４本
以上のワード線を１グループとする複数のワード線グル
ープと、２本のスペアワード線を１グループとする複数
のスペアワード線グループと、上記ワード線の各々及び
スペアワード線の各々に対して設けられ、対応するワー
ド線及びスペアワード線をドライブするワードドライバ
と、上記複数のワード線グループそれぞれに対応して設
けられ、対応するワードドライバを制御する複数の行デ
コーダと、上記行デコーダを選択するプリ行デコーダ
と、上記複数のスペアワード線グループそれぞれに対応
して設けられ、対応するワードドライバを制御する複数
のスペア行デコーダとを備え、不良があるワード線を選
択するアドレス信号が入力されると、上記行デコーダが
制御する一グループのワード線のうちから対応するワー
ド線を選択するために要する信号数より少ない信号数に
基づいて、該当するスペア行デコーダが制御する一グル
ープのスペアワード線のうちから対応するスペアワード
線を選択するように構成したものである。

この発明（請求項２）に係る半導体記憶装置は、４本
以上のワード線を１グループとする複数のワード線グル
ープと、２本のスペアワード線を１グループとする複数
のスペアワード線グループと、行アドレス信号の一部を
受け、第１のサブデコード信号を出力する第１のサブデ
コーダと、上記行アドレス信号を受け、スペアワード選
択信号を出力するスペアワード選択信号発生手段と、こ
のスペアワード選択信号発生手段からのスペアワード選
択信号によって、活性状態・非活性状態を制御されると
ともに、上記第１のサブデコーダからの第１のサブデコ
ード信号、及び上記第１のサブデコーダが受けた行アド
レス信号の一部とは異なる上記アドレス信号の一部を受
けて、活性状態にされた時、第２のサブデコード信号を
出力する第２のサブデコーダと、上記複数のワード線グ
ループそれぞれに対応して設けられ、上記第２のサブデ
コーダからの第２のサブデコード信号及び上記第１及び
第２のサブデコーダがそれぞれ受けた行アドレス信号の
一部とは異なる上記アドレス信号の一部を受け、対応し
たワード線グループのワード線を選択するとともに、上
記スペアワード選択信号発生手段からのスペアワード選
択信号が活性化された場合には上記ワード線グループの
全てのワード線を非活性状態とする複数の行選択手段
と、上記複数のスペアワード線グループそれぞれに対応
して設けられ、上記スペアワード選択信号発生手段から
のスペアワード選択信号を受け、対応したスペアワード
線グループのスペアワード線を選択するための複数のス
ペア行選択手段とを備え、上記第１のサブデコード信号
の信号数が、上記第２のサブデコード信号の信号数より
少なくしたものである。

この発明（請求項３）に係る半導体記憶装置は、４本
以上のワード線を１グループとする複数のワード線グル
ープと、２本のスペアワード線を１グループとする複数
のスペアワード線グループと、上記ワード線の各々及び
スペアワード線の各々に対して設けられ、対応するワー
ド線及びスペアワード線をドライブするワードドライバ
と、上記複数のワード線グループそれぞれに対応して設
けられ、対応するワードドライバを制御する複数の行デ
コーダと、上記行デコーダを選択するプリ行デコーダと
を有してなり、対応したワード線グループのワード線を
選択する行選択手段と、上記複数のスペアワード線グル
ープそれぞれ対応して設けられ、対応するワードドライ
バを制御する複数のスペア行デコーダとを有してなり、
上記行デコーダが制御する一グループのワード線のうち
から対応するワード線を選択するために要する信号数よ
り少ない信号数に基づいて、対応したスペアワード線グ
ループのスペアワード線を選択するスペア行選択手段
と、不良があるワード線を選択するアドレス信号が入力
されると、上記スペア行選択手段がスペアワード線を選
択し、上記行選択手段が当該スペアワード線が置換の範
囲とするすべてのワード線を非選択とする信号を、上記
スペア行選択手段及び上記行選択手段に出力する選択手
段制御手段とを備えたものである。

この発明（請求項４）に係る半導体記憶装置は、４本
以上のワード線を１グループとする複数のワード線グル
ープと、２本のスペアワード線を１グループとする複数
のスペアワード線グループと、上記ワード線の各々及び
スペアワード線の各々に対して設けられ、対応するワー
ド線及びスペアワード線をドライブするワードドライバ
と、上記複数のワード線グループそれぞれに対応して設
けられ、対応するワードドライバを一括制御する複数の
行デコーダと、上記行デコーダを選択するプリ行デコー
ダと、上記行デコーダが制御するワードドライバのうち
所定のものを選択する第２のサブデコーダとからなり、
対応したワード線グループのワード線を選択するワード
線選択手段と、上記複数のスペアワード線グループそれ
ぞれに対応して設けられ、対応するワードドライバを制
御する複数のスペア行デコーダと、上記スペア行デコー
ダを選択するスペア行デコーダ選択手段と、上記スペア
行デコーダが制御するワードドライバのうち所定のもの
を選択する第１のサブデコーダとからなり、上記行デコ
ーダが制御する一グループのワード線のうちから対応す
るワード線を選択するために要する信号数より少ない信
号数に基づいて、対応したスペアワード線グループのス
ペアワード線を選択するスペアワード線選択手段と、不
良があるワードを選択するアドレス信号が入力される
と、上記スペアワード線選択手段がスペアワード線を選
択させ、上記ワード線選択手段が当該スペアワード線が
置換の範囲とするすべてのワード線を非選択とさせる信
号を、上記スペアワード線選択手段及び上記ワード線選
択手段に出力する選択手段制御手段とを備えたものであ
る。

〔作用〕

この発明（請求項１）においては、スペア行デコーダ
を複数設けるだけでなく、該スペア行デコーダにより選
択制御される１グループのスペアワード線の数を、通常
の行デコーダにより選択制御される１グループのワード
線の数より少なくし、この際、対応する１本のスペアワ
ード線を、対応する１本のワード線を選択するための信
号の数より少ない数の信号により選択するようにしたか
ら、スペア行デコーダを複数設けた場合でもスペアワー
ド線の配置領域の増大を小さく抑えるとともに、スペア
ワード線を選択するための信号線の本数を削減すること
ができる。しかもスペア行デコーダにより一括選択制御
されるスペアワード線の数を２本としているため、不良
アドレスの設定のためのプログラム領域の面積をスペア
ワード線の数に比べて著しく小さく抑えることができ
る。これにより、スペアワード線及びそれを選択するた
めの信号線の本数の適正化により冗長回路の面積の増大
を防止しつつ、複数本のワード線が異なるデコーダ間に
てショートした場合などであっても、複数のスペア行デ
コーダ及びスペアワード線グループを用いてこのワード
線のショート等による欠陥を救済可能とすることができ
る。

この発明（請求項２）においては、スペア行選択手段
を複数設けるだけでなく、該スペア行選択手段により選
択制御される１グループのスペアワード線の数を、通常
の行選択手段により選択制御される１グループのワード
線の数より少なくし、この際対応する１本のスペアワー
ド線を、対応する１本のワード線を選択するための信号
の数より少ない数の信号により選択するようにし、しか
もスペア行選択手段により一括選択制御されるスペアワ
ード線の数を２本としているため、スペアワード線及び
それを選択するための信号線の本数の適正化により冗長
回路の面積の増大を防止しつつ、異なる行選択手段の間
で複数本のワード線がショートした場合であってもこれ
を救済可能とすることができる。

また、行選択手段をサブデコーダからの信号により動
作する構成としているので、装置全体での配線数の削減
により装置の出力負荷を低減させることができる。さら
には、スペアワード線選択信号が活性化された場合に
は、上記ワード線グループのすべてのワード線を非活性
状態とするようにしているので、装置全体での消費電力
を低減することができる。

この発明（請求項３）においては、スペア行デコーダ
を複数設けるだけでなく、該スペア行デコーダにより選
択制御される１グループのスペアワード線の数を、通常
の行デコーダにより選択制御される１グループのワード
線の数より少なくし、この際対応する１本のスペアワー
ド線を、対応する１本のワード線を選択するための信号
の数より少ない数の信号により選択するようにし、しか
もスペア行デコーダにより一括選択制御されるスペアワ
ード線の数を２本としているため、スペアワード線及び
それを選択するための信号線の本数の適正化により、冗
長回路の面積の増大を防止しつつ、異なる行デコーダ間
にて複数のワード線がショートした場合であってもこれ
を救済可能とすることができる。また、スペアワード線
を使用する場合には、当該スペアワード線が置換の範囲
とするすべてのワード線を非選択とするようにしている
ので、装置全体での消費電力を低減することができる。

この発明（請求項４）においては、スペア行デコーダ
を複数設けるだけでなく、該スペア行デコーダにより選
択制御される１グループのスペアワード線の数を、通常
の行デコーダにより選択制御される１グループのワード
線の数より少なくし、この際対応する１本のスペアワー
ド線を、対応する１本のワード線を選択するための信号
の数より少ない数の信号により選択するようにし、しか
もスペア行デコーダにより一括選択制御されるスペアワ
ード線の数を２本としているため、スペアワード線及び
それを選択するための信号線の本数の適正化により、冗
長回路の面積の増大を防止しつつ、異なる行デコーダ間
にて複数のワード線がショートした場合であってもこれ
を救済可能とすることができる。

また、スペア行選択手段を、スペア行デコーダととも
にサブデコーダを有する構成としているので、装置全体
での配線数の削減により装置の出力負荷を低減させるこ
とができる。さらに、スペアワード線を使用する場合に
は、当該スペアワード線が置換の範囲とするすべてのワ
ード線を非選択とするようにしているので、装置全体で
の消費電力を低減することができる。

〔実施例〕

以下、この発明の一実施例を図を用いて説明する。

第１図は、この発明の一実施例によるスペア行デコー
ダを２組備えた半導体記憶装置の構成を示すブロック図
である。

第１図の半導体記憶装置が第９図の半導体記憶装置と
相違するのは、スペア行デコーダ42に接続するスペアワ
ード線が第９図の半導体記憶装置では４ウェイデコード
方式の行デコーダと同数の４本であるのに比較して２本
になっている点、スペア行デコーダ42の数が２個（以下
42aと42bで区別する）となっている点、φ_XG,φ_XKサブ
デコード43、およびスペアワード線選択時にサブデコー
ド信号φ_X1〜φ_X4を不活性化し、スペア行デコーダ42を
活性化する信号▲▼または▲▼を発生
させるスペア行デコーダ選択信号発生回路44が新たに設
けられている点、φ_Ｘサブデコーダ回路45が異なってい
る点である。また第１図では、サブデコード信号φ_X1〜
φ_X4の発生が信号φ_Ｘを信号RA₀でデコードして信号φ
_XG,φ_XKを発生し、さらに信号RA₁でデコードしてφ_XGよ
りφ_X2,φ_X4を、φ_XKよりφ_X1,φ_X3を発生するように構
成されている点が異なっている。

正常デコーダが選択される場合については第９図に示
す半導体記憶装置と同様のため省略し、不良デコーダが
選択される場合の動作について説明する。

選択ワード線に不良があった場合、該ワード線を選択
する信号が出ると、スペア行デコーダ選択信号発生回路
44の中のリンクがスペア行デコーダ選択信号▲
▼，▲▼を“L"にする動作を行うように設定さ
れており、信号▲▼，▲▼が“L"にな
ることにより行デコーダ選択信号φ_X1〜φ_X4を不活性化
するため行デコーダ群11の中の行デコーダはすべて非選
択状態となり、代わりに信号▲▼または▲
▼が“L"になることによってスペア行デコーダ42が
活性化される。この時、φ_XG,φ_XK発生回路43により発
生された信号φ_XGもしくはφ_XKが入力されることによ
り、スペアワード線のいずれかが選択され活性化する。

次に個々の回路について説明する。

第２図は、第１図に含まれるメモリセルアレイ１およ
びその周辺部の詳細な構成を示すブロック図である。

ワードドライバ13aメモリセルアレイ１およびセンス
アンプ14a,列デコーダ19aに関しては、第12図に示す従
来例と同様である。第２図が第12図と相違するのは、ス
ペア行デコーダ42a,42bの構成が相違する点、１組のス
ペア行デコーダに接続するスペアワード線が２本である
ために、第12図に示す従来例と同じスペアワード線の数
で、２個のスペア行デコーダ42a,42bを搭載した点であ
る。このため、２個の行デコーダの間でのワード線の短
絡による不良の救済が可能となる。

第３図は、第２図におけるＡ−１の部分をさらに詳細
に示す図である。第３図において、ワードドライバ13a
は第13図に示すワードドライバ13aと同様にトランジス
タQ8,Q9,Q10からなる。行デコーダ11bは、第13図に示す
行デコーダ11aからリンクLN0を除去したものである。ス
ペア行デコーダ42aは、スペア行デコーダ選択信号▲
▼が入力する回路であり、スペア行デコーダ42b
についてもスペア行デコーダ選択信号▲▼が入
力する点が異なるだけで、回路構成はスペア行デコーダ
42aと同様である。

第３図において、信号▲▼，▲▼は
通常“H"の状態にあり、スペア行デコーダ42a,42bは不
活性状態にある。不良のワード線が存在する場合、該ワ
ード線を選択する信号が出ると、信号φ_X1〜φ_X4が不活
性状態となり、すべてのワード線が非選択状態となる。
一方、信号▲▼，▲▼のどちらかが
“L"となることにより、スペア行デコーダ42a,42bのど
ちらか一方が活性状態となる。例えば、信号▲
▼が“L"になったとすると、スペア行デコーダ42aが活
性状態となりノードN4が“H",ノードN5が“L"となる。
またこの時、必ず反転状態にあるスペアワード線選択信
号φ_XG,φ_XKのいずれか一方が“H"になっていることに
より、スペアワード線SWL1,SWL2のどちらか一方が不良
ワード線に代わり選択状態になる。

信号▲▼についても信号▲▼と同様
である。この場合は、スペアワード線SWL3かSWL4のいず
れか一方が選択される。

第４図はφ_XG,φ_XKサブデコーダ回路43を示す。図
中、Q40,Q42はＰチャネルトランジスタ、Q41,Q43,Q44,Q
45,Q46はＮチャネルトランジスタを表す。行アドレスバ
ッファで発生した信号▲▼が入力されると、ノー
ドN6が“L",ノードN7が“H"となる。そしてＮチャネル
トランジスタQ46は非導通状態となる。Ｎチャネルトラ
ンジスタQ44のゲートにはV_CCの電源電圧がかかっている
ため、ノードN8の電位はV_CC−V_thとなる。ここでV_thと
は、Ｎチャネルトランジスタのしきい値電圧を表す。こ
の状態にV_CC以上にブーストされた信号φ_Ｘが入力する
と、容量結合によりノードN8の電位が上昇することによ
り、ブーストされたスペアワード線選択信号φ_XGが出力
される。信号φ_XKについても同様に、信号▲▼の
反転信号RA₀が入力後、信号φ_Ｘが入力されることによ
り信号φ_XKが出力される。

第５図は、第１図のスペア行デコーダ選択信号発生回
路44の構成について示してある。図中、Q47,Q48,Q51,Q5
2,Q55,Q57,Q58,Q59はＰチャネルトランジスタ、Q49,Q5
0,Q53,Q54,Q56,Q60〜Q73はＮチャネルトランジスタを、
LN20〜LN33はリンク素子を表す。また、φ_Ｐはプリチャ
ージ信号▲▼の反転信号である。

第５図において、通常はリンクLN20〜LN33が接続され
ているため、アドレス信号RA₁〜▲▼のいずれか
が入力することにより、ＮチャネルトランジスタQ60〜Q
73のいずれかが導通状態になるため、ノードN9の電位は
“L"となり、スペア行コード選択信号▲▼は
“H"となっている。

不良ワード線が存在する場合、該不良ワード線を選択
するアドレス信号が入力するトランジスタに対応するリ
ンクをレーザビームにより予め溶断しておくと、該不良
ワード線を選択するアドレス信号がトランジスタQ60〜Q
73に入力してもノードN9の電位は下がらず“H"となるこ
とにより、スペア行コーダ選択信号▲▼は“L"
となる。

第５図はスペア行デコーダ選択信号▲▼につ
いて説明しているが、スペア行デコーダ選択信号▲
▼についても同様の回路構成である。

第６図は、第１図の半導体記憶装置に含まれるφ_Ｘサ
ブデコーダ45を示す回路図である。

図中、Q74,Q75,Q78,Q79,Q85はＰチャネルトランジス
タ、Q76,Q77,Q80,Q81,Q82,Q83,Q84,Q86,Q87,Q88,Q89は
Ｎチャネルトランジスタを表す。

通常、スペア行デコーダ選択信号▲▼，▲
▼ともに“H"のためノードN10は“L"となってお
り、アドレス信号RA₁が入力することによりノードN11は
“H",ノードN12は“L"になるためのトランジスタQ83,Q8
8は導通状態、トランジスタQ84,Q89は非導通状態とな
り、信号φ_XGが“H"であれば行デコーダ選択信号φ_X2が
“H"となり、信号φ_XKが“H"であれば行デコーダ選択信
号φ_X1が“H"となる。行デコーダ選択信号φ_X3,φ_X4に
ついても同様である。

ワード線不良が存在する場合、スペア行デコーダ選択
信号▲▼，▲▼のどちらか一方が“L"
になるため、ノードN10の電位は“H",ノードN11は“L",
ノードN12は“H"となり、すべての行デコーダ選択信号
φ_X1〜φ_X4が“L"となる。

ワード線不良が１個の行デコーダ内で起こった場合、
例えばメモリセルアレイとその周辺部の一部を示す第７
図中、d5,d6で表されるようなワード線の短絡による不
良ならば、スペア行デコーダとスペアワード線を示す第
８図においてスペア行デコーダ42a,42bのうちのどちら
か１個だけを設定することにより、救済が可能である。
また、第７図中、d7に表されるワード線WL2とWL3の短絡
不良ならば、第８図中のスペア行デコーダ42a,42bの両
方を設定することにより、救済が可能である。

ワード線不良が隣合う２個の行デコーダ間で起こった
場合の不良救済について以下に示す。

例えば、第７図中、d4に表されるようなワード線WL4
とWL5の短絡不良ならば、スペア行デコーダ42aにより行
デコーダ11b−ｊに接続するワード線WL4を、スペア行デ
コーダ42bにより行デコーダ11b−ｋに接続するワード線
WL5を救済することにより、不良救済が可能となる。

このように、本実施例では、複数のワード線WLと複数
のスペアワード線SWLとを備えた半導体記憶装置におい
て、ワード線WLを選択するための基本となる信号A₀〜A₇
と、最下位のビットで前記信号がデコードされた２組の
第１のサブデコード信号φ_XG,φ_XKと、前記最下位ビッ
トのすぐ上位のビットで前記第１のサブデコード信号φ
_XG,φ_XKの各々がデコードされた４組の第２のサブデコ
ード信号φ_X1〜φ_X4とを用いて、第２のサブデコード信
号φ_X1〜φ_X4が４ウェイ方式の４本のワード線WLの各々
に入力され、第１のサブデコード信号φ_XG,φ_XKがスペ
アワード線SWLの使用時に単位となって置換される２本
のスペアワード線SWLに入力されるようなデコード方式
を採るようにしたので、従来の半導体記憶装置と同じス
ペアワード線の本数で、２個の行デコーダにまたがる不
良を救済することが可能となり、装置の製造歩留りが高
くなる。

さらに、このような冗長構成を採ることにより、ダミ
ーワード線の選択が非常に簡単になる利点がある。例え
ば、ダミーリバーサル方式の場合、ダミーワード線は正
常デコーダが選択されるか、あるいはスペアデコーダが
選択されるかに関わらず、信号φ_XGによりダミーワード
線DWL_Gを、信号φ_XKによりダミーワード線DWL_Kを立下げ
るように構成すればよい。

なお、上記実施例では、２個のスペア行デコーダを２
個ともに行デコーダ群の片側に配置したが、１個ずつ行
デコーダ群の両側に配置してもよい。さらには、本発明
は４ウェイのみならず、それ以上のデコード方式であっ
ても適用できることは言うまでもない。

〔発明の効果〕

以上のように、この発明（請求項１）に係る半導体記
憶装置によれば、スペア行デコーダを複数設けるだけで
なく、該スペア行デコーダにより選択制御される１グル
ープのスペアワード線の数を、通常の行デコーダにより
選択制御される１グループのワード線の数より少なく
し、この際、対応する１本のスペアワード線を、対応す
る１本のワード線を選択するための信号の数より少ない
数の信号により選択するようにし、しかもスペア行デコ
ーダにより一括選択制御されるスペアワード線の数を２
本としたので、スペアワード線及びそれを選択するため
の信号線の本数の適正化により、冗長回路の面積の増大
を防止しつつ、複数本のワード線がショートした場合で
あってもこれを救済可能とすることができ、これによ
り、製造歩留りの飛躍的な向上を図ることができるとい
う効果がある。

この発明（請求項２）に係る半導体記憶装置によれ
ば、スペア行選択手段を複数設けるだけでなく、該スペ
ア行選択手段により選択制御される１グループのスペア
ワード線の数を、通常の行選択手段により選択制御され
る１グループのワード線の数より少なくし、この際、対
応する１本のスペアワード線を、対応する１本のワード
線を選択するための信号の数より少ない数の信号により
選択するようにし、しかもスペア行選択手段により一括
選択制御されるスペアワード線の数を２本としたので、
スペアワード線及びそれを選択するための信号線の本数
の適正化により、冗長回路の面積の増大を防止しつつ、
異なる行選択手段の間で複数本のワード線がショートし
た場合であってもこれを救済可能とすることができ、こ
れにより、製造歩留りの飛躍的な向上を図ることができ
る効果がある。

また、行選択手段をサブデコーダからの信号により動
作する構成としているので、装置全体での配線数の削減
により装置の出力負荷を低減させることができる効果も
ある。

さらに、スペアワード線選択信号が活性化された場合
には、上記ワード線グループのすべてのワード線を非活
性状態とするようにしているので、装置全体での消費電
力を低減することができる効果もある。

この発明（請求項３）に係る半導体記憶装置によれ
ば、スペア行デコーダを複数設けるだけでなく、該スペ
ア行デコーダにより選択制御される１グループのスペア
ワード線の数を、通常の行デコーダにより選択制御され
る１グループのワード線の数より少なくし、この際対応
する１本のスペアワード線を、対応する１本のワード線
を選択するための信号の数より少ない数の信号により選
択するようにし、しかもスペア行デコーダにより一括選
択制御されるスペアワード線の数を２本としたので、ス
ペアワード線及びそれを選択するための信号線の本数の
適正化により、冗長回路の面積の増大を防止しつつ、異
なる行デコーダ間にて複数本のワード線がショートした
場合であってもこれを救済可能とすることができ、これ
により、製造歩留りの飛躍的な向上を図ることができる
効果がある。

また、スペアワード線を使用する場合には、当該スペ
アワード線が置換の範囲とするすべてのワード線を非選
択とするようにしていることから、、装置全体での消費
電力を低減させることができる効果もある。

この発明（請求項４）に係る半導体記憶装置によれ
ば、スペア行デコーダを複数設けるだけでなく、該スペ
ア行デコーダにより選択制御される１グループのスペア
ワード線の数を、通常の行デコーダにより選択制御され
る１グループのワード線の数より少なくし、この際、対
応する１本のスペアワード線を、対応する１本のワード
線を選択するための信号の数より少ない数の信号により
選択するようにし、しかもスペア行デコーダにより一括
選択制御されるスペアワード線の数を２本としたので、
スペアワード線及びそれを選択するための信号線の本数
の適正化により、冗長回路の面積の増大を防止しつつ、
異なる行デコーダ間にて複数本のワード線がショートし
た場合であってもこれを救済可能とすることができ、こ
れにより、製造歩留りの飛躍的な向上を図ることができ
る効果がある。

また、スペア行選択手段を、スペア行デコーダととも
にサブデコーダを有する構成としているので、装置全体
での配線数の削減により装置の出力負荷を低減させるこ
とができる効果もある。

さらに、スペアワード線を使用する場合には、当該ス
ペアワード線が置換の範囲とするすべてのワード線を非
選択とするようにしているので、装置全体での消費電力
を低減することができる効果もある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の構
成を示すブロック図、第２図は第１図に示されるメモリ
セルアレイおよびその周辺部の詳細な構成を示す図、第
３図は第２図のＡ−１の部分のさらに詳細な構成を示す
回路図、第４図は第１図に示されるφ_XG,φ_XKサブデコ
ーダの具体的な回路図、第５図は第１図に示されるスペ
ア行デコーダ選択信号発生回路の具体的な回路図、第６
図は第１図に示されるφ_Ｘサブデコーダの具体的な回路
図、第７図，第８図はそれぞれこの発明の一実施例によ
る半導体記憶装置により救済され得る不良について説明
するための図、第９図は従来の半導体記憶装置の構成を
示すブロック図、第10図は第１図および第９図に示され
る行プリデコーダの主要部の詳細な構成を示す図、第11
図は第９図に示されるφ_Ｘサブデコーダの詳細な構成を
示す図、第12図は第９図に示されるメモリセルアレイお
よびその周辺部の詳細な構成を示す図、第13図は第12図
の主要部のさらに詳細な構成を示す回路図、第14図は第
12図に示される行デコーダおよびスペア行デコーダの具
体的な回路図、第15図は従来の半導体記憶装置の行デコ
ーダおよびスペア行デコーダの動作を説明するためのタ
イミングチャート図、第16図は従来の半導体記憶装置に
より救済され得る不良について説明するための図であ
る。 図において、11は行デコーダ群、42a,42bはスペア行デ
コーダ、Ｑはトランジスタ、WLはワード線、MCはメモリ
セル、SWLはスペアワード線、SMCはスペアメモリセルで
ある。 なお、図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 吉雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−29399（ＪＰ，Ａ) 特開 昭63−160095（ＪＰ，Ａ) 特開 昭61−77946（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】４本以上のワード線を１グループとする複
   数のワード線グループと、２本のスペアワード線を１グ
   ループとする複数のスペアワード線グループと、上記ワ
   ード線の各々及びスペアワード線の各々に対して設けら
   れ、対応するワード線及びスペアワード線をドライブす
   るワードドライバと、 上記複数のワード線グループそれぞれに対応して設けら
   れ、対応するワードドライバを制御する複数の行デコー
   ダと、 上記行デコーダを選択するプリ行デコーダと、 上記複数のスペアワード線グループそれぞれに対応して
   設けられ、対応するワードドライバを制御する複数のス
   ペア行デコーダとを備え、 不良があるワード線を選択するアドレス信号が入力され
   ると、上記行デコーダが制御する一グループのワード線
   のうちから対応するワード線を選択するために要する信
   号数より少ない信号数に基づいて、該当するスペア行デ
   コーダが制御する一グループのスペアワード線のうちか
   ら対応するスペアワード線を選択するように構成したこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】４本以上のワード線を１グループとする複
   数のワード線グループと、２本のスペアワード線を１グ
   ループとする複数のスペアワード線グループと、行アド
   レス信号の一部を受け、第１のサブデコード信号を出力
   する第１のサブデコーダと、 上記行アドレス信号を受け、スペアワード選択信号を出
   力するスペアワード選択信号発生手段と、 このスペアワード選択信号発生手段からのスペアワード
   選択信号によって、活性状態・非活性状態を制御される
   とともに、上記第１のサブデコーダからの第１のサブデ
   コード信号、及び上記第１のサブデコーダが受けた行ア
   ドレス信号の一部とは異なる上記アドレス信号の一部を
   受けて、活性状態にされた時、第２のサブデコード信号
   を出力する第２のサブデコーダと、 上記複数のワード線グループそれぞれに対応して設けら
   れ、上記第２のサブデコーダからの第２のサブデコード
   信号及び上記第１及び第２のサブデコーダがそれぞれ受
   けた行アドレス信号の一部とは異なる上記アドレス信号
   の一部を受け、対応したワード線グループのワード線を
   選択するとともに、上記スペアワード選択信号発生手段
   からのスペアワード選択信号が活性化された場合には上
   記ワード線グループの全てのワード線を非活性状態とす
   る複数の行選択手段と、 上記複数のスペアワード線グループそれぞれに対応して
   設けられ、上記スペアワード選択信号発生手段からのス
   ペアワード選択信号を受け、対応したスペアワード線グ
   ループのスペアワード線を選択するための複数のスペア
   行選択手段とを備え、 上記第１のサブデコード信号の信号数が、上記第２のサ
   ブデコード信号の信号数より少ないことを特徴とする半
   導体記憶装置。
3. 【請求項３】４本以上のワード線を１グループとする複
   数のワード線グループと、 ２本のスペアワード線を１グループとする複数のスペア
   ワード線グループと、 上記ワード線の各々及びスペアワード線の各々に対して
   設けられ、対応するワード線及びスペアワード線をドラ
   イブするワードドライバと、 上記複数のスペアワード線グループそれぞれに対応して
   設けられ、対応するワードライバを制御する複数の行デ
   コーダと、上記デコーダを選択するプリ行デコーダとを
   有してなり、対応したワード線グループのワード線を選
   択する行選択手段と、 上記複数のスペアワード線グループそれぞれ対応して設
   けられ、対応するワードドライバを制御する複数のスペ
   ア行デコーダを有してなり、上記行デコーダが制御する
   一グループのワード線のうちから対応するワード線を選
   択するために要する信号数より少ない信号数に基づい
   て、対応したスペアワード線グループのスペアワード線
   を選択するスペア行選択手段と、 不良があるワード線を選択するアドレス信号が入力され
   ると、上記スペア行選択手段がスペアワード線を選択
   し、上記行選択手段が当該スペアワード線が置換の範囲
   とするすべてのワード線を非選択とする信号を、上記ス
   ペア行選択手段及び上記行選択手段に出力する選択手段
   制御手段とを備えたことを特徴とする半導体記憶装置。
4. 【請求項４】４本以上のワード線を１グループとする複
   数のワード線グループと、 ２本のスペアワード線を１グループとする複数のスペア
   ワード線グループと、上記ワード線の各々及びスペアワ
   ード線の各々に対して設けられ、対応するワード線及び
   スペアワード線をドライブするワードドライバと、 上記複数のワード線グループそれぞれに対応して設けら
   れ、対応するワードドライバを一括制御する複数の行デ
   コーダと、上記行デコーダを選択するプリ行デコーダ
   と、上記行デコーダが制御するワードドライバのうち所
   定のものを選択する第２のサブデコーダとからなり、対
   応したワード線グループのワード線を選択するワード線
   選択手段と、 上記複数のスペアワード線グループそれぞれに対応して
   設けられ、対応するワードドライバを制御する複数のス
   ペア行デコーダと、上記スペア行デコーダを選択するス
   ペア行デコーダ選択手段と、上記スペア行デコーダが制
   御するワードドライバのうち所定のものを選択する第１
   のサブデコーダとからなり、上記行デコーダが制御する
   一グループのワード線のうちから対応するワード線を選
   択するために要する信号数より少ない信号数に基づい
   て、対応したスペアワード線グループのスペアワード線
   を選択するスペアワード線選択手段と、 不良があるワード線を選択するアドレス信号が入力され
   ると、上記スペアワード線選択手段がスペアワード線を
   選択させ、上記ワード線選択手段が当該スペアワード線
   が置換の範囲とするすべてのワード線を非選択とさせる
   信号を、上記スペアワード線選択手段及び上記ワード線
   選択手段に出力する選択手段制御手段とを備えたことを
   特徴とする半導体記憶装置。