JPH0748315B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0748315B2 JPH0748315B2 JP61307139A JP30713986A JPH0748315B2 JP H0748315 B2 JPH0748315 B2 JP H0748315B2 JP 61307139 A JP61307139 A JP 61307139A JP 30713986 A JP30713986 A JP 30713986A JP H0748315 B2 JPH0748315 B2 JP H0748315B2
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- decoder
- decoders
- memory cell
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にメモリセルア
レイの分割動作を行なう半導体記憶装置の冗長デコーダ
の構成に関するものである。
レイの分割動作を行なう半導体記憶装置の冗長デコーダ
の構成に関するものである。
第３図は選択的動作を行なう、例えば1Mビットダイナミ
ックMOS・RAMの従来例である。第４図はそのロウデコー
ダを示し、図において、401はメインデコーダ本体、402
〜405はサブデコーダであり、通常、ロウデコーダの場
合はワードドライバといわれるものである。第５図は冗
長ロウデコーダを示し、図において、501は冗長メイン
デコーダ本体、502〜505は冗長サブデコーダ（冗長ワー
ドドライバ）、506は冗長メインデコーダ本体501に入る
アドレス信号をプログラムすることによって所望のアド
レスを冗長デコーダと置換するためのアドレスセレクタ
である。また第６図はロウデコーダ（第４図）、冗長ロ
ウデコーダ（第５図）のそれぞれのサブデコーダに入力
されるアドレス信号φW0〜φW3の発生回路である。ここ
でφW0〜φW3はロウデコーダの場合はワード線駆動信号
という。またφＷはワード線駆動信号の発生タイミング
を決める信号である。
ックMOS・RAMの従来例である。第４図はそのロウデコー
ダを示し、図において、401はメインデコーダ本体、402
〜405はサブデコーダであり、通常、ロウデコーダの場
合はワードドライバといわれるものである。第５図は冗
長ロウデコーダを示し、図において、501は冗長メイン
デコーダ本体、502〜505は冗長サブデコーダ（冗長ワー
ドドライバ）、506は冗長メインデコーダ本体501に入る
アドレス信号をプログラムすることによって所望のアド
レスを冗長デコーダと置換するためのアドレスセレクタ
である。また第６図はロウデコーダ（第４図）、冗長ロ
ウデコーダ（第５図）のそれぞれのサブデコーダに入力
されるアドレス信号φW0〜φW3の発生回路である。ここ
でφW0〜φW3はロウデコーダの場合はワード線駆動信号
という。またφＷはワード線駆動信号の発生タイミング
を決める信号である。
近年、たとえばダイナミック型MOS・RAM等の高集積メモ
リ装置では、その高集積化の進展に伴い、低消費電力化
が望まれている。ダイナミック型MOS・RAMでは、その総
消費電流のうち、ビット線の充放電電流が占める割合が
大きい。そこで、各アクティブサイクルで、入力アドレ
スに関係するメモリセルアレイブロックのみを動作さ
せ、他は動作させないでビット線充放電電流を1/2,3/4
等に低減すること（以下、メモリセルアレイの分割動作
と称す）が行なわれている。
リ装置では、その高集積化の進展に伴い、低消費電力化
が望まれている。ダイナミック型MOS・RAMでは、その総
消費電流のうち、ビット線の充放電電流が占める割合が
大きい。そこで、各アクティブサイクルで、入力アドレ
スに関係するメモリセルアレイブロックのみを動作さ
せ、他は動作させないでビット線充放電電流を1/2,3/4
等に低減すること（以下、メモリセルアレイの分割動作
と称す）が行なわれている。
第３図に示すように、全メモリセルアレイは、ロウアド
レスRA8（８はアドレスの８ビット目であることを表わ
している），コラムアドレスCA8により図のように分割
されている。そして、これにおいて、たとえば外部ロウ
アドレス入力RA8＝０の場合にはRA8＝１に対応するブロ
ック（メモリセルアレイ＃3,＃4,＃7,＃８）は動作が不
要であり、これらに対してはワード線駆動信号φW0〜φ
W3が活性化されず、このため、メインデコーダ本体401,
501が活性化されてもサブデコーダ402〜405および502〜
505は活性化されない。
レスRA8（８はアドレスの８ビット目であることを表わ
している），コラムアドレスCA8により図のように分割
されている。そして、これにおいて、たとえば外部ロウ
アドレス入力RA8＝０の場合にはRA8＝１に対応するブロ
ック（メモリセルアレイ＃3,＃4,＃7,＃８）は動作が不
要であり、これらに対してはワード線駆動信号φW0〜φ
W3が活性化されず、このため、メインデコーダ本体401,
501が活性化されてもサブデコーダ402〜405および502〜
505は活性化されない。
また、冗長メインデコーダはアドレスセレクタ506のぶ
んだけ正規のメインデコーダより大きいので、第３図の
ごとく周辺回路部におかれることが多く、冗長デコーダ
選択線が冗長デコーダの数だけメモリセルの側面に必要
である。
んだけ正規のメインデコーダより大きいので、第３図の
ごとく周辺回路部におかれることが多く、冗長デコーダ
選択線が冗長デコーダの数だけメモリセルの側面に必要
である。
従来の冗長メモリセルを有する半導体記憶装置は以上の
ように構成されているので、冗長デコーダ選択線が冗長
デコーダの数だけ必要であり、冗長デコーダの数が増す
とチップサイズが増大するという問題点があった。
ように構成されているので、冗長デコーダ選択線が冗長
デコーダの数だけ必要であり、冗長デコーダの数が増す
とチップサイズが増大するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、冗長デコーダ数の増大によるチップサイズの
増大を防ぐことができる半導体記憶装置を得ることを目
的とする。
たもので、冗長デコーダ数の増大によるチップサイズの
増大を防ぐことができる半導体記憶装置を得ることを目
的とする。
この発明に係る半導体記憶装置は、同時には動作状態と
ならない複数のメモリセルアレイブロックの冗長サブデ
コーダと該冗長サブデコーダを制御する複数の冗長メイ
ンデコーダを１本の冗長デコーダ選択線により接続した
ものである。
ならない複数のメモリセルアレイブロックの冗長サブデ
コーダと該冗長サブデコーダを制御する複数の冗長メイ
ンデコーダを１本の冗長デコーダ選択線により接続した
ものである。
この発明においては、同時には動作状態とならない複数
のメモリセルアレイブロックの冗長サブデコーダと冗長
メインデコーダを１本の冗長デコーダ選択線で接続する
ので、冗長デコーダ選択線の数を少なくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防止ぐことが
できる。
のメモリセルアレイブロックの冗長サブデコーダと冗長
メインデコーダを１本の冗長デコーダ選択線で接続する
ので、冗長デコーダ選択線の数を少なくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防止ぐことが
できる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置であ
る1MビットダイナミックMOS・RAMを示す構成図であり、
第２図は本実施例装置の冗長デコーダを示す回路図であ
る。第２図において、201はRA8＝０のブロックの冗長メ
インデコーダ本体、202は冗長メインデコーダ本体201の
アドレスセレクタ、203及び204は同じくRA8＝１のブロ
ックの冗長メインデコーダ本体及びアドレスセレクタ、
205は冗長メインデコーダ本体201と203の出力を多重化
するためのマルチプレクサ、220はマルチプレクサ205の
出力に接続した冗長デコーダ選択線である。そして、上
記冗長メインデコーダ本体201,203,アドレスセレクタ20
2,204,マルチプレクサ205からなる部分が第１図の冗長
メインデコーダＡまたはＢである。また206〜209,210〜
213は冗長サブデコーダであり、206〜209は第１図に示
す冗長サブデコーダ＃１又は＃3,210〜213は第１図に示
す冗長サブデコーダ＃２又は＃４である。また、φW00
〜φW03は第６図のφW0〜φW3のRA8＝０に対応するも
の、φW10〜φW13は同じくRA8＝１に対応するものであ
る。
る1MビットダイナミックMOS・RAMを示す構成図であり、
第２図は本実施例装置の冗長デコーダを示す回路図であ
る。第２図において、201はRA8＝０のブロックの冗長メ
インデコーダ本体、202は冗長メインデコーダ本体201の
アドレスセレクタ、203及び204は同じくRA8＝１のブロ
ックの冗長メインデコーダ本体及びアドレスセレクタ、
205は冗長メインデコーダ本体201と203の出力を多重化
するためのマルチプレクサ、220はマルチプレクサ205の
出力に接続した冗長デコーダ選択線である。そして、上
記冗長メインデコーダ本体201,203,アドレスセレクタ20
2,204,マルチプレクサ205からなる部分が第１図の冗長
メインデコーダＡまたはＢである。また206〜209,210〜
213は冗長サブデコーダであり、206〜209は第１図に示
す冗長サブデコーダ＃１又は＃3,210〜213は第１図に示
す冗長サブデコーダ＃２又は＃４である。また、φW00
〜φW03は第６図のφW0〜φW3のRA8＝０に対応するも
の、φW10〜φW13は同じくRA8＝１に対応するものであ
る。
次に動作について説明する。
例えばRA8＝０の状態で冗長メインデコーダ本体201が選
択されると、冗長デコーダ選択線220が活性化される。
このとき冗長メインデコーダ本体203は非選択状態であ
る。そして、RA8＝０であるのでφW00〜φW03,φW10〜
φW13のうち、活性化されるのはφW00〜φW03のうちの
１本の信号線であって、冗長サブデコーダ210〜213は選
択状態とはならない。
択されると、冗長デコーダ選択線220が活性化される。
このとき冗長メインデコーダ本体203は非選択状態であ
る。そして、RA8＝０であるのでφW00〜φW03,φW10〜
φW13のうち、活性化されるのはφW00〜φW03のうちの
１本の信号線であって、冗長サブデコーダ210〜213は選
択状態とはならない。
同じくRA8＝１の状態で冗長メインデコーダ本体203が選
択されているときには冗長サブデコーダ206〜209は選択
状態にはならない。
択されているときには冗長サブデコーダ206〜209は選択
状態にはならない。
このように本実施例装置では、冗長メインデコーダ本体
201,203の出力をマルチプレクサ205を介して１本の冗長
デコーダ選択線220により対応する冗長サブデコーダ＃
１（206〜209），＃２（210〜213）に接続したので、従
来装置にて２本必要とした冗長デコーダ選択線を１本と
することができ、チップサイズを小さくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防ぐことがで
きる。
201,203の出力をマルチプレクサ205を介して１本の冗長
デコーダ選択線220により対応する冗長サブデコーダ＃
１（206〜209），＃２（210〜213）に接続したので、従
来装置にて２本必要とした冗長デコーダ選択線を１本と
することができ、チップサイズを小さくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防ぐことがで
きる。
なお、上記実施例では、ダイナミックRAMのロウデコー
ダについて説明したが、本発明はダイナミックRAMのコ
ラムデコーダやスタティックRAMに適用してもよく、同
様の効果を奏する。
ダについて説明したが、本発明はダイナミックRAMのコ
ラムデコーダやスタティックRAMに適用してもよく、同
様の効果を奏する。
以上のように、この発明の半導体記憶装置によれば、同
時には動作状態とならない複数のメモリセルアレイブロ
ックの冗長サブデコーダと該冗長サブデコーダを制御す
る複数の冗長メインデコーダを１本の冗長デコーダ選択
線により接続したので、チップサイズを小さくでき、冗
長デコーダ数の増大によるチップサイズの増大を防止す
ることができる効果がある。
時には動作状態とならない複数のメモリセルアレイブロ
ックの冗長サブデコーダと該冗長サブデコーダを制御す
る複数の冗長メインデコーダを１本の冗長デコーダ選択
線により接続したので、チップサイズを小さくでき、冗
長デコーダ数の増大によるチップサイズの増大を防止す
ることができる効果がある。
【図面の簡単な説明】 第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は本実施例装置の冗長メインデコーダ
及び冗長サブデコーダを示す回路図、第３図は従来の半
導体記憶装置を示す構成図、第４図は正規のメインデコ
ーダ及びサブデコーダを示す回路図、第５図は従来の半
導体記憶装置の冗長メインデコーダ及び冗長サブデコー
ダを示す回路図、第６図はサブデコーダに入力されるア
ドレス信号の発生回路を示す回路図である。 図において、201,203は冗長メインデコーダ本体、205は
マルチプレクサ、206〜209及び210〜213が冗長サブデコ
ーダ、220は冗長デコーダ選択線である。 なお図中同一符号は同一又は相当部分を示す。
す構成図、第２図は本実施例装置の冗長メインデコーダ
及び冗長サブデコーダを示す回路図、第３図は従来の半
導体記憶装置を示す構成図、第４図は正規のメインデコ
ーダ及びサブデコーダを示す回路図、第５図は従来の半
導体記憶装置の冗長メインデコーダ及び冗長サブデコー
ダを示す回路図、第６図はサブデコーダに入力されるア
ドレス信号の発生回路を示す回路図である。 図において、201,203は冗長メインデコーダ本体、205は
マルチプレクサ、206〜209及び210〜213が冗長サブデコ
ーダ、220は冗長デコーダ選択線である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 池田 勇人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 塚本 和宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭63−86192（ＪＰ，Ａ)
Claims (2)
- 【請求項１】それぞれ冗長メモリセル部を有する複数の
メモリセルアレイブロックと、 各アクティブサイクルで、入力アドレスに関係するメモ
リセルアレイブロックのみを動作させ、他のブロックを
非動作とする動作選択手段と、 各ブロックにて、不良メモリセルと冗長メモリセルとの
置換を行なう冗長サブデコーダと、 メモリセルアレイの外側に配置され、該冗長サブデコー
ダを冗長デコーダ選択線を介して制御する冗長メインデ
コーダとを備えた半導体記憶装置において、 同時には動作状態とならない複数のメモリセルアレイブ
ロックの冗長サブデコーダと該冗長サブデコーダを制御
する複数の冗長メインデコーダとを１本の冗長デコーダ
選択線により接続したことを特徴とする半導体記憶装
置。 - 【請求項２】上記冗長デコーダ選択線は、上記複数の冗
長メインデコーダ出力が入力される複数入力OR回路の出
力を、上記複数の冗長サブデコーダに接続するものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307139A JPH0748315B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
| US07/126,349 US4837747A (en) | 1986-11-29 | 1987-11-30 | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307139A JPH0748315B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160095A JPS63160095A (ja) | 1988-07-02 |
| JPH0748315B2 true JPH0748315B2 (ja) | 1995-05-24 |
Family
ID=17965500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307139A Expired - Fee Related JPH0748315B2 (ja) | 1986-11-29 | 1986-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748315B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2622254B2 (ja) * | 1987-02-24 | 1997-06-18 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPS6427100A (en) * | 1987-07-23 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Semiconductor memory device with redundant circuit |
| JP2999477B2 (ja) * | 1989-01-19 | 2000-01-17 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2547633B2 (ja) * | 1989-05-09 | 1996-10-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| JPH04184798A (ja) * | 1990-11-19 | 1992-07-01 | Sanyo Electric Co Ltd | カラム冗長回路 |
| JP2769659B2 (ja) * | 1991-09-19 | 1998-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1986
- 1986-12-22 JP JP61307139A patent/JPH0748315B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63160095A (ja) | 1988-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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