JPS63160095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63160095A JPS63160095A JP61307139A JP30713986A JPS63160095A JP S63160095 A JPS63160095 A JP S63160095A JP 61307139 A JP61307139 A JP 61307139A JP 30713986 A JP30713986 A JP 30713986A JP S63160095 A JPS63160095 A JP S63160095A
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- decoder
- decoders
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000002950 deficient Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、゛特にメモリセル
アレイの分割動作を行なう半導体記憶装置の冗長デコー
ダの構成に関するものである。
アレイの分割動作を行なう半導体記憶装置の冗長デコー
ダの構成に関するものである。
第３図は選択的動作を行なう、例えばＩＭビットダイナ
ミックＭＯ５−ＲＡＭの従来例である。
ミックＭＯ５−ＲＡＭの従来例である。
第４図はそのロウデコーダを示し、図において、４０１
はメインデコーダ本体、４０２〜４０５はサブデコーダ
であり、通常、ロウデコーダの場合はワードドライバと
いわれるものである。第５図は冗長ロウデコーダを示し
、図において、５０１は冗長メインデコーダ本体、５０
２〜５０５は冗長サブデコーダ（冗長ワードドライバ）
、５０６は冗長メインデコーダ本体５０１に入るアドレ
ス信号をプログラムすることによって所望のアドレスを
冗長デコーダと置換す息ためのアドレスセレクタである
。また第６図はロウデコーダ（第４図）、冗長ロウデコ
ーダ（第５図）のそれぞれのサブデコーダに入力される
アドレス信号φＷＯ〜φＷ３の発生回路である。ここで
φＷ０〜φＷ３はロウデコーダの場合はワード線駆動信
号という。またφＷはワード線駆動信号の発生タイミン
グを決める信号である。
はメインデコーダ本体、４０２〜４０５はサブデコーダ
であり、通常、ロウデコーダの場合はワードドライバと
いわれるものである。第５図は冗長ロウデコーダを示し
、図において、５０１は冗長メインデコーダ本体、５０
２〜５０５は冗長サブデコーダ（冗長ワードドライバ）
、５０６は冗長メインデコーダ本体５０１に入るアドレ
ス信号をプログラムすることによって所望のアドレスを
冗長デコーダと置換す息ためのアドレスセレクタである
。また第６図はロウデコーダ（第４図）、冗長ロウデコ
ーダ（第５図）のそれぞれのサブデコーダに入力される
アドレス信号φＷＯ〜φＷ３の発生回路である。ここで
φＷ０〜φＷ３はロウデコーダの場合はワード線駆動信
号という。またφＷはワード線駆動信号の発生タイミン
グを決める信号である。
近年、たとえばダイナミック型ＭＯ３−ＲＡＭ等の高集
積メモリ装置では、その高集積化の進展に伴い、低消費
電力化が望まれている。ダイナミック型ＭＯ３−ＲＡＭ
では、その総消費電流のうち、ビット線の充放電電流が
占める割合が大きい。
積メモリ装置では、その高集積化の進展に伴い、低消費
電力化が望まれている。ダイナミック型ＭＯ３−ＲＡＭ
では、その総消費電流のうち、ビット線の充放電電流が
占める割合が大きい。
そこで、各アクティブサイクルで、入力アドレスに関係
するメモリセルアレイブロックのみを動作させ、他は動
作させないでピッｌ−６ｍ充放を電流を１／２．３／４
等に低減すること（以下、メモリセルアレイの分割動作
と称す）が行なわれている。
するメモリセルアレイブロックのみを動作させ、他は動
作させないでピッｌ−６ｍ充放を電流を１／２．３／４
等に低減すること（以下、メモリセルアレイの分割動作
と称す）が行なわれている。
第３図に示すように、全メモリセルアレイは、ロウアド
レスＲＡｓ （８はアドレスの８ビツト目であること
を表わしている）、コラムアドレスＣＡ３により図のよ
うに分割されている。そして、これにおいて、たとえば
外部ロウアドレス人力ＲＡ＊＝０の場合にはＲＡ、＝１
に対応するブロック（メモリセルアレイ＃３．＃４．＃
７．＃８）は動作が不要であり、これらに対してはワー
ド線駆動信号φＷ０〜φＷ３が活性化されず、このため
、メインデコーダ本体４０１，５０１が活性化されても
サブデコーダ４０２〜４０５および５０２〜５０５は活
性化されない。
レスＲＡｓ （８はアドレスの８ビツト目であること
を表わしている）、コラムアドレスＣＡ３により図のよ
うに分割されている。そして、これにおいて、たとえば
外部ロウアドレス人力ＲＡ＊＝０の場合にはＲＡ、＝１
に対応するブロック（メモリセルアレイ＃３．＃４．＃
７．＃８）は動作が不要であり、これらに対してはワー
ド線駆動信号φＷ０〜φＷ３が活性化されず、このため
、メインデコーダ本体４０１，５０１が活性化されても
サブデコーダ４０２〜４０５および５０２〜５０５は活
性化されない。
また、冗長メインデコーダはアドレスセレクタ５０６の
ふんだけ正規のメインデコーダより大きいので、第３図
のごとく周辺回路部におかれることが多く、冗長デコー
ダ選択線が冗長デコーダの数だけメモリセルの側面に必
要である。
ふんだけ正規のメインデコーダより大きいので、第３図
のごとく周辺回路部におかれることが多く、冗長デコー
ダ選択線が冗長デコーダの数だけメモリセルの側面に必
要である。
従来の冗長メモリセルを有する半導体記憶装置は以上の
ように構成されているので、冗長デコーダ選択線が冗長
デコーダの数だけ必要であり、冗長デコーダの数が増す
とチップサイズが増大するという問題点があった。
ように構成されているので、冗長デコーダ選択線が冗長
デコーダの数だけ必要であり、冗長デコーダの数が増す
とチップサイズが増大するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、冗長デコーダ数の増大によるチップサイズの
増大を防ぐことができる半導体記憶装置を得ることを目
的とする。
たもので、冗長デコーダ数の増大によるチップサイズの
増大を防ぐことができる半導体記憶装置を得ることを目
的とする。
この発明に係る半導体記憶装置は、同時には動作状態と
ならない複数のメモリセルアレイブロックの冗長サブデ
コーダと該冗長サブデコーダを制御する複数の冗長メイ
ンデコーダを１本の冗長デコーダ選択線により接続した
ものである。
ならない複数のメモリセルアレイブロックの冗長サブデ
コーダと該冗長サブデコーダを制御する複数の冗長メイ
ンデコーダを１本の冗長デコーダ選択線により接続した
ものである。
この発明においては、同時には動作状態とならない複数
のメモリセルアレイブロックの冗長サブデコーダと冗長
メインデコーダを１本の冗長デコーダ選択線で接続する
ので、冗長デコーダ選択線の数を少なくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防止ぐことが
できる。
のメモリセルアレイブロックの冗長サブデコーダと冗長
メインデコーダを１本の冗長デコーダ選択線で接続する
ので、冗長デコーダ選択線の数を少なくでき、冗長デコ
ーダ数の増大によるチップサイズの増大を防止ぐことが
できる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置であ
るＩＭビットダイナミックＭＯ３−ＲＡＭを示す構成図
であり、第２図は本実施例装置の冗長デコーダを示す回
路図である。第２図において、２０１はＲＡ ａ ”
Ｏのブロックの冗長メインデコーダ本体、２０２は冗長
メインデコーダ本体２０１のアドレスセレクタ、２０３
及び２０４は同じ＜ＲＡｌｌ＝１のブロックの冗長メイ
ンデコーダ本体及びアドレスセレクタ、２０５は冗長メ
インデコーダ本体２０１と２０３の出力を多重化するた
めのマルチプレクサ、２２０はマルチプレクサ２０５の
出力に接続した冗長デコーダ選択線である。そして、上
記冗長メインデコーダ本体２０１．２０３．アドレスセ
レクタ２０２，２０４、マルチプレクサ２０５からなる
部分が第１図の冗長メインデコーダＡまたはＢである。
るＩＭビットダイナミックＭＯ３−ＲＡＭを示す構成図
であり、第２図は本実施例装置の冗長デコーダを示す回
路図である。第２図において、２０１はＲＡ ａ ”
Ｏのブロックの冗長メインデコーダ本体、２０２は冗長
メインデコーダ本体２０１のアドレスセレクタ、２０３
及び２０４は同じ＜ＲＡｌｌ＝１のブロックの冗長メイ
ンデコーダ本体及びアドレスセレクタ、２０５は冗長メ
インデコーダ本体２０１と２０３の出力を多重化するた
めのマルチプレクサ、２２０はマルチプレクサ２０５の
出力に接続した冗長デコーダ選択線である。そして、上
記冗長メインデコーダ本体２０１．２０３．アドレスセ
レクタ２０２，２０４、マルチプレクサ２０５からなる
部分が第１図の冗長メインデコーダＡまたはＢである。
また２０６〜２０９．２１０〜２１３は冗長サブデコー
ダであり、２０６〜２０９は第１図に示す冗長サブデコ
ーグ＃１又は６３．２１０〜２１３は第１回に示す冗長
サブデコーダ＃２又は＃４である。また、φＷｏ０〜φ
ＷＯｆｆは第６図のφＷ０〜φＷ３のＲＡ、＝０に対応
するもの、φＷＩＧ〜φＷ１２は同じくＲＡｓ ＝１に
対応するものである。
ダであり、２０６〜２０９は第１図に示す冗長サブデコ
ーグ＃１又は６３．２１０〜２１３は第１回に示す冗長
サブデコーダ＃２又は＃４である。また、φＷｏ０〜φ
ＷＯｆｆは第６図のφＷ０〜φＷ３のＲＡ、＝０に対応
するもの、φＷＩＧ〜φＷ１２は同じくＲＡｓ ＝１に
対応するものである。
次に動作について説明する。
例えばＲＡ ｓ ” ０の状態で冗長メインデコーダ本
体２０１が選択されると、冗長デコーダ選択線２２０が
活性化される。このとき冗長メインデコーダ本体２０３
は非選択状態である。そして、ＲＡＩｌ＝Ｏであるので
φＷ０゜〜φｗｏ３． φＷｌ（１〜φＷＩｆｆのう
ち、活性化されるのはφＷ０゜〜φＷｏ３のうちの１本
の信号線であって、冗長サブデコーダ２１０〜２１３は
選択状態とはならない。
体２０１が選択されると、冗長デコーダ選択線２２０が
活性化される。このとき冗長メインデコーダ本体２０３
は非選択状態である。そして、ＲＡＩｌ＝Ｏであるので
φＷ０゜〜φｗｏ３． φＷｌ（１〜φＷＩｆｆのう
ち、活性化されるのはφＷ０゜〜φＷｏ３のうちの１本
の信号線であって、冗長サブデコーダ２１０〜２１３は
選択状態とはならない。
同じ＜ ＲＡｓ ＝ １の状態で冗長メインデコーダ本
体２０３が選択されているときには冗長サブデコーダ２
０６〜２０９は選択状態にはならない。
体２０３が選択されているときには冗長サブデコーダ２
０６〜２０９は選択状態にはならない。
このように本実施例装置では、冗長メインデコーダ本体
２０１，２０３の出力をマルチプレクサ２０５を介して
１本の冗長デコーダ選択線２２０により対応する冗長サ
ブデコーダ＃１（２０６〜２０９）、＃２ （２１０〜
２１３）に接続したので、従来装置にて２本必要とした
冗長デコーダ選択線を１本とすることができ、チップサ
イズを小さくでき、冗長デコーダ数の増大によるチップ
サイズの増大を防ぐことができる。
２０１，２０３の出力をマルチプレクサ２０５を介して
１本の冗長デコーダ選択線２２０により対応する冗長サ
ブデコーダ＃１（２０６〜２０９）、＃２ （２１０〜
２１３）に接続したので、従来装置にて２本必要とした
冗長デコーダ選択線を１本とすることができ、チップサ
イズを小さくでき、冗長デコーダ数の増大によるチップ
サイズの増大を防ぐことができる。
なお、上記実施例では、ダイナミックＲＡＭのロウデコ
ーダについて説明したが、本発明はダイナミックＲＡＭ
のコラムデコーダやスタティックＲＡＭに適用してもよ
く、同様の効果を奏する。
ーダについて説明したが、本発明はダイナミックＲＡＭ
のコラムデコーダやスタティックＲＡＭに適用してもよ
く、同様の効果を奏する。
以上のように、この発明の半導体記憶装置によれば、同
時には動作状態とならない複数のメモリセルアレイブロ
ックの冗長サブデコーダと該冗長サブデコーダを制御す
る複数の冗長メインデコーダを１本の冗長デコーダ選択
線により接続したので、チップサイズを小さくでき、冗
長デコーダ数の増大によるチップサイズの増大を防止す
ることができる効果がある。
時には動作状態とならない複数のメモリセルアレイブロ
ックの冗長サブデコーダと該冗長サブデコーダを制御す
る複数の冗長メインデコーダを１本の冗長デコーダ選択
線により接続したので、チップサイズを小さくでき、冗
長デコーダ数の増大によるチップサイズの増大を防止す
ることができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は本実施例装置の冗長メインデコーダ
及び冗長サブデコーダを示す回路図、第３図は従来の半
導体記憶装置を示す構成図、第４図は正規のメインデコ
ーダ及びサブデコーダを示す回路図、第５図は従来の半
導体記憶装置の冗長メインデコーダ及び冗長サブデコー
ダを示す回路図、第６図はサブデコーダに入力されるア
ドレス信号の発生回路を示す回路図である。 図において、２０１．２０３は冗長メインデコーダ本体
、２０５はマルチプレクサ、２０６〜２０９及び２１０
〜２１３が冗長サブデコーダ、２２０は冗長デコーダ選
択線である。 なお図中同一符号は同−又は相当部分を示す。
す構成図、第２図は本実施例装置の冗長メインデコーダ
及び冗長サブデコーダを示す回路図、第３図は従来の半
導体記憶装置を示す構成図、第４図は正規のメインデコ
ーダ及びサブデコーダを示す回路図、第５図は従来の半
導体記憶装置の冗長メインデコーダ及び冗長サブデコー
ダを示す回路図、第６図はサブデコーダに入力されるア
ドレス信号の発生回路を示す回路図である。 図において、２０１．２０３は冗長メインデコーダ本体
、２０５はマルチプレクサ、２０６〜２０９及び２１０
〜２１３が冗長サブデコーダ、２２０は冗長デコーダ選
択線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）それぞれが冗長メモリセル部を有する複数のメモ
リセルアレイブロックと、 各アクティブサイクルで、入力アドレスに関係するメモ
リセルアレイブロックのみを動作させ、他のブロックを
非動作とする動作選択手段と、各ブロックにて、不良メ
モリセルと冗長メモリセルとの置換を行なう冗長サブデ
コーダと、メモリセルアレイの外側に配置され、該冗長
サブデコーダを冗長デコーダ選択線を介して制御する冗
長メインデコーダとを備えた半導体記憶装置において、 同時には動作状態とならない複数のメモリセルアレイブ
ロックの冗長サブデコーダと該冗長サブデコーダを制御
する複数の冗長メインデコーダとを１本の冗長デコーダ
選択線により接続したことを特徴とする半導体記憶装置
。 - （２）上記冗長デコーダ選択線は、上記複数の冗長メイ
ンデコーダ出力が入力される複数入力ＯＲ回路の出力を
、上記複数の冗長サブデコーダに接続するものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307139A JPH0748315B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
| US07/126,349 US4837747A (en) | 1986-11-29 | 1987-11-30 | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307139A JPH0748315B2 (ja) | 1986-12-22 | 1986-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160095A true JPS63160095A (ja) | 1988-07-02 |
| JPH0748315B2 JPH0748315B2 (ja) | 1995-05-24 |
Family
ID=17965500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307139A Expired - Fee Related JPH0748315B2 (ja) | 1986-11-29 | 1986-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748315B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206998A (ja) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPS6427100A (en) * | 1987-07-23 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Semiconductor memory device with redundant circuit |
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02294999A (ja) * | 1989-05-09 | 1990-12-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03272099A (ja) * | 1990-03-22 | 1991-12-03 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| JPH04184798A (ja) * | 1990-11-19 | 1992-07-01 | Sanyo Electric Co Ltd | カラム冗長回路 |
| JPH05198199A (ja) * | 1991-09-19 | 1993-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
-
1986
- 1986-12-22 JP JP61307139A patent/JPH0748315B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206998A (ja) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPS6427100A (en) * | 1987-07-23 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Semiconductor memory device with redundant circuit |
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| US5504713A (en) * | 1989-05-09 | 1996-04-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| US5982678A (en) * | 1989-05-09 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| US6075732A (en) * | 1989-05-09 | 2000-06-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| JPH03272099A (ja) * | 1990-03-22 | 1991-12-03 | Toshiba Corp | 半導体記憶装置の冗長回路 |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| JPH04184798A (ja) * | 1990-11-19 | 1992-07-01 | Sanyo Electric Co Ltd | カラム冗長回路 |
| JPH05198199A (ja) * | 1991-09-19 | 1993-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748315B2 (ja) | 1995-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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