JP3035956B2

JP3035956B2 - 書込みマスク可能な半導体メモリ装置

Info

Publication number: JP3035956B2
Application number: JP2046124A
Authority: JP
Inventors: 和宏中田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-27
Filing date: 1990-02-26
Publication date: 2000-04-24
Anticipated expiration: 2015-04-24
Also published as: JPH02289992A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は書込みマスク可能な半導体メモリ装置、特に
ペレットを共用し、１ビット入出力モード構成と多ビッ
ト入出力モード構成とで切換使用できる書込みマスク可
能な半導体メモリ装置に関する。

〔従来の技術〕

近年、半導体メモリ装置の開発製造工期を短縮するた
めに、同一容量の半導体メモリ装置に対して１ビット入
出力モード構成（以下、１ビット構成と略す）と多ビッ
ト入出力モード構成（以下、多ビット構成と略す）との
双方に必要な回路を同一ペレット上に配置しておき、ポ
ンディングやマスクの切換えにより構成を変える技法を
採用することが一般的になってきている。このような技
法は、また、１ビット構成で使用する半導体メモリ装置
であっても、テスト時においては多ビット構成とするこ
とにより、高集積化に伴って問題化したテスト時間を短
縮するのに有効である。

多ビット構成の半導体メモリ装置にあっては、例えば
CRT等の画像用RAMとして用いられる場合のように、ビッ
ト毎にそれへの情報書込を無効化できる、すなわち書込
みマスクできるメモリ書込みマスク機能を必要とするこ
とが多い。

第９図は従来のこの種の書込みマスク可能な半導体メ
モリ装置について書込み動作に関連する部分のみをブロ
ック図で示している。

メモリセルアレイS1は４ビット構成時に同時動作が可
能なように４分割されている。ロウデコーダS2とカラム
デコーダS3は、それぞれ列アドレスストローブ信号▲
▼と行アドレスストローブ信号▲▼に応答し
て、１ビット構成時または４ビット構成時の入力アドレ
ス信号を解読して、メモリセルアレイS1の列アドレス線
と行アドレス線を駆動する。

メモリセルアレイS1においては、行アドレス側として
ワード線が、列アドレス側にビット線が配置され、付勢
されたワード線に接続されたメモリセルが選択されたビ
ット線を介してデータの授受を行なう。

ライトアンプ101〜104は、このようにして選択された
メモリセルにデータを書き込むためのものであり、４ビ
ット構成時に備えて４個設けられている。

セレクタ70は、制御信号Φ３が「０」のとき、すなわ
ち１ビット構成時には、入力アドレス信号A₁およびA₂に
より４本のライトデータ線WD1〜WD4の内のいずれか１本
を選択して、ライトデータ線WD5と接続する。また、制
御信号Φ３が「１」のとき、すなわち４ビット構成時に
は、ライトデータ線WD5をライトデータ線WD1〜WD4のい
ずれにも接続させないように動作する。

なお、制御信号Φ３は、１ビット構成時と４ビット構
成時の切換に応じて半導体メモリ装置内で発生する。

ライトデータ入力回路60は、データ取りこみ用の制御
信号Φ２に応答して×１構成時データ入力端子50から入
力するライトデータをライトデータ線WD5に供給する。
４つのライトデータ入力回路31〜34のそれぞれは、制御
信号Φ２に応答して、×４構成時データ入力端子201〜2
04から入力するライトデータをライトデータ線WD1〜WD4
に供給する。

４つのライトマスクデータ入力回路41〜44のそれぞれ
は、ライトマスクデータ取り込み用の制御信号Φ１に応
答して×４構成時データ入力端子201〜204から入力する
ライトマスクデータをライトマスクデータ線MD1〜MD4に
供給する。ライトマスクデコーダ80は、制御信号Φ３が
「０」のときは入力アドレス信号A₁およびA₂を解読して
４本のライトアンプイネーブル信号線E1〜E4の内の１本
だけを「１」とし、制御信号Φ３が「１」のときはライ
トアンプイネーブル信号線E1〜E4のすべてを「１」とす
る。

第10図は上記ライトマスクデコーダ80の論理ゲート構
成を示す。制御信号Φ３が「１」のときは、４つの２入
力ORゲートG1のすべてが「１」を出力するので、４本の
ライトアンプイネーブル信号線E1〜E4のすべてが「１」
となる。一方、制御信号Φ３が「０」のときには、４つ
の２入力ANDゲートG2の出力が、そのままライトアンプ
イネーブル信号線E1〜E4に出力される。４つの２入力AN
DゲートG2と２つのインバータG3は、入力アドレス信号A
₁およびA₂を解読して、１つの２入力ANDゲートG2のみが
「１」、他の２入力ATDゲートG2は「０」を出力する。

さて、第９図において、１ビット構成時には制御信号
Φ３は「０」となり、ライトマスクデコーダ80により入
力アドレス信号A₁,A2に応じてライトアンプイネーブル
信号線E1〜E4の内のいずれか１つが「１」とされ、それ
に接続されているライトアンプ（たとえば101）だけが
活性化される。そして、セレクタ70により、この活性化
されたライトアンプ101に接続したライトデータ線WD1と
ライトデータ線WD5とが接続され、ライトデータ線WD5の
データが、活性化されたライトアンプ101によりメモリ
セルに書き込まれる。

また、４ビット構成時には、制御信号Φ３が「１」と
なり、ライトアンプイネーブル信号線E1〜E4がすべて
「１」となってすべてのライトアンプ101〜104が活性化
される。そしてこの時、ライトマスクデータ線MD1〜MD4
が「１」であれば、同一ビットのライトアンプ101〜104
に接続されて対の関係となっているライトデータ線WD1
〜WD4のデータがメモリセルに書き込まれる。一方、ラ
イトマスクデータ線MD1〜MD4が「０」であれば、ライト
データ線WD1〜WD4のデータはメモリセルに書き込まれ
ず、ライトマスクがかかる。

〔発明が解決しようとする課題〕

上述した従来の書込みマスク可能な半導体メモリ装置
においては、書込みマスクは、半導体メモリ装置内でア
ドレス選択を受けることがないライトマスクデータと、
半導体メモリ装置内でアドレス選択されるライトアンプ
イネーブル信号とをライトアンプに入して実行される。

従って、ライトアンプに対する制御用信号線が多く、
また半導体メモリ装置のレイアウト設計上、ライトアン
プはライトマスクデータ入力回路およびライトマスクデ
コーダとは相当に離れて配置される。このため配線用の
面積が大きくなるので、半導体メモリ装置の小型化を図
る上で大きな障害となっている。さらに、配線用の面積
が大きくなると、寄生容積も増大するので作動性能向上
を図る上でも問題となっている。

従って、本発明の第１の目的は、配線用の面積を減少
化した半導体メモリ装置を提供することである。

また、本発明の第２の目的は、装置の小型化を図るこ
とができる半導体メモリ装置を提供することである。

また、本発明の第３の目的は、作動性能向上を図るこ
とができる半導体メモリ装置を提供することである。

〔課題を解決するための手段〕

本発明の書込み可能な半導体メモリ装置は、ペレット
を共用し、１ビット入出力モードと多ビット入出力モー
ドとで切換使用でき、かつ書込みマスク可能な半導体メ
モリ装置において、メモリセルアレイと、前記メモリセルアレイへのデータ書込みを行なうライ
トアンプと、前記ライトアンプに接続されてライトデー
タを供給するライトデータ線と、前記ライトアンプに接
続されてライトアンプの活性化を制御するためのライト
アンプイネーブル信号線と、前記多ビット入出力モード構成時にビット毎の書込み
マスク指定を行なうライトマスクデータを外部から受け
る受信手段と、前記受信手段および前記ライトアンプイ
ネーブル信号線に接続され前記ライトマスクデータを前
記ライトイネーブル信号線に供給する供給手段とを含
む。

本発明の書込み可能な半導体メモリ装置は、上述の書
込みマスク可能な半導体メモリ装置において、前記メモ
リセルアレイは複数個のメモリセルアレイ部に空間的に
分割され、前記ライトアンプは前記メモリセルアレイ部
と同数で各メモリセルアレイの近傍にそれぞれ配置さ
れ、前記ライトデータ線および前記ライトアンプイネー
ブル信号線は複数のライトアンプの各々に別々に接続さ
れ、前記受信手段は前記ライトアンプイネーブル信号線
と同数の２値情報を有するライトマスクデータを外部か
ら受け、前記供給手段は前記受信手段の近傍に配置され
ることを特徴とする。

本発明の書込み可能な半導体メモリ装置は、好ましく
は上述の書込みマスク可能な半導体メモリ装置におい
て、前記１ビット入出力モード構成と前記多ビット入出
力モード構成の別を指定する制御信号に応答して、前記
１ビット入出力モード構成時に前記ライトアンプイネー
ブル信号線の１つを選択し前記多ビット入出力モード構
成時に前記ライトマスクデータを前記ライトアンプイネ
ーブル信号線に出力する選択回路を有する。

本発明の書込みマスク可能な半導体メモリ装置は、好
ましくは上述の書込みマスク可能な半導体メモリ装置に
おいて、前記選択回路は前記１ビット入出力モード構成
時には外部から供給されるアドレス信号を解読して前記
ライトアンプイネーブル信号線の１つを活性化し前記多
ビット入出力モード構成時には前記受信手段からの前記
ライトマスクデータをそのまま前記ライトアンプイネー
ブル信号線に出力するライトマスクデコーダを有する。

本発明の書込みマスク可能な半導体メモリ装置は、更
に好ましくは上述の書込みマスク可能な半導体メモリ装
置において、前記選択回路は、前記１ビット入出力モー
ド構成時に、外部から供給されるアドレス信号を解読し
て出力の１つを活性化するライトマスクデコーダと、前記１ビット入出力モード構成時に、前記活性化され
た出力を前記ライトアンプイネーブル信号線に送出し、
前記多ビット入出力モード構成時に前記受信手段からの
ライトマスクデータをそのまま前記ライトアンプイネー
ブル信号線に送出するセレクタとを有する。

〔実施例〕

本発明の実施例の説明の前に、半導体メモリ装置の１
ビット構成と多ビット構成の接続切換え及びライトマス
ク機能について一般的な説明を行なう。

第７図（Ａ）および（Ｂ）は、共通のペレットを使用
し、外部端子とリードフレームとの接続を切換えること
によって、それぞれ１ビット構成（同図（Ａ））および
多ビット構成（同図（Ｂ））とすることができる半導体
メモリ装置のピン配置を示す。

第７図（Ａ）において、ピン９からピン12,ピン14か
らピン18,ピン22およびピン５に加えられるアドレス入
力信号A₀〜A₁₀は、ピン24に加えられる行アドレススト
ローブ信号▲▼とピン３に加えられる列アドレス
ストローブ信号▲▼とによって時系列的に有効化
され、メモリセルアレイの行アドレスと列アドレスとな
る。ピン２に加えられるライトアンプイネーブル信号▲
▼はメモリセルアレイへの書込み動作とメモリセル
アレイからの読出し動作の別を指示する。書込み動作の
場合にはピン１に加えられるデータ入力信号DINがメモ
リセルアレイに書込まれ、また読出し動作の場合にはメ
モリセルアレイからピン25にデータ出力信号DOUTが読出
される。この結果、10²²アドレス×１ビットの１ビット
構成の半導体メモリ装置となる。

第７図（Ｂ）においては、図面における上半部のピン
配置が第７図（Ａ）と異なっている。すなわち、ピン22
Bは出力イネーブル信号▲▼用に取替えられたため
アドレス入力信号はA₀〜A₉の10ビットとなる。しかし、
第７図（Ａ）のデータ入力信号DINとデータ出力信号DOU
Tの各端子1,25は入出力に共用され、４つのデータ入出
力信号I/O₁〜I/O₄用の端子1B,2B,24Bおよび25Bを設ける
ことにより、同時に４ビットの入出力が可能となってい
る。書込み動作と読出し動作の別は出力イネーブル信号
▲▼（ピン22B）により指定される。この結果、10
²⁰×４ビットの多ビット構成の半導体メモリ装置とな
る。

以上のような１ビット構成と多ビット構成は、半導体
メモリ装置のピンに対するリードフレームの接続換えの
みによって行なえ、内部構成には何らの変更も伴うこと
はない。

次に、第８図を用いてライトマスク機能につき説明す
る。

なお、×４構成時データ入力端子とは、第７図（Ｂ）
に示した４ビット構成の半導体メモリ装置におけるデー
タ入出力信号のピン1B,2B,24Bおよび25Bに相当し、ここ
では書込み動作を説明しているためデータ入力端子とし
ている。

まず制御信号Φ１が「１」から「０」になるときに半
導体メモリ装置の×４構成時データ入力端子に印加され
た信号DATAをライトマスクデータとしてラッチする。ま
た、制御信号Φ２が「１」から「０」となるときに半導
体メモリ装置の×４構成時データ入力端子に印加された
信号DATAを書き込み用のライトデータとしてラッチす
る。そして、同一入力端子に入力されたライトマスクデ
ータが「１」ならばライトデータをメモリセルに書き込
み、「０」ならば書き込みを行わない。このライトマス
ク機能はデータの各ビット毎に機能し多ビット入出力構
成の半導体メモリ装置でなければ意味を持たない。

次に、本発明の実施例について説明する。

第１図は本発明の第１の実施例に係る半導体メモリ装
置を示すブロック図である。尚、先に説明した従来例と
同一の部分には同一符号を付して重複する説明を省略
し、特徴部分についてのみ説明する。

また、本半導体メモリ装置を４メガメモリに適用すれ
ばそのピン配置とライトマスク機能は、それぞれ第７図
と第８図に示したとおりである。

本実施例においては、ライトマスクデータ入力回路41
〜44からのライトマスクデータ線MD1〜MD4をライトマス
クデコーダ90に接続し、このライトマスクデコーダ90か
らライトアンプ111〜114に至るライトアンプイネーブル
信号線E1〜E4によりライトマスクデータMD1〜MD4をライ
トアンプ111〜114に入力するようにしている。すなわ
ち、ライトマスクデータ線MD1〜MD4とライトアンプイネ
ーブル信号線E1〜E4とをライトマスクデコーダ90を介し
て直列接続するのである。

ライトマスクデコーダ90は、１ビット構成時には入力
アドレス信号A₁およびA₂を解読してライトアンプイネー
ブル信号線E1〜E4の内の１本を選択して「１」を出力
し、４ビット構成時には入力アドレス信号A₁およびA₂の
値の如何に拘わらず常にライトアンプイネーブル信号線
E1〜E4にライトマスクデータMD1〜MD4を出力する。

この結果、ライトアンプ111〜114は、ライトアンプイ
ネーブル信号線E1〜E4のみによって制御される。そし
て、この制御は第９図におけるライトマスクデータ線MD
1〜MD4とライトアンプイネーブル信号線E1〜E4とによる
直接制御と同論理の下に働く。

第２図にライトマスクデコーダ90の論理ゲート構成を
示す。同図中、G4は３入力ANDゲートであり、他の構成
要素は第10図に示したと同一である。同図から明らかな
ように、デコーダ90は、制御信号Φ３が「１」の時にラ
イトアンプイネーブル信号線E1〜E4にライトマスクデー
タ線MD1〜MD4の値を出力し、制御信号Φ３が「０」の時
は入力アドレス信号A₁,A₂の値によりE1〜E4のうちの１
だけに「１」を出力し他は「０」となる。

すなわち、第１図において、４ビット構成時には制御
信号Φ３が「１」となり、ライトマスクデータ線MD1〜M
D4が「１」であればライトマスクデコーダ90を介して対
応するライトアンプイネーブル信号線E1〜E4も「１」と
なって対となるライトデータ線WD1〜WD4のデータが活性
化されたライトアンプ111〜114によりメモリセルS1に書
き込まれる。

また、制御信号Φ３が「１」であってもライトマスク
データ線MD1〜MD4が「０」であれば、ライトマスクデコ
ーダ90を介して対応するライトアンプイネーブル信号線
E1〜E4も「０」となり、ライトデータ線WD1〜WD4のデー
タはメモリセルに書き込まれず、ライトマスクがかか
る。

一方、１ビット構成時には制御信号Φ３は「０」とな
り、入力アドレス信号A₁,A₂によりライトアンプイネー
ブル信号線E1〜E4の内のいずれか１つが「１」となり、
接続されるライトアンプ（たとえば111）が１台だけ活
性化される。そして、セレクタ70により、このライトア
ンプ111に接続されるライトデータ線WD1にライトデータ
線WD5が接続され、ライトデータ線WD5のデータがメモリ
セルに書き込まれる。

第３図は第１図の４メガDRAMの共通ペレット上の回路
レイアウトを示す。本図は現実の製品の概略を示すが、
長辺と短辺の寸法比率はほぼ実製品と同じである（説明
に用いない端子は図示を省略）。本例では、16個のメモ
リセルアレイS110およびこれと同数のライトアンプ110
に分割されている。従って、１ビット構成時には、セレ
クタ70は入力アドレス信号A₁,A₂により４つのライトア
ンプを同時に選択し、さらに他の２つの入力アドレス信
号（明示は省略）により最終的に１つのライトアンプを
選択する。

ライトアンプ110がメモリセルアレイS110の両側にペ
レットの長辺に沿って均等配置されている。ペレットの
右側短辺には、×１構成時データ入力端子1a,×４構成
時データ入力端子1b,2b,24b,25b,ライトデータ入力回路
60,一体化されたライトデータ入力回路30とライトマス
クデータ入力回路40,セレクタ70およびライトマスクデ
コーダ90が集中して配置されている。従って、ライトマ
スクデータ入力回路40とライトマスクデコーダ90との間
は、ライトマスクデータ入力回路40とライトアンプ110
との間より短いことが理解されよう。

第９図の従来のメモリ書込みマスク方式を第３図のメ
モリに適用したと仮定すると、ライトマスクデータ入力
回路40からライトアンプ110へ接続されるライトマスク
データ線MD1〜MD4は相当に長い距離を走らなければなら
ず、配線用の面積がそれだけ大きくなる。従って、ペレ
ットの小型化を図る上で大きな障害になる。さらにこの
場合、ライトアンプ110に入力する線はライトマスクデ
ータ線MD1〜MD4の他にもライトデータ線WD1〜WD4および
ライトアンプイネーブル信号線E1〜E4があり、しかもこ
れらの各線は比較的長距離にわたって接近しているため
寄生容量が増大し、その結果、作動性能が劣化すること
になる。

第４図は本発明の第２の実施例に係る半導体メモリ装
置のブロック図である。尚、ここでも先に説明した従来
例及び前記実施例と同一部分には同一符号を付して重複
する説明は省略し、特徴部分についてのみ説明する。

本実施例においては、４つのセレクタ121〜124を設け
て、対応するライトマスクデータ入力回路41〜44からの
ライトマスクデータ線MD1〜MD4を接続している。ライト
マスクデコーダ91は、第10図に示した従来のライトマス
クデコーダ80と同様に、制御信号Φ３によって制御され
入力アドレス信号A₁およびA₂を解読するが、その出力は
信号線ES1〜ES4により、対応する新設のセレクタ121〜1
24に導かれる。

各セレクタ121〜124は、制御信号Φ３によって制御さ
れてライトマスクデータ線MD1他と信号線ES1他の内のい
ずれか１つを選択し、ライトアンプイネーブル信号線E1
他と接続してライトアンプ111〜114に入力する。このよ
うなセレクタ121〜124は第８図に示す回路レイアウト上
はライトデータ入力回路30およびライトマスクデータ入
力回路40とほぼ同一の位置に配置できるので第４図にお
けるライトマスクデータ線MD1〜MD4や信号線ES1〜ES4も
比較的短くすることができる。

第５図にライトマスクデコーダ91の論理ゲート構成を
示す。このデコーダ91では、制御信号Φ３が「０」の時
に入力アドレス信号A₁,A₂により信号線ES1〜ES4の内の
いずれかを「１」とし、制御信号Φ３が「１」の時には
すべて「０」とする。

第６図にセレクタ121〜124の論理ゲート構成を示す。
尚、同図中の符号で添字ｉは１〜４の値である。このセ
レクタでは、制御信号Φ３が「０」の時に信号線ES1〜E
S4の値がそのままライトアンプイネーブル信号線E1〜E4
に出力され、制御信号Φ３が「１」の時にライトマスク
データ線MD1〜MD4の値がそのままライトアンプイネーブ
ル信号線E1〜E4に出力される。

第４図においても第１図で示した実施例と同一の動作
となる。

本実施例ではライトマスクデータ線MD1〜MD4をライト
マスクデコーダ91まで引き回すことなく配線数が少なく
なるという利点がある。

〔発明の効果〕

本発明においては、ライトアンプイネーブル信号線と
ライトマスクデータ線とを直列接続することになるた
め、ライトアンプに対する入力信号線を三分の二に削減
できる。すなわち、従来はライトデータ線，ライトアン
プイネーブル信号線およびライトマスクデータ線をライ
トアンプに入力接続していたが、本発明ではライトデー
タ線およびライトアンプイネーブル信号線を入力接続す
るだけでよい。しかも、これらの各入力信号線は、同時
動作可能なライトアンプの数だけ必要であるから、削減
できる絶対数もライトアンプと同数となる。

上述の各入力信号線は、半導体メモリ装置の回路レイ
アウト上、比較的長くなるため、本数の削減により配置
面積が減少し、従って半導体メモリ装置の小型化を図る
うえで大きな効果をもたらす。また、寄生容量も減少す
るため、作動性能が向上する。例えば、チップサイズ16
mm×6mmで、配線ピッチが４μｍの半導体メモリ装置に
本発明を適用すると、配線用の面積は3840μm²から3584
μm²に減少し、寄生容量は16_PF減少する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体メモリ装置
のブロック図、第２図は第１図におけるライトマスクデ
コーダの論理ゲート図、第３図は４メガDRAMの回路レイ
アウト図、第４図は本発明の第２の実施例に係る半導体
メモリ装置のブロック図、第５図は第４図におけるライ
トマスクデコーダの論理ゲート図、第６図は第４図にお
けるセレクタ121〜124の論理ゲート図、第７図は４メガ
DRAMのピン配置図、第８図は書込みマスク機能を説明す
るための電圧波形図、第９図は従来の半導体メモリ装置
のブロック図、第10図は第９図におけるライトマスクデ
コーダの論理ゲート図を示す。 30,31,32,33,34,60……ライトデータ入力回路、40,41,4
2,43,44……ライトマスクデータ入力回路、70,121,122,
123,124……セレクタ、80,90,91……ライトマスクデコ
ーダ、101,102,103,104,110,111,112,113,114……ライ
トアンプ、S1,S110……メモリセルアレイ、S2……ロウ
デコーダ、S3……カラムデコーダ、WD1,WD2,WD3,WD4…
…ライトデータ線、MD1,MD2,MD3,MD4……ライトマスク
データ線、E1,E2,E3,E4……ライトアンプイネーブル信
号線、Φ1,Φ2,Φ３……制御信号、A₁,A₂……入力アド
レス信号。

Claims

(57)【特許請求の範囲】

【請求項１】ペレットを共用し、１ビット入出力モード
と多ビット入出力モードとで切換使用でき、かつ書込み
マスク可能な半導体メモリ装置において、メモリセルア
レイと、前記メモリセルアレイへのデータ書込みを行う
ライトアンプと、前記ライトアンプに接続されてライト
データを供給するライトデータ線と、前記ライトアンプ
に接続されてライトアンプの活性化を制御するためのラ
イトアンプイネーブル信号線と、前記多ビット入出力モ
ード構成時にビット毎の書込みマスク指定を行うライト
マスクデータを外部から受ける受信手段と、前記受信手
段および前記ライトアンプイネーブル信号線に接続され
前記ライトマスクデータを前記ライトイネーブル信号線
に供給する供給手段とを含み、前記メモリセルアレイは複数個のメモリセルアレイ部に
空間的に分割され、前記ライトアンプは前記メモリセル
アレイ部と同数で各メモリセルアレイの近傍にそれぞれ
配置され、前記ライトデータ線および前記ライトアンプ
イネーブル信号線は複数のライトアンプの各々に別々に
接続され、前記受信手段は前記ライトアンプイネーブル
信号線と同数の２値情報を有するライトマスクデータを
外部から受け、前記供給手段は前記受信手段の近傍に配
置され、前記１ビット入出力モード構成と前記多ビット入出力モ
ード構成の別を指定する制御信号に応答して、前記１ビ
ット入出力モード構成時に前記ライトアンプイネーブル
信号線の１つを選択し前記多ビット入出力モード構成時
に前記ライトマスクデータを前記ライトアンプイネーブ
ル信号線に出力する選択回路を前記供給手段が有するこ
とを特徴とする書込みマスク可能な半導体メモリ装置。
【請求項２】前記選択回路は前記１ビット入出力モード
構成時には外部から供給されるアドレス信号を解読して
前記ライトアンプイネーブル信号線の１つを活性化し前
記多ビット入出力モード構成時には前記受信手段からの
前記ライトマスクデータをそのまま前記ライトアンプイ
ネーブル信号線に出力するライトマスクデコーダを有す
ることを特徴とする請求項１の書込みマスク可能な半導
体メモリ装置。
【請求項３】前記選択回路は、前記１ビット入出力モー
ド構成時に、外部から供給されるアドレス信号を解読し
て出力の１つを活性化するライトマスクデコーダと、前
記１ビット入出力モード構成時に、前記活性化された出
力を前記ライトアンプイネーブル信号線に送出し、前記
多ビット入出力モード構成時に前記受信手段からのライ
トマスクデータをそのまま前記ライトアンプイネーブル
信号線に送出するセレクタとを有することを特徴とする
請求項１の書込みマスク可能な半導体メモリ装置。